KR20030020458A - 집적회로용 후면 접촉부 및 그것을 형성하는 방법 - Google Patents

집적회로용 후면 접촉부 및 그것을 형성하는 방법 Download PDF

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Abstract

집적회로소자의 후면으로부터 형성된 접촉부(146)는 집적회로소자의 제 1표면 상의 제 1전도층(114) 및 집적회로소자의 제 2표면(141) 상의 제 2전도층을 포함한다. 두 전도층은 두 전도층을 분리하는 반도체 기판(110)을 통한 개구(144)에 의해 연결된다. 후면 접촉부(146)를 형성하는 방법은 제 1전도층(114)을 형성하는 단계, 제 1전도층(114)의 적어도 하나의 하부(116)의 일부분을 노출하기 위해 반도체 기판(110)를 통해 개구(144)를 형성하는 단계, 집적회로소자의 후면으로부터 제 1전도층(114)으로 전기적 접촉을 제공하기 위해 개구(144)를 전도물질(150)로 채우는 단계를 포함한다.

Description

집적회로용 후면 접촉부 및 그것을 형성하는 방법{BACKSIDE CONTACT FOR INTEGRATED CIRCUIT AND METHOD OF FORMING SAME}
반도체 산업에서는 집적회로소자 예를 들어 마이크로프로세서, 메모리소자 등의 동작속도를 증가시키려는 노력이 계속되고 있다. 이러한 노력은 더 빠른 속도로 동작하는 컴퓨터 및 전자소자에 대한 소비자의 요구에 의해 가속화되고 있다. 이러한 속도증가의 요구는 반도체소자 예를 들어 트랜지스터 크기의 계속적인 감소를 가져왔다. 즉, 전형적인 전계효과트랜지스터(FET)의 많은 성분들 예를 들어 채널길이, 접합깊이, 게이트 유전체 두께 등이 감소되고 있다. 예를 들어, 모든 다른 것들이 동일할 때, FET의 채널길이가 작으면 작을 수록 트랜지스터는 빠르게 동작한다. 따라서, 트랜지스터의 전체속도 및 그러한 트랜지스터를 포함하는 집적회로소자의 속도를 증가시키기 위해 전형적인 트랜지스터의 성분들의 크기 또는 규모를 감소시키려는 노력이 진행되고 있다. 부가적으로, 전형적인 트랜지스터의 성분들의 크기 또는 규모를 감소시키는 것은 또한 주어진 웨이퍼의 실면적 상에서 형성될 수있는 트랜지스터의 집적도 및 개수를 증가시키고, 트랜지스터 당 총비용 및 그러한 트랜지스터를 포함하는 집적회로소자의 비용을 감소시킨다.
집적회로의 제조에 있어서, 다수의 층들이 서로 포개져서 형성된다. 이 층들은 반도체물질, 절연물질, 전도물질(예를 들어 금속)을 포함한다. 일반적인 집적회호는 10개 내지 12개의 서로 다른 층들을 포함할 수 있으며 이 층들 중 6개 또는 7개가 금속층일 수 있다. 일반적으로, 금속층은 집적회로 전체에 분배될 전력 및 신호(예를 들어, 제어신호, 어드레스신호 및 데이터 신호)를 운반하는 전기적 상호접속부 또는 전도체를 형성하도록 패턴화된다.
도 1은 집적회로소자의 단순형태의 단면도를 나타낸다. 반도체기판(10)은 실리콘 또는 다른 적절한 재료로 이루어질 수 있으며, 집적소자가 그 위에 설치되는 기초를 형성한다. 트랜지스터들이 기판(10) 위에 형성될 수 있으며 그러한 트랜지스터들은 예를 들어 게이트(11)를 포함한다. 게이트(11)는 전형적으로 얇은 절연층(도시하지 않음)에 의해 반도체 기판으로부터 분리되어 있으며, 도핑된 다결정 실리콘 또는 폴리실리콘과 같은 전도물질로 구성될 수 있다. 반도체소자 제작기술에서 주지된 바와 같이, 폴리실리콘 물질은 증착되거나 또는 기판(10)의 표면(전형적으로 얇은 산화층에 의해 분리된다)에 형성된 후 패턴화되어 트랜지스터 게이트를 형성한다.
기판(10) 및 게이트(11)에는 유전층 또는 절연층(12) 예를 들어 이산화실리콘층이 덮힌다. 일반적으로 반도체소자 제작기술에서, 상기 절연층(12) 위에는 전도성 물질층이 형성된다. 이 전도성 물질층은 패턴화 및 에칭되어 전도성 상호접속부(13, 14)를 형성한다. 전형적으로, 전도성 상호접속부는 금속으로 형성될 것이다. 상호접속부(13)는 전도물질(15)(예를 들어 금속)에 의해 전기적으로 게이트(11)에 연결된다. 반도체 집적회로 제조분야에서 주지된 바와 같이, 유전층(12)을 통해 개구(via)가 형성될 수 있으며 이 개구는 상호접속부(13, 14)를 형성하는데 사용되는 전도층의 형성 전 또는 형성 동안 전도물질(예를 들어 금속)로 채워질 수 있다. 따라서, 전기적 상호접속은 집적회로소자의 서로 다른 레벨의 전도층 사이에서 이루어질 수 있다.
상호접속부(13, 14)에는 제 2유전층 또는 제 2절연층(16)이 덮힌다. 층(12)의 경우와 같이, 층(16)은 이산화실리콘 또는 다른 적절한 물질로 구성될 수 있다. 또한, 층(12, 16) 및 이하 논의할 부가적인 유전층들은 주지된 적절한 기술(예를 들어, CVD, 스핀-온 기술 등)에 의해 집적회로 상에 형성될 수 있다. 유전층(16) 위에 다른 전도층(예를 들어 금속)이 다시 형성 및 패턴화되어 다른 상호접속부(20, 21)를 형성할 수 있다. 도 1에서 도시된 바와 같이, 상호접속부(14, 20)는 개구를 통한 전도물질(19)에 의해 전기적으로 연결된다. 상호접속부(20, 21)에는 또 다른 유전층 또는 절연층(22)이 덮히며, 이것은 또한 적절한 절연물질 예를 들어 이산화실리콘으로 구성될 수 있다.
부가적인 전도층 및 유전층이 절연층(22)에 형성되어 예를 들어 상호접속부(23, 24, 26, 29) 및 유전층(25, 28)을 형성한다. 집적회로의 제조가 완료되면, 접촉패드 예를 들어 패드(31)가 집적회로 위에 형성될 것이다. 이 접촉패드는 집적회로의 여러 점 예를 들어 경로(32) 및 리드(33)를 통해 상호접속부(13)에 연결될 것이다. 경로(32)는 기판(10)을 덮고 있는 적어도 여러 층을 에칭함으로써 형성될 수 있다. 예를 들어, 도 1에서 도시된 바와 같이, 경로(32)는 각 유전층(16, 22, 25, 28)을 통해 에칭되어 리드(33)와 접촉부(31)과 상호접속부(13) 사이에 전기적 접속이 이루어지게 한다. 마찬가지로, 직접회로소자 전체를 통해 유사한 경로(32)가 직접회로소자의 여러 층을 통해 에칭되어 여러 금속층 또는 전도층에서 선택된 전기적 상호접속부와 접촉된다. 접촉패드(31), 리드(33) 및 경로(32)는 집적회로에 전력공급을 용이하게 하거나 집적회로로/로부터 입출력되는 신호를 위한 루트를 제공한다. 예를 들어, DC 전압이 접촉패드(31), 리드(33) 및 경로(32)에 의해 집적회로의 여러 부분에 인가될 수 있다. 또한, 데이터 입력 및 출력신호, 어드레스신호 및 여러 제어신호가 접촉패드(31), 리드(33) 및 경로(32)에 의해 집적회로로 인가되거나 집적회로로부터 나온다.
도 1에서 도시된 바와 같이, 접촉패드와 여러 금속층간의 전기적 경로(32)는 집적회로의 상부면(34)으로부터 여러 유전층을 통해 내려가 접촉될 특정 전도층 또는 상호접속부에 이른다. 집적회로가 더욱 복잡해지면서, 더욱 집적도가 증가되고 있다. 결과적으로 상호접속부를 포함하여 집적회로 상의 소자간 공간이 작아지고 있다. 더욱이, 제조공정에서 더 많은 전도층이 사용되면서, 선택된 층 또는 상호접속부로의 접촉경로(32)가 더 복잡해지고 제한되고 있다. 게다가, 소비전력을 감소시키기 위한 노력이 진행되고 있지만, 현재의 많은 소자들은 이전 것들보다 더 많은 전류를 필요로 하며 이러한 많은 전류는 전형적으로 전기적 경로(32)에 의해 운반된다.
이러한 상황에 대하여, 전력은 전형적으로 집적회로에서 가장 낮은 금속층으로 전송되어야 한다. 그러한 상황에서, 접촉경로(32)의 지정은 많은 문제점을 갖고 있다. 예를 들어, 집적회로에서 인접하는 소자와 상호접속부간의 작은 공간때문에 전기적 경로(32)의 단면이 작아야 한다. 집적회로가 더욱 복잡해지고 더 많은 층들을 사용함에 따라, 전기적 경로(32)의 길이는 더 길어진다. 전기적 경로(32)의 단면이 감소하고 그 길이가 길어짐에 따라서, 전류에 대한 저항이 더 커져서 무엇보다도 열 발생이 증가하게 된다.
본 발명은 상기한 문제들을 극복하거나 적어도 그 문제들의 효과를 감소시키기 위한 것이다.
본 발명은 일반적으로 반도체 제조기술에 관한 것으로서, 상세히 말하면 집적회로소자를 위한 후면 접촉부(backside contact) 및 그 후면 접촉부를 제조하는 방법에 관한 것이다.
도 1은 종래의 집적회로의 단면의 단순화된 도시이다.
도 2 내지 도 8은 본 발명에 의한 후면 접촉부의 여러 실시예의 단면 및 그 후면 접촉부를 형성하는 방법을 개략적으로 나타낸 것이다.
본 발명의 양상에서, 반도체소자는 제 1 및 제 2표면을 갖는 반도체 기판, 기판의 제 1표면에 형성된 절연층, 절연층에 형성된 제 1전도층, 기판의 제 2표면에 형성된 제 2전도층, 반도체 기판을 통한 개구에 의해 제 1 및 제 2전도층을 연결하는 접속자를 포함한다.
본 발명의 다른 양상에서, 집적회로소자 상에 후면 접촉부를 형성하는 방법이 제공된다. 이 방법은 반도체 기판의 제 1표면 위에 유전층을 형성하는 단계와, 유전층 위에 전도성 상호접속부를 형성하는 단계와, 적어도 하나의 전도성 상호접속부의 일부분을 노출하기 위해 기판과 유전층에 개구를 형성하는 단계와, 전도성 상호접속부와의 전기적 접촉을 제공하기 위해 개구를 전도물질로 채우는 단계를 포함한다.
본 발명은 첨부된 도면과 관련한 다음의 설명을 참조하여 이해될 수 있다.
본 발명은 다양한 변경 및 대안적인 형태가 가능하며, 그 특정 실시예가 예로서 도면에 나타나 있고 여기서 상세히 설명된다. 그러나, 여기서의 특정 실시예의 설명은 본 발명을 그 개시된 특정 형태로 한정하는 것이 아니며 첨부된 청구범위에서 정의된 본 발명의 사상 및 범위 내에서 모든 변경, 균등물 및 대안을 포괄하고 있음을 알아야 한다.
이하 본 발명의 실시예를 설명한다. 명료성을 위해, 실제 실시의 모든 특성들이 이 명세서에서 기술되는 것은 아니다. 물론 그러한 실제 실시예를 개발하는데 있어서, 개발자의 특정 목적을 달성하기 위해 각 실시마다 변경되는 시스템 및 사업 관련에 따른 제약을 준수하는 등 실시를 위한 여러 특정한 결정들이 이루어져야 한다. 더욱이, 그러한 개발 노력은 복잡하고 많은 시간이 소요되기는 하지만 본 개시의 이익을 얻는 당업자에 있어서는 일상적인 일임을 알 수 있다.
본 발명에 의한 후면 접촉부 및 그러한 접촉부의 제조방법의 실시예가 도 2 내지 도 8에 도시되어 있다. 반도체 집적회로의 다양한 영역 및 구조가 도면에서 매우 정밀하고 선명한 구성 및 형상으로 도시되어 있으나, 당업자라면 실제로 이영역 및 구조가 도면에서와 같이 그렇게 정밀하지 않다는 것을 알 수 있다. 하지만, 첨부된 도면은 본 발명의 예시적인 예를 제공하기 위해 포함된다.
일반적으로 본 발명은 반도체 집적회로의 제조에 관한 것이다. 본 출원의 내용을 정독했을 때 당업자에게 명백한 바와 같이, 본 발명의 방법은 다양한 기술, 예를 들어 NMOS, PMOS, CMOS 등에 적용될 수 있으며 논리소자, 메모리소자 등(이에만 한정되는 것은 아님)을 포함한 다양한 소자에 적용될 수 있다.
도 2는 집적회로소자의 부분의 단면을 도시한다. 기판(110) 위에는 전도성 물질(예를 들어, 도핑된 폴리실리콘)의 게이트(111)가 형성된다. 전형적으로, 게이트(111)는 얇은 절연층(도시하지 않음) 예를 들어 게이트소자에 의해 기판(110)과 분리된다. 게이트(111) 위에는 유전층(예를 들어, 이산화실리콘)이 형성된다. 유전층(112)은 주지된 다양한 물질 및 기술(CVD, 스핀-온 기술 등)을 사용하여 형성될 수 있다. 층(112) 위에는 다른 전도층(예를 들어 금속)이 증착되거나 형성될 수 있다. 주지의 패터닝 및 에칭 기술을 이용하여 전도성 트레이스 또는 상호접속부(113, 114)가 형성될 수 있다. 이 상호접속부(113, 114)는 집적회로소자의 여러 부분 사이의 전기적으로 도통하는 경로 또는 상호접속으로서 기능한다. 인접하는 전도층 또는 상호접속부들 사이의 상호접속을 용이하게 하기 위해, 유전층(112)을 통해 개구가 에칭되고 전도물질(115)이 채워져 게이트(111)와 상호접속부(113)간에 전기적 접속이 이루어진다. 여러 전도층들간의 상호접속을 용이하게 하기 위해 기판(110) 위에 다중 유전층 및 전도층의 형성과 개구의 사용은 반도체 제조기술 분야의 당업자에게 주지된 것이다.
상호접속부(113, 114)를 형성하는데 사용되는 전도층의 형성 후 집적회로 제조공정의 완료 전에, 본 발명에 따라 후면 접촉부(146)(도 3 참조)가 형성될 수 있다. 후면 접촉부(146)는, 상호접속부(113, 114)가 금속층으로부터 패턴화되어 형성되기 전 또는 후에 형성될 수 있다. 도 2에서 도시된 바와 같이, 포토레지스트 또는 적절한 재료를 사용하여 기판(10)의 후면(141) 상에 마스크(140)를 형성할 수 있다. 명세서에서 사용되는 "후면"이란 용어는 전형적인 유전층 및 전도층이 형성되는 기판(110) 표면의 반대 표면을 말한다. 포토레지스트 또는 마스킹 재료가 주지의 기술을 사용하여 패턴화되어 마스크(140)에 개구(142)를 형성한다. 다음 이등방성 에칭을 수행하는 여러 주지의 기술 중의 하나가 사용되어 개구(142) 위에 있는 기판(110)의 부분 및 유전층(112)을 통해 개구(144)를 형성한다. 예를 들어, 실리콘 기판을 에칭하기 위해, 브롬화수소(HBr), 염소(C1) 및 산소(O2)의 화합물 또는 SF6및 아르곤의 화합물이 적당할 것이다. 유전층(112)의 에칭을 위해, 예를 들어 이산화실리콘 물질, CF4, CHF3및 아르곤의 화합물이 적절한 에칭환경을 제공할 것이다. 대안으로, 다른 플루오르화 탄소 함유 가스의 화합물이 있다. 이 에칭 화학물질뿐만 아니라 다른 화학물질 및 기술은 당업자에게 주지되어 있다. 개구(144)는 기판(110)의 표면(141)에 거의 수직하는 측벽(143)을 갖고 있다. 이등방성 에칭은 개구(144)가 전도성 상호접속부(114)에 도달할 때까지 계속될 것이다.
도 3을 참조하면, 개구(144)를 형성하는 이등방성 에칭 다음에 마스크(140)가 기판(110)의 표면(141)으로부터 제거될 것이다. 절연막은 개구(144)의측벽(143)을 따라 특히 노출된 기판 근처에 그리고 기판(110)의 표면(141) 위에 형성된다. 이 절연막을 형성하기 위해 예를 들어 산화환경에서 선택적인 증착 또는 성장단계가 사용되거나 얇은 절연막이 증착될 수 있다. 측벽(143)을 따라 그리고 표면(141) 위에 절연층을 형성하는 상기 및 다른 적절한 기술은 당업자에게 주지되어 있다. 증착기술과 같이 다수의 주지된 기술들 중 하나를 사용하여, 전도물질이 기판(110)의 표면(141) 위 및 개구(144) 속에 형성되어, 기판(110)의 표면(141) 위에 전도층을 형성하게 된다. 그 후, 주지된 증착 및 패턴화 기술을 이용하여, 후면 접촉부(146)가 형성되어, 기판(110) 및 유전층(112)을 통해 개구(144)를 채우는 전도물질에 의해 후면 접촉부(146)와 상호접속부(114)의 전기적 접속을 용이하게 한다. 개구(144)를 채우고 접촉부(146)를 형성하는데 사용되는 전도물질은 적절한 전도성 물질 예를 들어 텅스텐, 알루미늄 또는 구리일 수 있다. 구리가 사용되는 경우, 금속 상호접속부(114)의 하부면은 구리의 전기분해 증착을 위한 촉매표면으로서 사용될 수 있다. 또한, 예를 들어 티타늄, 티타늄 질화물 또는 다른 고융점 금속이나 고융점 금속 질화물로 구성된 장벽층이 전도물질 형성 전에 개구(144)에 형성될 수 있다. 게다가, 개구(144)가 전도물질로 채워지기 전에, 상호접속부(114)의 하부면(116)이 클리닝된다. 예를 들어, 프리-클리닝 에칭 또는 RF 프리-클리닝으로 알려진 방향성 에칭이 사용될 수 있다. 아르곤 플라즈마 환경에서 방향성 스퍼터링 에칭이 하부면(116)을 적절히 클리닝한다. 개구(144)의 단면은 원하는 형태 또는 크기로 될 수 있다.
도 4는 후면 접촉부(146)를 형성하는 대안의 방법을 도시한다. 포토레지스트또는 다른 적절한 마스킹 재료가 사용되어 기판(110)의 후면(141)에 마스크(140)를 형성하고 마스크(140)가 패턴화되어 개구(142)를 형성한다. 등방성 에칭공정이 개구(142)를 통해 수행되어 기판(110)에 개구(148A)를 형성한다. 이 단계는 본질적으로 등방성이기 때문에, 에칭은 마스킹 층(140)의 아래 부분을 잘라내어 기판(110)에 테이퍼 단면에지(tapered facet edge)(149A)를 형성한다. 도 4의 특정 실시예에 있어서, 등방성 에칭단계는 개구(148A)를 형성하는데 충분한 시간동안 수행되지만, 기판(110) 전체가 에칭이 될 정도로 길게 수행되지는 않는다. 기판(110)에서 개구(148A)의 깊이(147A)는 개구(148A) 근처의 기판(110)의 두께보다는 작다.
도 5에 도시된 다른 실시예에서는, 개구(148B)가 거의 기판(110)의 끝에 도달할 때까지 등방성 에칭이 계속될 수 있다. 이 특정한 실시예에 있어서, 개구(148B)와 이에 따른 테이퍼 단면에지(149B)가 거의 기판(110)의 끝에 이르지만 절연층(112)을 침식하지는 않는다. 다시 말해서, 이 실시예에서 개구(148B)의 깊이(147B)는 대략 개구(148B) 근처의 기판(110)의 두께와 같다. 또한 이 특정 실시예에서, 개구(148B)의 깊이(147B)가 도 4의 개구(148A)의 깊이(147A)보다 크기 때문에, 개구(148B)의 너비 또한 도 4의 개구(148A)의 너비보다 크다. 따라서, 테이퍼 단면에지(149B)가 실시예에서 도 5에서 도시된 바와 같이 형성된다. 예로서 NF3또는 CF4를 사용하는 건식 플라즈마공정이 적절하다. 대안으로, Si 에칭을 위한 HNO3및 HF의 화합물 또는 SiO2에칭을 위한 NH4F, HF 및 물의 화합물을 사용하는 습식 화학공정이 적절하다. 당업자는 이 공정들뿐만 아니라 유리하게 사용될 수 있는다른 공정들도 알고 있다.
도 6은 마스크(140)의 개구(142)를 통한 등방성 에칭이 기판(110)을 거쳐 절연층(112)까지 진행되어 단면 에지(149C)를 갖는 개구(148C)을 형성하는 본 발명의 또 다른 실시예를 나타낸다. 이 실시예에서, 개구부(148C)의 깊이(147C)는 개구(148C) 근처의 기판(110)의 두께보다 크다. 테이퍼 단면에지(149C)는 유전층(112) 속까지 도달된다. 사용될 수 있는 예시적인 에칭공정은 상기에서 논의하였고 당업자라면 알고 있다.
도 7은 도 4에서 도시한 처리 다음의 추가적인 처리를 도시한다. 기판(110)에 개구(148A)를 형성하는 등방성 에칭 다음에, 마스크(140)의 개구(142) 및 개구(148A)를 통해 이등방성 에칭이 수행되어 기판(110)의 잔존 부분 및 절연층(12)을 거쳐 상호접속부(114)까지 개구(150)를 형성한다. 이 두 번째 에칭이 이등방성 에칭이기 때문에, 개구(150)는 기판(110)의 표면(141)에 거의 수직인 측벽(143)을 포함한다. 적절한 이등방성 에칭 기술의 예는 상기 논의하였다. 도 5 및 도 6에서 도시한 실시예에서, 이등방성 에칭은 유전층(112) 또는 그 일부분을 통해 개구(150)를 형성한다. 도 7로 돌아가서, 개구(150)를 형성하는 이등방성 에칭 다음에, 마스크(140)가 기판(110)의 표면(141)으로부터 제거된다.
도 8을 참조하면, 개구(150)를 채우고 도 3에서 설명한 바와 같이 접촉부(146)의 형성과 유사한 방법으로 접촉부(152)를 형성하기 위해 전도물질(151)이 사용된다. 상기한 바와 같이, 얇은 절연막은 개구(150)의 측벽 상에 그리고 기판(110)의 표면(141)에 형성될 수 있다. 개구(150)를 채우고접촉부(152)를 형성하는데 사용되는 물질(151)은 상호접속부(114)를 형성하는데 사용되는 전도물질과 동일한 종류일 필요는 없기 때문에, 두 물질 사이에는 클래딩 층(cladding layer)이 필요할 수 있다. 상호접속부(114)의 하부면(116)을 도포하는데 고융점 금속 또는 고융점 금속 질화물이 사용될 수 있다. 고융점 금속 또는 고융점 금속 질화물은 상호접속부(114)의 전도물질과 접촉부(152)의 전도물질(151) 사이의 인터페이스를 이룬다.
도 7의 개구(150) 및 개구(148A)(도 5 및 도 6의 개구(148B, 148C))를 채우는 대안의 방법으로는 상호접속부(114)(또는 기판(110) 위의 다른 적절한 구조)가 애노드 소스에 연결되고 용액이 캐소드 소스에 연결되는 전기도금법이 있다. 용액에는 예로서 황산구리 또는 황산이 있다.
기판(110)의 후면에서 마스크(140)를 제거하고 기판(110)의 표면(141) 상 및 개구(150)의 측벽(143) 상에 절연층을 형성한 후에, 기판(110)의 표면(141)을 전술한 애노드 및 캐소드가 연결된 용액에 담근다. 용액으로부터 전도물질이 상호접속부(114)의 하부면에 도금되고 개구(150)를 채운다. 도금 동작은 계속되어 개구(148A)(또는 어느 경우이든 148B, 148C)를 채우고 기판(110)의 표면(141) 위에 전도층을 형성한다. 그 후, 이전처럼 주지된 기술을 사용하여 전도물질을 패턴화 및 에칭하여 접촉부(152)를 형성한다.
본 발명의 접촉부를 형성하기 위한 준비에서, 기판 웨이퍼는 주지의 여러 기술의 하나를 사용하여 시닝(thinnig)될 수 있다. 기판을 시닝함으로써, 기판을 통해 접촉 개구를 형성하는 에칭단계가 더욱 빠르게 수행될 수 있다. 일반적으로, 후면 접촉부는 웨이퍼 또는 집적회로의 완전한 톱-엔드(top-end) 처리 전 또는 후에 형성될 수 있다. 본 발명의 후면 접촉부 및 방법을 사용하여, 접촉부의 단면이 종래의 접촉부와 비교할 때 커질 수 있다. 또한, 기판의 표면에서 상호접속부까지의 접촉길이가 종래의 접촉부와 비교할 때 일반적으로 짧다. 결과적으로 접촉부는 전류의 흐름에 대해 낮은 저항을 갖고 방산(dissipate)되어야 하는 열이 적어진다. 결국, 본 발명의 후면 접촉부를 채용하는 직접회로의 패키징은 다중 다이 배치의 패키징과 유사한 방법으로 달성될 수 있다.
상기의 특정 실시예는 본 발명이 변경될 수 있고 다르게 그러나 여기서 개시의 이익을 얻은 당업자에게는 명백한 균등한 방법으로 실시될 수 있기 때문에 예시적인 것에 불과하다. 더욱이, 본 발명은 여기서 나타낸 구성 또는 설계적 상세로만 제한되는 것이 아니며, 청구범위에 기재된 내용으로 한정되어야 한다. 따라서, 상기 특정 실시예는 변경 및 수정이 가능하고 그러한 모든 변경은 본 발명의 범위 및 사상 내에서 고려된다는 것이 명백하므로, 본 발명은 청구범위에 기재된 범위로 보호되어야 한다.

Claims (10)

  1. 반도체 소자의 전기적 상호접속부(114)에 전기적으로 연결된 종단부와, 접촉영역(152)과, 상기 종단부 및 상기 접촉영역(152)에 전기적으로 연결된 중간부를 포함하는 반도체 소자의 전기적 구조로서,
    상기 접촉영역(146)은 상기 반도체 소자의 후면(141)에 형성되고,
    상기 중간부(150)는 상기 반도체 소자의 기판부(110)를 통해 상기 종단부와 상기 접촉영역(152) 사이에서 연장되어 있는 것을 특징으로 하는 반도체 소자의 전기적 구조.
  2. 제 1 표면 및 제 2표면(141)을 갖는 반도체 기판(1100)과,
    상기 기판(110)의 상기 제 1표면의 적어도 일부분 위에 형성된 유전층(112)과,
    상기 유전층(112)의 적어도 일부분 위에 형성된 제 1전도층(114)과,
    상기 기판(110)의 상기 제 2표면(141)의 적어도 일부분 위에 형성된 제 2전도층과,
    상기 반도체 기판(110) 및 상기 유전층(112)을 통한 개구(144)에 의해 상기 제 1 및 제 2전도층을 연결하는 접속자를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서, 상기 반도체 기판(110) 및 상기 유전층(112)을 통한 상기 개구(144)는 상기 기판(110)의 제 2표면(141)에 거의 수직인 측벽(143)을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 3항에 있어서, 상기 기판(110)을 통한 상기 개구(144)는 상기 기판(110)의 제 2표면(141) 근처에 테이퍼 에지(149)를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서, 상기 측벽(143)은 유전층(112)을 통해 그리고 상기 반도체 기판(110)의 적어도 일부분을 통해 연장되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제 2항에 있어서, 상기 접속자와 상기 제 1전도층(114) 사이에 클래딩 인터페이스를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판(110)의 제 1표면 위에 유전층(112)을 형성하는 단계와,
    상기 유전층(112) 위에 전도성 상호접속부(114)를 형성하는 단계와,
    상기 전도성 상호접속부(114)의 적어도 일부분을 노출하기 위해 상기 기판(110) 및 상기 유전층(112)에 개구(144)를 형성하는 단계와,
    상기 전도성 상호접속부(114)와의 전기적 접촉을 제공하기 위해 상기개구(144)를 전도물질(150)로 채우는 단계를 포함하는 것을 특징으로 하는 접촉부를 형성하는 방법.
  8. 제 7항에 있어서, 상기 전도성 상호접속부(114)의 적어도 일부분을 노출하기 위해 상기 기판(110) 및 상기 유전층(112)에 개구(144)를 형성하는 단계는,
    상기 반도체 기판(110)의 제 2표면(141) 위에 마스크의 개구(142)를 포함하는 마스크(140)를 형성하는 단계와,
    상기 마스크의 개구(142)를 통해 상기 기판(110) 및 상기 유전층(112)을 이등방성으로 에칭하는 단계를 포함하는 것을 특징으로 하는 접촉부를 형성하는 방법.
  9. 제 8항에 있어서, 상기 기판(110) 및 상기 유전층(112)을 이등방성으로 에칭하기 전에 상기 마스크의 개구(142)를 통해 상기 기판(110)을 등방성으로 에칭하는 단계를 더 포함하는 것을 특징으로 하는 접촉부를 형성하는 방법.
  10. 제 7항에 있어서, 상기 전도성 상호접속부(114)와 상기 전도물질(150) 사이에 클래딩 인터페이스를 형성하는 단계를 더 포함하는 것을 특징으로 하는 접촉부를 형성하는 방법.
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