JP2765624B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2765624B2 JP2765624B2 JP7313963A JP31396395A JP2765624B2 JP 2765624 B2 JP2765624 B2 JP 2765624B2 JP 7313963 A JP7313963 A JP 7313963A JP 31396395 A JP31396395 A JP 31396395A JP 2765624 B2 JP2765624 B2 JP 2765624B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- plating
- chip
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の裏面
に被着した金属層を介して前記半導体基板が発生する熱
を逃がすためのＰＨＳ（Plated Heat Sink）構造を有す
る半導体装置の製造方法に関し、特に、ボンディング面
の反りまたは変形を防止できる半導体装置の製造方法に
関する。
に被着した金属層を介して前記半導体基板が発生する熱
を逃がすためのＰＨＳ（Plated Heat Sink）構造を有す
る半導体装置の製造方法に関し、特に、ボンディング面
の反りまたは変形を防止できる半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来、この種の半導体装置の製造方法
は、半導体基板が発生する熱を逃がすためのＰＨＳ構造
を半導体基板の裏面に金属層を被着させて形成し、この
金属層のめっきパスをエッチング処理した後、半導体基
板をスクライブ処理してチップ化し、このチップ化され
た半導体基板をパッケージ上にはんだ付け処理により固
着して、装置の回路基板を製造している。
は、半導体基板が発生する熱を逃がすためのＰＨＳ構造
を半導体基板の裏面に金属層を被着させて形成し、この
金属層のめっきパスをエッチング処理した後、半導体基
板をスクライブ処理してチップ化し、このチップ化され
た半導体基板をパッケージ上にはんだ付け処理により固
着して、装置の回路基板を製造している。
【０００３】この製造工程を、半導体装置のＧａＡｓＦ
ＥＴ（ガリューム砒素電界効果トランジスタ）を例に
し、図４を参照して説明する。
ＥＴ（ガリューム砒素電界効果トランジスタ）を例に
し、図４を参照して説明する。
【０００４】まず、工程終了時の構造を図４（Ａ）に示
す最初の工程は、半導体基板のＧａＡｓ基板１の表面に
能動層２を設け、周知のプロセス技術によりゲート電極
３、ソース電極４、ドレイン電極５等を順次形成し、Ｆ
ＥＴの素子を製造する。
す最初の工程は、半導体基板のＧａＡｓ基板１の表面に
能動層２を設け、周知のプロセス技術によりゲート電極
３、ソース電極４、ドレイン電極５等を順次形成し、Ｆ
ＥＴの素子を製造する。
【０００５】次の工程は、図４（Ｂ）に工程終了時の構
造が示されているように、動作時に発生する熱の放散の
ため、裏面の研磨・エッチング等の処理によりＧａＡｓ
基板１を薄層化し、この面にめっきパスとなる金属層、
この例ではＴｉ層およびＡｕ層それぞれをほぼ５０ｎｍ
および２００ｎｍの厚さになるようにスパッタ蒸着等の
手段により重ね合わせ、スパッタＴｉ層６およびスパッ
タＡｕ層７を形成している。
造が示されているように、動作時に発生する熱の放散の
ため、裏面の研磨・エッチング等の処理によりＧａＡｓ
基板１を薄層化し、この面にめっきパスとなる金属層、
この例ではＴｉ層およびＡｕ層それぞれをほぼ５０ｎｍ
および２００ｎｍの厚さになるようにスパッタ蒸着等の
手段により重ね合わせ、スパッタＴｉ層６およびスパッ
タＡｕ層７を形成している。
【０００６】次の工程は、図４（Ｃ）に工程終了時の構
造が示されているように、スパッタＡｕ層７の表面にフ
ォトレジスタを塗布し、この上にチップ化のためのパタ
ーンを形成し、このパターンのスクライブ線を除いた部
分にＰＨＳ構造となるめっきＡｕ層８を電解めっき法に
より形成の後、フォトレジスタを除去している。
造が示されているように、スパッタＡｕ層７の表面にフ
ォトレジスタを塗布し、この上にチップ化のためのパタ
ーンを形成し、このパターンのスクライブ線を除いた部
分にＰＨＳ構造となるめっきＡｕ層８を電解めっき法に
より形成の後、フォトレジスタを除去している。
【０００７】次の工程は、図４（Ｄ）に工程終了時の構
造が示されているように、めっきＡｕ層８をマスクとし
てめっきパスをイオンミリング等の方法によりエッチン
グ処理し、ＧａＡｓ基板１をスクライブ処理してＦＥＴ
のチップを形成している。
造が示されているように、めっきＡｕ層８をマスクとし
てめっきパスをイオンミリング等の方法によりエッチン
グ処理し、ＧａＡｓ基板１をスクライブ処理してＦＥＴ
のチップを形成している。
【０００８】ここで、熱抵抗を低減するために、ＧａＡ
ｓ基板１の厚さはほぼ３０〜５０μｍに形成され、ま
た、チップの強度を保持するために、ＰＨＳとなるめっ
きＡｕ層８は厚さほぼ１０〜３０μｍに形成されてい
る。
ｓ基板１の厚さはほぼ３０〜５０μｍに形成され、ま
た、チップの強度を保持するために、ＰＨＳとなるめっ
きＡｕ層８は厚さほぼ１０〜３０μｍに形成されてい
る。
【０００９】図４（Ｄ）で生成されたＦＥＴチップの形
状は、図５（Ａ）に示されるように、ほぼ平坦である。
このようなＦＥＴチップは、図５（Ｂ）に示されるよう
に、はんだ１０によってパッケージ９にはんだ付けされ
が、この際、はんだ１０の融点以上の温度に加熱され
る。一方、ＦＥＴチップのＧａＡｓ基板１およびめっき
Ａｕ層８それぞれの熱膨脹係数に差があるため、冷却し
て固着したＦＥＴチップは図５（Ｂ）に示されるよう
に、熱膨脹によるストレスによって湾曲し、この結果、
ボンディング工事で不良等を発生する頻度が高くなり、
ＦＥＴの組み立て性が悪化する。
状は、図５（Ａ）に示されるように、ほぼ平坦である。
このようなＦＥＴチップは、図５（Ｂ）に示されるよう
に、はんだ１０によってパッケージ９にはんだ付けされ
が、この際、はんだ１０の融点以上の温度に加熱され
る。一方、ＦＥＴチップのＧａＡｓ基板１およびめっき
Ａｕ層８それぞれの熱膨脹係数に差があるため、冷却し
て固着したＦＥＴチップは図５（Ｂ）に示されるよう
に、熱膨脹によるストレスによって湾曲し、この結果、
ボンディング工事で不良等を発生する頻度が高くなり、
ＦＥＴの組み立て性が悪化する。
【００１０】このような問題点を解決するチップの構造
が、例えば、特開昭６３−１３１５５５号公報に提案さ
れている。この構造では、図６（Ａ）に示されるよう
に、一定間隔で設けられたスリット１１によって、ＰＨ
Ｓ構造が複数のめっきＡｕ層１２に分離されているの
で、パッケージ９に組み込む際の熱膨脹率の差による変
形が抑制され、組み立て性を改善することができる。
が、例えば、特開昭６３−１３１５５５号公報に提案さ
れている。この構造では、図６（Ａ）に示されるよう
に、一定間隔で設けられたスリット１１によって、ＰＨ
Ｓ構造が複数のめっきＡｕ層１２に分離されているの
で、パッケージ９に組み込む際の熱膨脹率の差による変
形が抑制され、組み立て性を改善することができる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、ＦＥＴチップをパッケージ上に融
点以上の温度に加熱してはんだ付けする際、ＦＥＴチッ
プのＧａＡｓ基板およびめっきＡｕ層それぞれの熱膨脹
係数に差があるため、冷却して固着したＦＥＴチップは
図５（Ｂ）に示されるように、熱膨脹によるストレスに
よって湾曲し、この結果、ボンディング工事で不良等を
発生する頻度が高くなり、ＦＥＴの組み立て性が悪化す
るという問題点がある。
装置の製造方法では、ＦＥＴチップをパッケージ上に融
点以上の温度に加熱してはんだ付けする際、ＦＥＴチッ
プのＧａＡｓ基板およびめっきＡｕ層それぞれの熱膨脹
係数に差があるため、冷却して固着したＦＥＴチップは
図５（Ｂ）に示されるように、熱膨脹によるストレスに
よって湾曲し、この結果、ボンディング工事で不良等を
発生する頻度が高くなり、ＦＥＴの組み立て性が悪化す
るという問題点がある。
【００１２】また、この問題点を改善する上記公開公報
に提案された構造では、めっきＡｕ層がスリットにより
分離されているだけなので、チップをパッケージにはん
だ付けの際、図５（Ｂ）に図示されている状態同様、め
っきＡｕ層がＧａＡｓ基板に密着するスリットのない２
層構造部分では、熱膨脹率の差による変形を生じる一
方、スリットの部分では、表面の電極層が薄く無視でき
るとすると、ＧａＡｓ基板だけの１層構造であり、熱膨
脹率の差による変形はなく、図６（Ｂ）に示されるよう
に、波打ち形状になり、ＦＥＴの組み立て性は改善され
るが、なお、ボンディング工事で不良等を発生するとい
う問題点は免れない。
に提案された構造では、めっきＡｕ層がスリットにより
分離されているだけなので、チップをパッケージにはん
だ付けの際、図５（Ｂ）に図示されている状態同様、め
っきＡｕ層がＧａＡｓ基板に密着するスリットのない２
層構造部分では、熱膨脹率の差による変形を生じる一
方、スリットの部分では、表面の電極層が薄く無視でき
るとすると、ＧａＡｓ基板だけの１層構造であり、熱膨
脹率の差による変形はなく、図６（Ｂ）に示されるよう
に、波打ち形状になり、ＦＥＴの組み立て性は改善され
るが、なお、ボンディング工事で不良等を発生するとい
う問題点は免れない。
【００１３】更に、ＰＨＳ構造のめっきＡｕ層がないＧ
ａＡｓ基板だけの１層構造では機械的強度が弱くなって
おり、チップ全体として湾曲は生じないが、機械的にチ
ップを押さえ付けようとする力や溶融したはんだによる
表面張力などにより、スリットによる１層部分のＧａＡ
ｓ基板がスリットがない２層部分に比べて反対方向に、
非常に小さな曲率半径で湾曲する。一般に、薄膜が変形
した際の薄膜表面の応力は、その曲率半径に反比例し、
膜厚に比例するため、局所的にはＧａＡｓ基板に非常に
大きな応力が集中するという問題点がある。
ａＡｓ基板だけの１層構造では機械的強度が弱くなって
おり、チップ全体として湾曲は生じないが、機械的にチ
ップを押さえ付けようとする力や溶融したはんだによる
表面張力などにより、スリットによる１層部分のＧａＡ
ｓ基板がスリットがない２層部分に比べて反対方向に、
非常に小さな曲率半径で湾曲する。一般に、薄膜が変形
した際の薄膜表面の応力は、その曲率半径に反比例し、
膜厚に比例するため、局所的にはＧａＡｓ基板に非常に
大きな応力が集中するという問題点がある。
【００１４】具体的には、ＧａＡｓ基板の厚さを３０μ
ｍ、めっきＡｕ層の厚さを１５μｍとし、スリットの幅
をスリットピッチの１０分の１程度とした場合、ＧａＡ
ｓ基板にほぼ５００ＭＰa の応力が生じる。
ｍ、めっきＡｕ層の厚さを１５μｍとし、スリットの幅
をスリットピッチの１０分の１程度とした場合、ＧａＡ
ｓ基板にほぼ５００ＭＰa の応力が生じる。
【００１５】他方、ＧａＡｓ基板に３００ＭＰa の応力
が生じた場合、ＦＥＴは、動作する際の温度上昇によ
り、滑り転移が発生して運動することが知られている。
この転移はＦＥＴが動作する際のイオン衝突現象による
増殖ともあいまってＦＥＴの出力低下を招き、ＦＥＴの
信頼性を低下させるという問題点も生じる。
が生じた場合、ＦＥＴは、動作する際の温度上昇によ
り、滑り転移が発生して運動することが知られている。
この転移はＦＥＴが動作する際のイオン衝突現象による
増殖ともあいまってＦＥＴの出力低下を招き、ＦＥＴの
信頼性を低下させるという問題点も生じる。
【００１６】これらの問題点を解決する手段として、ス
リットを局所的に形成する構造、スリットを基板側に形
成する構造、または、ＰＨＳ構造を複数の材料による多
層構造とし、その熱膨脹率の違いによりチップをパッケ
ージに取り付ける際の反りを緩和させる方法等がある
が、いずれの手段も局所的な湾曲、製造工程の複雑化な
どの問題は避けられない。
リットを局所的に形成する構造、スリットを基板側に形
成する構造、または、ＰＨＳ構造を複数の材料による多
層構造とし、その熱膨脹率の違いによりチップをパッケ
ージに取り付ける際の反りを緩和させる方法等がある
が、いずれの手段も局所的な湾曲、製造工程の複雑化な
どの問題は避けられない。
【００１７】本発明の課題は、製造工程を複雑化させる
ことなく、ボンディング面の反りまたは変形を防止でき
る半導体装置の製造方法を提供することである。
ことなく、ボンディング面の反りまたは変形を防止でき
る半導体装置の製造方法を提供することである。
【００１８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板の裏面に被着した金属層を介
して前記半導体基板が発生する熱を逃がすためのＰＨＳ
構造を有する半導体装置の製造方法において、前記ＰＨ
Ｓ構造として、めっき法により（１１１）方向に配向し
た金属層を形成し、その後、はんだ付け処理によりパッ
ケージ上に組み込むまでの工程で、この金属層の配向性
を（２００）方向へ変化するように熱処理を行なってい
る。
の製造方法は、半導体基板の裏面に被着した金属層を介
して前記半導体基板が発生する熱を逃がすためのＰＨＳ
構造を有する半導体装置の製造方法において、前記ＰＨ
Ｓ構造として、めっき法により（１１１）方向に配向し
た金属層を形成し、その後、はんだ付け処理によりパッ
ケージ上に組み込むまでの工程で、この金属層の配向性
を（２００）方向へ変化するように熱処理を行なってい
る。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は本発明の実施の一形態を示す工程説
明図である。図１に示された半導体装置の製造方法で
は、図１（Ａ）に示された状態が従来技術における図４
（Ｃ）の状態と同一であり、この状態に至るまでの製造
工程は従来と同一である。
明図である。図１に示された半導体装置の製造方法で
は、図１（Ａ）に示された状態が従来技術における図４
（Ｃ）の状態と同一であり、この状態に至るまでの製造
工程は従来と同一である。
【００２１】すなわち、図１（Ａ）に示された状態は、
次の工程により形成される。
次の工程により形成される。
【００２２】まず、ＧａＡｓ基板１の表面に能動層２を
設け、周知のプロセス技術によりゲート電極３、ソース
電極４、ドレイン電極５等を順次形成し、ＦＥＴ素子を
製造する工程がある。次に、裏面の研磨・エッチング等
の処理によりＧａＡｓ基板１を薄層化し、この面にめっ
きパスとなる金属層、この例ではＴｉ層およびＡｕ層そ
れぞれをほぼ５０ｎｍおよび２００ｎｍの厚さになるよ
うにスパッタ蒸着等の手段により重ね合わせ、スパッタ
Ｔｉ層６およびスパッタＡｕ層７を形成する工程と、次
いで、スパッタＡｕ層７の表面にフォトレジスタを塗布
し、この上にチップ化のためのパターン形成をし、この
パターンのスクライブ線を除いた部分にＰＨＳ構造とな
るめっきＡｕ層８を電解めっき法により形成の後、フォ
トレジスタを除去する工程とにより、図１（Ａ）に示さ
れた状態が形成される。
設け、周知のプロセス技術によりゲート電極３、ソース
電極４、ドレイン電極５等を順次形成し、ＦＥＴ素子を
製造する工程がある。次に、裏面の研磨・エッチング等
の処理によりＧａＡｓ基板１を薄層化し、この面にめっ
きパスとなる金属層、この例ではＴｉ層およびＡｕ層そ
れぞれをほぼ５０ｎｍおよび２００ｎｍの厚さになるよ
うにスパッタ蒸着等の手段により重ね合わせ、スパッタ
Ｔｉ層６およびスパッタＡｕ層７を形成する工程と、次
いで、スパッタＡｕ層７の表面にフォトレジスタを塗布
し、この上にチップ化のためのパターン形成をし、この
パターンのスクライブ線を除いた部分にＰＨＳ構造とな
るめっきＡｕ層８を電解めっき法により形成の後、フォ
トレジスタを除去する工程とにより、図１（Ａ）に示さ
れた状態が形成される。
【００２３】ここで、Ａｕめっきは、“Ａｕ”の配向方
向が（１１１）方向となるように行なう。Ａｕめっきの
配向方向は、（１１１）方向の他、（２００）方向また
は（３１１）方向があるが、めっき液の添加剤およびめ
っき条件により決定される。Ａｕめっきでは、“Ａｕ”
の析出反応において、“Ａｕ”の錯イオンの供給が過多
で成長表面でのＡｕ原子のマイグレーションが不十分な
場合、“Ａｕ”が（１１１）方向に配向しやすい。例え
ば、同一のめっき液を使用する場合、めっき電流を大き
くする方が（１１１）方向に配向しやすい。ある１つの
実施例では、めっき電流密度が０．６Ａ／ｄｍ2 の場
合、Ａｕ粒子は、成長表面の法線方向に伸びる柱状とな
り、粒界に隙間が生じ易いという傾向がある。
向が（１１１）方向となるように行なう。Ａｕめっきの
配向方向は、（１１１）方向の他、（２００）方向また
は（３１１）方向があるが、めっき液の添加剤およびめ
っき条件により決定される。Ａｕめっきでは、“Ａｕ”
の析出反応において、“Ａｕ”の錯イオンの供給が過多
で成長表面でのＡｕ原子のマイグレーションが不十分な
場合、“Ａｕ”が（１１１）方向に配向しやすい。例え
ば、同一のめっき液を使用する場合、めっき電流を大き
くする方が（１１１）方向に配向しやすい。ある１つの
実施例では、めっき電流密度が０．６Ａ／ｄｍ2 の場
合、Ａｕ粒子は、成長表面の法線方向に伸びる柱状とな
り、粒界に隙間が生じ易いという傾向がある。
【００２４】次の工程の熱処理は、本発明により加えら
れたものである。図（Ａ）の状態で、摂氏３３０度、３
０分間の熱処理が行なわれるものとする。この熱処理は
“Ａｕ”の再結晶化を促している。この際、Ａｕめっき
の膜質により決まるある温度で“Ａｕ”の再結晶化が起
こり、“Ａｕ”の配向が（１１１）方向から（２００）
方向へ変化する。同時に、“Ａｕ”の粒界の隙間も詰ま
り、“Ａｕ”が緻密化して、“Ａｕ”の内部ストレス
は、引っ張り方向へ遷移する。この結果、ＧａＡｓ基板
は表面側に凸に湾曲する。
れたものである。図（Ａ）の状態で、摂氏３３０度、３
０分間の熱処理が行なわれるものとする。この熱処理は
“Ａｕ”の再結晶化を促している。この際、Ａｕめっき
の膜質により決まるある温度で“Ａｕ”の再結晶化が起
こり、“Ａｕ”の配向が（１１１）方向から（２００）
方向へ変化する。同時に、“Ａｕ”の粒界の隙間も詰ま
り、“Ａｕ”が緻密化して、“Ａｕ”の内部ストレス
は、引っ張り方向へ遷移する。この結果、ＧａＡｓ基板
は表面側に凸に湾曲する。
【００２５】ここで、図２を参照して、ＧａＡｓ基板上
に（１１１）方向へ配向しためっきＡｕ層を形成したチ
ップに対して、温度を徐々に変化させた際のＧａＡｓ基
板の反りについて説明する。図２は、温度を徐々に変化
させた際のＧａＡｓ基板の反りを測定した結果の一例を
示すグラフである。
に（１１１）方向へ配向しためっきＡｕ層を形成したチ
ップに対して、温度を徐々に変化させた際のＧａＡｓ基
板の反りについて説明する。図２は、温度を徐々に変化
させた際のＧａＡｓ基板の反りを測定した結果の一例を
示すグラフである。
【００２６】室温で表面の状態が平坦なＧａＡｓ基板
は、温度の上昇に伴い、ＧａＡｓ基板とめっきＡｕ層と
の熱膨脹率の差により、徐々にめっきＡｕ層側に凸にな
るように反りが増加していく。しかし、この反りは、ほ
ぼ摂氏２８０度で急激に緩和している。この現象は、上
記したように“Ａｕ”の再結晶化に伴うものである。再
結晶化後の温度の上昇および下降に対する変化は、熱膨
脹計数の差によるバイメタル効果に従っており、室温ま
で冷却された際には、ＧａＡｓ基板は逆方向の表面（Ｇ
ａＡｓ基板面）側に凸に反っている。
は、温度の上昇に伴い、ＧａＡｓ基板とめっきＡｕ層と
の熱膨脹率の差により、徐々にめっきＡｕ層側に凸にな
るように反りが増加していく。しかし、この反りは、ほ
ぼ摂氏２８０度で急激に緩和している。この現象は、上
記したように“Ａｕ”の再結晶化に伴うものである。再
結晶化後の温度の上昇および下降に対する変化は、熱膨
脹計数の差によるバイメタル効果に従っており、室温ま
で冷却された際には、ＧａＡｓ基板は逆方向の表面（Ｇ
ａＡｓ基板面）側に凸に反っている。
【００２７】この急激な反りの変化は配向性の変化に起
因している。元の配向性を（１１１）方向だけでなく、
（２００）方向も持つようなめっき条件（電流密度、温
度、めっき液組成等）を選定すれば、反りの変化量がコ
ントロール可能である。
因している。元の配向性を（１１１）方向だけでなく、
（２００）方向も持つようなめっき条件（電流密度、温
度、めっき液組成等）を選定すれば、反りの変化量がコ
ントロール可能である。
【００２８】また、図１に戻り、これを参照する。図１
（Ｂ）の状態は、図１（Ａ）の状態で、めっきＡｕ層８
をマスクに、めっきパスをイオンミリング等の方法によ
りエッチング処理し、次いで、ＧａＡｓ基板１をスクラ
イブ処理して形成されたチップである。図１（Ｂ）で
は、厚さ方向の寸法を強調しているので、チップが有す
る前述の反りは明示されていないが、実際には、図１
（Ｃ）に示されているように、チップには表面方向に凸
の反りが生じている。
（Ｂ）の状態は、図１（Ａ）の状態で、めっきＡｕ層８
をマスクに、めっきパスをイオンミリング等の方法によ
りエッチング処理し、次いで、ＧａＡｓ基板１をスクラ
イブ処理して形成されたチップである。図１（Ｂ）で
は、厚さ方向の寸法を強調しているので、チップが有す
る前述の反りは明示されていないが、実際には、図１
（Ｃ）に示されているように、チップには表面方向に凸
の反りが生じている。
【００２９】次いで、チップは、図１（Ｄ）に示される
ように、パッケージ９上にはんだ１０によりはんだ付け
される。はんだ付けの際、上述のように、はんだ１０の
融点以上の温度に加熱するので、ＧａＡｓ基板１とめっ
きＡｕ層８との熱膨脹率の差により、めっきＡｕ層８側
方向に凸に湾曲する。この結果、図１（Ｃ）で有してい
た反りを相殺し、チップは表面をほぼ平坦な形状にして
パッケージ９に固着される。
ように、パッケージ９上にはんだ１０によりはんだ付け
される。はんだ付けの際、上述のように、はんだ１０の
融点以上の温度に加熱するので、ＧａＡｓ基板１とめっ
きＡｕ層８との熱膨脹率の差により、めっきＡｕ層８側
方向に凸に湾曲する。この結果、図１（Ｃ）で有してい
た反りを相殺し、チップは表面をほぼ平坦な形状にして
パッケージ９に固着される。
【００３０】従って、この製造工程により、組み立て後
のチップに反りがなく、ボンディング不良等の不具合も
生じない。
のチップに反りがなく、ボンディング不良等の不具合も
生じない。
【００３１】次に、図３を参照して、上記とは別の実施
例について説明する。
例について説明する。
【００３２】図３（Ｂ）までの工程は、従来の図４
（Ｄ）までの工程と同一である。また、図１を参照して
説明した上記実施例との相違は、めっきＡｕ層８をマス
クに、めっきパスをイオンミリング等の方法によりエッ
チング処理し、次いで、ＧａＡｓ基板１をスクライブ処
理する工程の前の熱処理がないことである。この結果、
従来技術の説明の図５（Ａ）同様、図３（Ｃ）で図示さ
れるように、形成されたチップの面はほぼ平坦な状態で
ある。
（Ｄ）までの工程と同一である。また、図１を参照して
説明した上記実施例との相違は、めっきＡｕ層８をマス
クに、めっきパスをイオンミリング等の方法によりエッ
チング処理し、次いで、ＧａＡｓ基板１をスクライブ処
理する工程の前の熱処理がないことである。この結果、
従来技術の説明の図５（Ａ）同様、図３（Ｃ）で図示さ
れるように、形成されたチップの面はほぼ平坦な状態で
ある。
【００３３】次に、チップをパッケージ９に取り付ける
際、はんだ１０の融点を超え、めっきＡｕ層８の配向性
が変化するのに十分な温度、摂氏３５０度で５分間、加
熱する熱処理が行なわれた後、冷却されてチップがパッ
ケージ９に固着されるものとする。このことは、チップ
の反りとチップのパッケージ９への取り付けとを同時に
行なっていることになる。すなわち、熱処理によりめっ
きＡｕ層８の配向性が変化してチップが反るのと同時
に、はんだ１０が溶け、次いで、冷却によりＧａＡｓ基
板１とめっきＡｕ層８との熱膨脹率の差がチップの反り
を逆方向に湾曲させると同時にチップをパッケージ９に
固着している。
際、はんだ１０の融点を超え、めっきＡｕ層８の配向性
が変化するのに十分な温度、摂氏３５０度で５分間、加
熱する熱処理が行なわれた後、冷却されてチップがパッ
ケージ９に固着されるものとする。このことは、チップ
の反りとチップのパッケージ９への取り付けとを同時に
行なっていることになる。すなわち、熱処理によりめっ
きＡｕ層８の配向性が変化してチップが反るのと同時
に、はんだ１０が溶け、次いで、冷却によりＧａＡｓ基
板１とめっきＡｕ層８との熱膨脹率の差がチップの反り
を逆方向に湾曲させると同時にチップをパッケージ９に
固着している。
【００３４】この結果、パッケージにはんだ付け固着さ
れたチップの表面の状態はほぼ平坦な形状となるので、
ボンディング不良等の不具合を生じることはない。
れたチップの表面の状態はほぼ平坦な形状となるので、
ボンディング不良等の不具合を生じることはない。
【００３５】上記説明では、ＰＨＳ構造としてめっきＡ
ｕ層を図示して説明したが、上記機能を満たすものであ
れば、他の金属層でもよく、また、熱処理工程の順序
も、更に、チップを構成する材料および半導体の種類、
半導体装置の種類も自由であり、ＰＨＳ構造を有するも
のであれば、上記製造方法が適用できるのは明らかであ
り、上記説明が本発明を限定するものではない。
ｕ層を図示して説明したが、上記機能を満たすものであ
れば、他の金属層でもよく、また、熱処理工程の順序
も、更に、チップを構成する材料および半導体の種類、
半導体装置の種類も自由であり、ＰＨＳ構造を有するも
のであれば、上記製造方法が適用できるのは明らかであ
り、上記説明が本発明を限定するものではない。
【００３６】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＨＳ構造として、めっき法により（１１１）方向に配向
しためっきＡｕ膜を形成し、その後、はんだ付け処理に
よりパッケージ上に組み込むまでの工程で、めっきＡｕ
膜の配向性を（２００）方向へ変化するように熱処理を
行なう半導体装置の製造方法が得られる。この製造方法
によって、製造工程を複雑化させることなく、パッケー
ジ組み込み後のチップのボンディング面の反りまたは変
形が防止できる。
ＨＳ構造として、めっき法により（１１１）方向に配向
しためっきＡｕ膜を形成し、その後、はんだ付け処理に
よりパッケージ上に組み込むまでの工程で、めっきＡｕ
膜の配向性を（２００）方向へ変化するように熱処理を
行なう半導体装置の製造方法が得られる。この製造方法
によって、製造工程を複雑化させることなく、パッケー
ジ組み込み後のチップのボンディング面の反りまたは変
形が防止できる。
【図１】本発明の実施の一形態を示す工程説明図であ
る。
る。
【図２】めっきＡｕ層付きのＧａＡｓ基板における反り
に対する温度依存性の一例を示すグラフである。
に対する温度依存性の一例を示すグラフである。
【図３】本発明の実施の別の一形態を示す工程説明図で
ある。
ある。
【図４】従来のチップ形成までの工程の一例を示す工程
説明図である。
説明図である。
【図５】図４の工程に続く従来の一例を示す工程説明図
である。
である。
【図６】図５とは別の図４の工程に続く従来の一例を示
す工程説明図である。
す工程説明図である。
１ ＧａＡｓ基板 ２ 能動層 ３ ゲート電極 ４ ソース電極 ５ ドレイン電極 ６ スパッタＴｉ層 ７ スパッタＡｕ層 ８ めっきＡｕ層 ９ パッケージ １０ はんだ
Claims (4)
- 【請求項１】 半導体基板の裏面に被着した金属層を介
して前記半導体基板が発生する熱を逃がすためのＰＨＳ
（Plated Heat Sink）構造を有する半導体装置の製造方
法において、前記ＰＨＳ構造として、めっき法により
（１１１）方向に配向した金属層を形成し、その後、は
んだ付け処理によりパッケージ上に組み込むまでの工程
で、前記金属層の配向性を（２００）方向へ変化するよ
うに熱処理を行なうことを特徴とする半導体装置の製造
方法。 - 【請求項２】 請求項１において、前記金属層は、Ａｕ
（金）膜であることを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１において、前記熱処理は、めっ
き法により（１１１）方向に配向した金属層を形成した
後、前記半導体基板をスクライブ処理によりチップ化す
る前に行なわれることを特徴とする半導体装置の製造方
法。 - 【請求項４】 請求項１において、前記熱処理は、チッ
プ化された半導体基板をパッケージ上に組み込む際、は
んだ付け処理と同時に行なわれることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7313963A JP2765624B2 (ja) | 1995-12-01 | 1995-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7313963A JP2765624B2 (ja) | 1995-12-01 | 1995-12-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153575A JPH09153575A (ja) | 1997-06-10 |
| JP2765624B2 true JP2765624B2 (ja) | 1998-06-18 |
Family
ID=18047597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7313963A Expired - Fee Related JP2765624B2 (ja) | 1995-12-01 | 1995-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765624B2 (ja) |
-
1995
- 1995-12-01 JP JP7313963A patent/JP2765624B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153575A (ja) | 1997-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5483092A (en) | Semiconductor device having a via-hole with a void area for reduced cracking | |
| JP2763441B2 (ja) | 半導体装置の製造方法 | |
| US5821154A (en) | Semiconductor device | |
| JPH02271558A (ja) | 半導体装置及びその製造方法 | |
| EP0460785B1 (en) | Semiconductor device having a heat sink | |
| JPH0513820A (ja) | 半導体装置 | |
| JPH04144157A (ja) | 半導体装置およびその製造方法 | |
| JP2868008B1 (ja) | 半導体装置及びその製造方法 | |
| US4754912A (en) | Controlled collapse thermocompression gang bonding | |
| JPH0316132A (ja) | アルミニウム配線及びその製造方法 | |
| JP2765624B2 (ja) | 半導体装置の製造方法 | |
| US6589815B1 (en) | Method of manufacturing semiconductor device with plated heat sink by laser cutting | |
| JP2922066B2 (ja) | 半導体装置の製造方法 | |
| JPH07142518A (ja) | リードフレームならびに半導体チップおよびそれを用いた半導体装置 | |
| JP7229330B2 (ja) | 半導体装置の製造方法 | |
| US7164200B2 (en) | Techniques for reducing bowing in power transistor devices | |
| JP2608658B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002184914A (ja) | 複合半導体装置 | |
| JPH05326697A (ja) | 半導体装置の製造方法 | |
| WO2022114171A1 (ja) | 半導体素子の製造方法及び縦型ｍｏｓｆｅｔ素子 | |
| JPH10199900A (ja) | 半導体装置 | |
| KR100598329B1 (ko) | 반도체 패키지 및 그의 제작방법 | |
| US6602431B2 (en) | Enhancements in sheet processing and lead formation | |
| JPH05243396A (ja) | 半導体装置及びその製造方法 | |
| JP2001284502A (ja) | 放熱基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980304 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |