KR101470392B1 - 금속과 접촉하는 유전막에서 크랙을 감소시키는 방법 및 구조 - Google Patents

금속과 접촉하는 유전막에서 크랙을 감소시키는 방법 및 구조 Download PDF

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Abstract

금속 구조물(20)과 접촉하는 유전체(40) 내의 크랙을 감소시키는 방법 및 구조물을 개시한다. 금속 구조물은 제1 금속층(26), 제1 금속층과 접촉하고 제1 금속층 상에 형성되며 제1 금속층보다 영의 탄성 계수보다 큰 제2 금속층(30) 및 제2 금속층과 접촉하고 제2 금속층 상에 형성되며 제2 금속층보다 영의 탄성 계수보다 작은 제3 금속층(32)을 포함한다. 부가 금속(50)이 포함되고, 유전체는 부가 금속 및 금속 구조물 사이에 배치된다.

Description

금속과 접촉하는 유전막에서 크랙을 감소시키는 방법 및 구조{METHOD AND STRUCTURE FOR REDUCING CRACKS IN A DIELECTRIC LAYER IN CONTACT WITH METAL}
본 발명은 일반적으로 금속과 접촉하는 유전막들에 관한 것으로, 보다 자세하게, 집적회로들에서 사용되는 금속과 접촉하는 유전막들에 관한 것이다.
당해 기술 분야에서 알려져 있듯이, 유전막들은 종종 금속과 접촉하는데 사용된다. 그러한 하나의 응용은 모놀리식 마이크로웨이브 집적회로(monolithic microwave integrated circuits, MMICs)와 같은 집적회로들에서 사용되는 커패시터들에서 사용되는 것이다. 그러한 모놀리식 마이크로웨이브 집적회로 활성 소자들은 커패시터들과 연결될 수 있다. 그러한 하나의 커패시터는 금속-절연물-반도체(metal-insulator-semiconductor, MIS) 커패시터이다. 갈륨 질화물(GaN) MMICs에서 사용되는 그러한 하나의 커패시터 구조는 도 1에 도시된다. 여기서, 갈륨 질화물의 막은 실리콘, 갈륨 비소(gallium arsenide) 또는 실리콘 탄화물 (silicon carbide)과 같은 절연 기판 상에 배치된다. 상기 커패시터는 티타늄 하부막, 상기 티타늄 하부막 상에 플래티늄막 및 상기 플래티늄막 상에 상대적으로 두꺼운, 예를 들어, 1500nm두께의 금막으로 형성된 하부 전극을 포함한다. 유전막, 예를 들어, 실리콘 질화물은 상기 커패시터의 유전체로써 사용된다. 상기 커패시터의 상부전극 은 상기 유전막 상의 티타늄 하부막, 상기 티타늄막 상의 플래티늄막 및 상기 플래티늄막 상에 상대적으로 두꺼운, 예를 들어, 1000nm두께의 금막을 포함한다. 하부 금속은 티타늄/은 또는 단지 은일 수 있다는 것은 알려져 있다.
또한 당해 기술 분야에서 알려져 있듯이, 온도 사이클을 갖는 다수의 공정 단계들이 있다. 예를 들어, 실리콘 질화물(SiN)은 약 300°C에서 증착되고 각 사진 식각 공정은 150°C 또는 이와 유사한 온도이다. 상기 공정의 완료 시점에서는 또한 전형적인 안정 베이크 공정이 있다. 마지막으로 마운팅 공정(솔더)은 전형적으로 280에서 320°C이다.
금의 열팽창 계수는 갈륨 질화물의 열팽창 계수보다 매우 크고, 그 결과 연성의 금은 열적 사이클링 동안 비가역적으로 변형된다는 것을 잘 알고 있다. 상기 변형의 정확한 형상은 상기 커패시터의 형상 및 다이 상의 위치에 의존하나, 상기 금 필름의 에지는 상기 에지를 덮는 상기 유전막에 스트레스를 가하는 열적 사이클링 이후에 내측으로 슬로프를 종종 가질 것이다. 상기 커패시터 유전체 내의 크랙들의 SEM 사진들에 대한 실험은 이것이 통상적으로 상기 금 필름의 에지에서 기인하는 관찰되는 크랙들로 무엇이 발생하는지 보여준다.
기존의 시도들은 커패시터의 형상 및 레이아웃(라운딩 코너)을 변화시키는 것을 포함해왔다. 이러한 변화들은 도움이 되나, 상기 크랙을 제거하지는 않는다.
본 발명에 따르면, 구조는 유전막 및 상기 유전막과 접하는 금속 구조물을 포함한다. 상기 금속 구조물은 제1 금속층, 상기 제1 금속층과 접하게 배치된 내화(refractory) 금속층 및 상기 내화 금속층(제2 금속층)과 접촉하도록 배치된 제3 금속층을 포함한다.
일 실시예에 있어서, 상기 제1 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 상기 제3 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 상기 내화 금속층은 티타늄, 텅스텐, 몰리브덴 및 크롬으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 반도체 구조물은 기판, 상기 기판 상에 배치된 유전막, 및 상기 유전막과 접촉하는 금속 구조물을 포함하도록 제공된다. 상기 금속 구조물은 제1 금속층, 상기 제1 금속층과 접촉하도록 배치되고 상기 제1 금속층보다 단단(stiffer)한 제2 금속층, 상기 제2 금속층과 접촉하고 상기 제2 금속층 하부에 배치되며 상기 제2 금속층 보다 덜 단단한 제3 금속층을 포함한다.
일 실시예에 있어서, 상기 제1 및 제3 금속층은 금이고, 상기 제2 금속층은 티타늄일 수 있다. 그러한 구조에서 상기 금을 통하여 분포된 티타늄의 박막들은 상기 금속층을 단단하게하고 열적 사이클링에 의해 발생하는 영구적인 변형을 감소시키도록 포함된다. 하부 전극의 변형을 감소시키는 것은 유전체의 크랙킹을 제거하였다. 그러므로, 단단화된 금속 필름이 일반적으로 사용되는 연성 금속 필름들 (예를 들어, 순수 구리, 알루미늄, 은 및 금)을 대체한다면 미세 전자 구조들에서 보통 사용되는 금속 필름들 상에 배치된 유전 필름들의 열적 사이클링 동안 크랙킹이 제거될 수 있음을 알고 있다. 전기 전도도를 유지하면서 (순수 금과 같은) 연성 금속 필름을 단단화하는 하나의 방법은 상기 연성 금속막들을 (티타늄, 크롬 또는 몰리브덴과 같은) 상기 연성 금속막보다 단단한 금속인 경성 금속막으로 대체하는 것이다.
일 실시예에 있어서, 부가 금속은 상기 유전막이 상기 금속 구조물 및 상기 부가 금속 사이에 배치되도록 포함될 수 있다.
일 실시예에 있어서, 상기 부가 금속은 제2 금속 구조물을 포함하고, 상기 제2 금속 구조물은 제4 금속층, 상기 제4 금속층과 접하고 상기 제4 금속층보다 단단하며 상기 제4 금속층 상에 배치된 제5 금속층, 및 상기 제5 금속층 상에 상기 제5 금속층과 접촉하도록 배치된 상기 제5 금속층보다 덜 단단한 제6 금속층을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 금속층은 내화 금속일 수 있다.
일 실시예에 있어서, 상기 제1 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 상기 제3 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 상기 내화 금속층은 티타늄, 텅스텐, 몰리브덴 및 크롬으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 커패시터가 제공된다. 상기 커패시터는 유전막, 상기 유전막과 접하도록 배치되는 금속 구조물을 포함한다. 상기 금속 구조물은 제1 금속층, 상기 제1 금속층과 접촉하고 상기 제1 금속층상에 배치되며 상기 제1 금속층보다 단단(stiffer)한 제2 금속층, 상기 제2 금속층과 접촉하고 상기 제2 금속층 상에 배치되며 상기 제2 금속층 보다 덜 단단한 제3 금속층 및 상기 부가 금속을 포함하며, 상기 유전막은 상기 부가 금속 및 금속 구조물 사이에 배치된다.
일 실시예에 있어서, 상기 커패시터는 부가 금속 구조물을 포함하고 상기 부가 금속 구조물은 제4 금속층, 상기 제4 금속층과 접하고 상기 제4 금속층보다 단단하며 상기 제4 금속층 상에 배치된 제5 금속층, 및 상기 제5 금속층 상에 상기 제5 금속층과 접촉하도록 배치된 상기 제5 금속층보다 덜 단단한 제6 금속층을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 금속층은 내화 금속일 수 있다.
일 실시예에 있어서, 상기 제1 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 상기 제3 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 상기 내화 금속층은 티타늄, 텅스텐, 몰리브덴 및 크롬으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
본 발명의 다른 특징에 따르면, 유전막 내의 크랙을 감소시키는 방법이 제공된다. 상기 방법은 상기 유전막과 접하는 금속 구조물을 증착시키는 단계를 포함한다. 상기 금속 구조물은 제1 금속층, 상기 제1 금속층과 접하고 상기 제1 금속층 상에 배치된 내화 금속층(제2 금속층) 및 상기 제2 금속층과 접하고 상기 제2 금속층 상에 배치된 제3 금속층을 포함한다.
일 실시예에 있어서, 상기 제1 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 상기 제3 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
일 실시예에 있어서, 상기 내화 금속층은 티타늄, 텅스텐, 몰리브덴 및 크롬으로 이루어진 군에서 선택된 적어도 하나의 금속일 수 있다.
본 발명의 하나 이상의 실시예들의 상세한 내용은 아래의 상세한 설명 및 도면과 함께 설명될 것이다. 본 발명의 다른 특징들, 목적들 그리고 이점들은 도면 및 상세한 설명, 그리고 청구항들로부터 명백해질 것이다.
전술한 본 발명의 특징들 및 기타 이점들은 발명의 상세한 설명 및 첨부된 도면들을 참조하여 다양한 실시예들을 상세하게 변형함으로써 더욱 명확하게 이해될 것이다.
도 1은 종래 기술에 따른 커패시터의 단면도이다.
도 2는 본 발명에 따른 커패시터의 단면도이다.
다양한 도면들의 동일한 참조 부호는 동일한 구성요소를 가리킨다.
도 2를 참조하면, 반도체 구조물(10)은 마이크로 웨이브 집적회로(MMIC)에 사용될 수 있다. 여기서, 그러한 MMIC를 위한 커패시터(12)는 실리콘, 사파이어, 다이아몬드 또는 실리콘 탄화물과 같은 절연 기판(16) 상에 배치된 갈륨 질화물의 막(14)을 포함하는 것이 나타난다.
커패시터(12)는 도전 구조물(20)로 이루어진 하부 전극을 포함한다. 도전 구조물(20)은 갈륨 질화물의 막(14)과 접촉하고 갈륨 질화물의 막(14) 상에 50nm두께의 티타늄의 하부막(21), 티타늄의 하부막(21)과 접촉하고 티타늄의 하부막(21) 상에 100nm두께의 플래티늄의 막(22) 및 금 및 티타늄의 삽입막들을 포함하는 라미네이트 구조물을 포함한다. 상기 금은 상기 티타늄과 비교하여 연성 물질이라는 것은 알려져 있다. 상기 금은 고 탄성(elastic) 티타늄보다 탄성이 적다. 상기 금은 고 경성(stiff) 티타늄보다 단단하지 않다.
보다 자세하게, 상기 라미네이트 구조물은 플래티늄의 막(22)과 접촉하고 플래티늄의 막(22) 상에 500nm두께(보다 일반적으로 100nm보다 큰)의 금의 하부막(26), 금의 막(26)과 접촉하고 금의 막(26) 상에 50nm(보다 일반적으로 10nm보다 큰) 두께의 티타늄의 막(30), 티타늄의 막(30)과 접촉하고 티타늄의 막(30) 상에 500nm(보다 일반적으로 100nm보다 큰) 두께의 금의 막(32), 금의 막(32)과 접촉하고 금의 막(32) 상에 50nm(보다 일반적으로 10nm보다 큰) 두께의 티타늄의 막(36), 티타늄의 막(36)과 접촉하고 티타늄의 막(36) 상에 500nm (보다 일반적으로 100nm보다 큰) 두께의 금의 막(37) 및 금의 막(37)과 접촉하고 금의 막(37) 상에 50nm(보다 일반적으로 10nm보다 큰) 두께의 티타늄의 막(38)을 포함한다. 텅스텐, 크롬 및 몰리브덴을 포함하는 내화 금속들이 티타늄을 대신하여 사용될 수 있음은 잘 알려져 있다. 나아가, 은, 알루미늄 또는 구리와 같은 다른 고 전도도 연성 물 질이 금을 대신해 사용될 수 있다. 나아가, 더 많거나 더 적은 층들이 상기 라미네이트 구조에서 사용될 수 있고, 그러한 층들은 다른 두께로 사용될 수 있다. 여기서, 상기 전도 구조물에서의 층들은 전자 빔 증착으로 증착되나, 스퍼터와 같은 다른 증착 방식이 사용될 수 있다.
커패시터(12)는 유전막(40), 예를 들어 200nm(보다 일반적으로 50nm에서 500nm의 범위) 두께의 실리콘 질화막을 포함한다. 실리콘 디옥사이드(SiO2) 및 실리콘 산질화막과 같은 다른 유전물질들이 사용될 수 있음은 알려져 있다. 커패시터(12)의 상부전극은 도전 구조물(50)이다. 도전 구조물(50)은 유전막(40)과 접촉하고 유전막(40) 상에 50nm(보다 일반적으로 10nm보다 큰) 두께의 티타늄의 하부막(52), 티타늄의 하부막(52)과 접촉하고 티타늄의 하부막(52) 상에 100nm(보다 일반적으로 10nm보다 큰) 두께의 플래티늄의 선택막(54) 및 금 및 티타늄의 삽입막들을 포함하는 라미네이트 구조물을 포함한다. 상기 금은 상기 티타늄과 비교하여 연성 물질이라는 것은 알려져 있다. 상기 금은 고 탄성(elastic) 티타늄보다 탄성이 적다. 상기 금은 고 경성 (stiff) 티타늄보다 단단하지 않다.
보다 자세하게, 상기 라미네이트 구조물은 플래티늄의 선택막(54)과 접촉하고 플래티늄의 선택막(54) 상에 500nm두께(보다 일반적으로 100nm보다 큰)의 금의 하부막(56), 금의 막(56)과 접촉하고 금의 막(56) 상에 50nm(보다 일반적으로 10nm 보다 큰) 두께의 티타늄의 막(58), 티타늄의 막(58)과 접촉하고 티타늄의 막(58) 상에 500nm(보다 일반적으로 100nm보다 큰) 두께의 금의 막(60), 금의 막(60)과 접 촉하고 금의 막(60) 상에 50nm(보다 일반적으로 10nm보다 큰) 두께의 티타늄의 막(62) 및 티타늄의 막(62)과 접촉하고 티타늄의 막(362) 상에 500nm(보다 일반적으로 100nm보다 큰) 두께의 금의 막(64)을 포함한다. 텅스텐, 크롬 및 몰리브덴을 포함하는 내화 금속들이 티타늄을 대신하여 사용될 수 있음은 잘 알려져 있다. 나아가, 은, 알루미늄 또는 구리와 같은 다른 고 전도도 연성 물질이 금을 대신해 사용될 수 있다. 나아가, 더 많거나 더 적은 층들이 상기 라미네이트 구조에서 사용될 수 있고, 그러한 층들은 다른 두께로 사용될 수 있다. 여기서, 전도 구조물에서의 층들은 전자 빔 증착으로 증착되나, 스퍼터와 같은 다른 증착 방식이 사용될 수 있다.
본 발명의 다수의 실시예가 설명되었다. 그럼에도 불구하고, 다양한 변형이 본 발명의 사상 및 범위로부터 벗어나는 것 없이 이루어질 수 있다. 이에 따라, 다른 실시예들이 다음의 청구항들의 범위에 포함된다.

Claims (21)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치된 제1 금속 구조물;
    상기 제1 금속 구조물 상에 배치된 유전막; 및
    상기 유전막 상에 배치된 제2 금속 구조물을 포함하고,
    상기 제1 금속 구조물은,
    제1 금속층;
    상기 제1 금속층 상에 배치되는 제2 금속층;
    상기 제2 금속층과 접하고 상기 제2 금속층 상에 배치되는 제3 금속층; 및
    상기 제3 금속층과 접하고 상기 제3 금속층 상에 배치되는 제4 금속층을 포함하고,
    상기 제2 금속 구조물은,
    상기 유전막과 접하고, 상기 유전막 상에 배치되는 제5 금속층;
    상기 제5 금속층 상에 배치되는 제6 금속층; 및
    상기 제6 금속층과 접하고, 상기 제6 금속층 상에 배치되는 제7 금속층을 포함하며,
    상기 제1 금속층은 상기 제2 금속층보다 단단하고, 상기 제3 금속층은 상기 제2 금속층보다 단단하며, 상기 제3 금속층은 상기 제4 금속층보다 단단하고, 상기 제5 금속층은 상기 제6 금속층보다 단단하고, 상기 제7 금속층은 상기 제6 금속층보다 단단한 것을 특징으로 하는 반도체 구조물.
  2. 제1항에 있어서, 상기 제1 금속층과 접하고 상기 제1 금속층 상에 배치되며, 상기 제2 금속층 아래에 배치되는 제8 금속층을 더 포함하는 것을 특징으로 하는 구조물.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 금속층은 내화 금속인 것을 특징으로 하는 구조물.
  5. 제4항에 있어서, 상기 제2 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 하나의 금속인 것을 특징으로 하는 구조물.
  6. 제5항에 있어서, 상기 제3 금속층은 내화 금속층인 것을 특징으로 하는 구조물.
  7. 제4항에 있어서, 상기 내화 금속은 티타늄, 텅스텐, 몰리브덴 및 크롬으로 이루어진 군에서 선택된 하나의 금속인 것을 특징으로 하는 구조물.
  8. 제1 금속 구조물;
    유전막; 및
    제2 금속 구조물을 포함하는 부가 금속을 포함하고,
    상기 제1 금속 구조물은,
    제1 금속층;
    상기 제1 금속층 상에 배치되는 제2 금속층;
    상기 제2 금속층과 접하고 상기 제2 금속층 상에 배치되는 제3 금속층; 및
    상기 제3 금속층과 접하고 상기 제3 금속층 상에 배치되는 제4 금속층을 포함하고,
    상기 유전막은 상기 부가 금속 및 상기 제1 금속 구조물 사이에 배치되며,
    상기 제2 금속 구조물은,
    상기 유전막과 접하고 상기 유전막 상에 배치되는 제5 금속층;
    상기 제5 금속층 상에 배치되는 제6 금속층; 및
    상기 제6 금속층과 접하고 상기 제6 금속층 상에 배치되는 제7 금속층을 포함하며,
    상기 제1 금속층은 상기 제2 금속층보다 단단하고, 상기 제3 금속층은 상기 제2 금속층보다 단단하며, 상기 제3 금속층은 상기 제4 금속층보다 단단하고, 상기 제5 금속층은 상기 제6 금속층보다 단단하고, 상기 제7 금속층은 상기 제6 금속층보다 단단한 것을 특징으로 하는 커패시터.
  9. 삭제
  10. 제8항에 있어서, 상기 제1 금속층은 내화 금속인 것을 특징으로 하는 커패시터.
  11. 제8항에 있어서, 상기 제2 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 하나의 금속인 것을 특징으로 하는 커패시터.
  12. 제8항에 있어서, 상기 제3 금속층은 내화 금속인 것을 특징으로 하는 커패시터.
  13. 제12항에 있어서, 상기 내화 금속은 티타늄, 텅스텐, 몰리브덴 및 크롬으로 이루어진 군에서 선택된 하나의 금속인 것을 특징으로 하는 커패시터.
  14. 유전막;
    상기 유전막과 접하고, 상기 유전막 아래에 배치되는 제1 금속 구조물; 및
    상기 유전막과 접하고, 상기 유전막 상에 배치되는 제2 금속 구조물을 포함하고,
    상기 제1 금속 구조물은,
    제1 내화 금속층;
    상기 제1 내화 금속층 상에 배치되는 제1 비내화(non-refractory) 금속층;
    상기 제1 비내화 금속층과 접하며, 상기 제1 비내화 금속층 상에 배치되는 제2 내화 금속층; 및
    상기 제2 내화 금속층과 접하며, 상기 제2 내화 금속층 상에 배치되는 제2 비내화 금속층을 포함하고,
    상기 제2 금속 구조물은,
    상기 유전막과 접하고 상기 유전막 상에 배치되는 제3 내화 금속층;
    상기 제3 내화 금속층 상에 배치되는 제3 비내화 금속층; 및
    상기 제3 비내화 금속층과 접하고 상기 제3 비내화 금속층 상에 배치되는 제4 내화 금속층을 포함하며,
    상기 제1 내화 금속층은 상기 제1 비내화 금속층보다 단단하고, 상기 제2 내화 금속층은 상기 제1 비내화 금속층보다 단단하며, 상기 제2 내화 금속층은 상기 제2 비내화 금속층보다 단단하고, 상기 제3 내화 금속층은 상기 제3 비내화 금속층보다 단단하고, 상기 제4 내화 금속층은 상기 제3 비내화 금속층보다 단단한 구조물.
  15. 제14항에 있어서, 상기 제1 비내화 금속층 및 상기 제2 비내화 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 하나의 금속인 것을 특징으로 하는 구조물.
  16. 제15항에 있어서, 상기 제1 내화 금속층 및 상기 제2 내화 금속층은 티타늄, 텅스텐, 몰리브덴 및 크롬으로 이루어진 군에서 선택된 하나의 금속인 것을 특징으로 하는 구조물.
  17. 제16항에 있어서, 상기 제1 내화 금속층과 접하며 상기 제1 내화 금속층 상에 배치되고, 상기 제1 비내화 금속층과 접하는 백금층을 더 포함하는 것을 특징으로 하는 구조물.
  18. 유전막과 접하고, 상기 유전막 아래에 배치되는 제1 금속 구조물을 증착하는 단계; 및
    상기 유전막과 접하고, 상기 유전막 상에 배치되는 제2 금속 구조물을 증착하는 단계를 포함하고,
    상기 제1 금속 구조물은,
    제1 내화 금속층;
    상기 제1 내화 금속층 상에 배치되는 제1 비내화 금속층;
    상기 제1 비내화 금속층과 접하고, 상기 제1 비내화 금속층 상에 배치되는 제2 내화 금속층; 및
    상기 제2 내화 금속층과 접하고, 상기 제2 내화 금속층 상에 배치되는 제2 비내화 금속층을 포함하고,
    상기 제2 금속 구조물은,
    상기 유전막과 접하고 상기 유전막 상에 배치되는 제3 내화 금속층;
    상기 제3 내화 금속층 상에 배치되는 제3 비내화 금속층; 및
    상기 제3 비내화 금속층과 접하고 상기 제3 비내화 금속층 상에 배치되는 제4 내화 금속층을 포함하며,
    상기 제1 내화 금속층은 상기 제1 비내화 금속층보다 단단하고, 상기 제2 내화 금속층은 상기 제1 비내화 금속층보다 단단하며, 상기 제2 내화 금속층은 상기 제2 비내화 금속층보다 단단하고, 상기 제3 내화 금속층은 상기 제3 비내화 금속층보다 단단하고, 상기 제4 내화 금속층은 상기 제3 비내화 금속층보다 단단한 것을 특징으로 하는 유전막 내의 크랙을 감소시키는 방법.
  19. 제18항에 있어서, 상기 비내화 금속층은 금, 은, 구리 및 알루미늄으로 이루어진 군에서 선택된 하나의 금속인 것을 특징으로 하는 유전막 내의 크랙을 감소시키는 방법.
  20. 제19항에 있어서, 상기 내화 금속층은 티타늄, 텅스텐, 몰리브덴 및 크롬으로 이루어진 군에서 선택된 하나의 금속인 것을 특징으로 하는 유전막 내의 크랙을 감소시키는 방법.
  21. 제20항에 있어서, 상기 제1 내화 금속층과 상기 제1 비내화 금속층 사이에 백금층을 더 포함하는 것을 특징으로 하는 유전막 내의 크랙을 감소시키는 방법.
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