JPH0831689A - キャパシタ - Google Patents

キャパシタ

Info

Publication number
JPH0831689A
JPH0831689A JP6158821A JP15882194A JPH0831689A JP H0831689 A JPH0831689 A JP H0831689A JP 6158821 A JP6158821 A JP 6158821A JP 15882194 A JP15882194 A JP 15882194A JP H0831689 A JPH0831689 A JP H0831689A
Authority
JP
Japan
Prior art keywords
dielectric film
capacitor
lower electrode
dielectric
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6158821A
Other languages
English (en)
Inventor
昭吾 ▲吉▼田
Shogo Yoshida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP6158821A priority Critical patent/JPH0831689A/ja
Publication of JPH0831689A publication Critical patent/JPH0831689A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】下部電極の下層配線に、誘電体膜に対してエッ
チング速度の遅い金属を使用して、誘電体膜のエッチン
グにおいてオーバーエッチングされず、断線、配線抵抗
および配線抵抗のばらつきを低減させたキャパシタを提
供する。 【構成】比誘電率の大きな誘電体膜3を誘電体とするキ
ャパシタにおいて、その下部電極2の所定の下層配線2
cに、前記誘電体膜3に対してエッチング速度の遅い金
属を使用したことを特徴とするキャパシタ。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置のMIMキ
ャパシタとして、その高誘電率誘電体材料に対し、エッ
チング速度の遅い下部電極の下層配線を使用したキャパ
シタに関する。
【0002】
【従来の技術】従来、GaAsなどの化合物半導体を用
いたMMIC(モノリシックマイクロ波集積回路)のキ
ャパシタ素子として、MIM(金属/誘電体/金属)構
造が用いられている。このキャパシタの絶縁膜として
は、一般にCVDで成膜したSiO2 あるいはSiNx
膜などが用いられている。
【0003】しかし、近年、MMICの集積度の向上、
またキャパシタ素子の面積の縮小化によって、チップ面
積を削減してコストダウンを図るため、Bax Sr1-x
TiO3 、SrTiO3 、Ta2 5 、TiO2 などの
大きな比誘電率の絶縁膜が検討されている。
【0004】キャパシタのパターン形成において、誘電
体部分のエッチングには、RIBE(リアクティブ・イ
オン・ビーム・エッチング)あるいは、RIE(リアク
ティブ・イオン・エッチング)が用いられている。
【0005】
【発明が解決しようとする課題】しかし、RIBE装置
を用いて誘電体膜をエッチングした場合、この誘電体膜
よりも下部電極の下層配線の方がエッチング速度が速く
なるという問題がある。例えば、RIBE装置にArガ
スを導入してSrTiO3 をエッチングした場合、その
エッチング速度はSrTiO3 が1に対して、下部電極
の下層配線(Pt、Au)は5倍以上である。このた
め、誘電体膜をパターニングしてこれをエッチングする
とき、下部電極の下層配線が、大きくオーバーエッチン
グされ、断線あるいは配線抵抗が大きくなる、あるいは
配線抵抗のバラツキが大きくなるという問題があった。
【0006】したがって、本発明は、下部電極の下層配
線に、誘電体膜に対してエッチング速度の遅い金属を使
用して、誘電体膜のエッチングにおいてオーバーエッチ
ングされず、断線、配線抵抗および配線抵抗のばらつき
を低減させたキャパシタを提供することを目的とする。
【0007】
【課題を解決するための手段】本発明の課題に対する解
決手段は以下の通りである。比誘電率の大きな誘電体膜
を誘電体とするキャパシタにおいて、その下部電極の下
層配線に、前記誘電体膜に対してエッチング速度の遅い
金属を使用したことを特徴とするキャパシタ。
【0008】
【作用】本発明は、比誘電率の大きな誘電体膜を誘電体
とするMIMキャパシタにおいて、このMIMキャパシ
タの下部電極の所定の下層配線に、前記誘電体膜に対し
てエッチング速度の遅い金属を使用しているので、下部
電極上に誘電体膜をパターニングしてこれをエッチング
するとき、下部電極の下層配線がオーバーエッチングさ
れないために、下部電極の下層配線の断線、配線抵抗あ
るいは配線抵抗のばらつきが低減する。
【0009】
【実施例】以下に、本発明の実施例について図1乃至図
4を参照して説明する。図1に示すように、1はGaA
s基板で、このGaAs基板1上に、Ti(2a)/P
t(2b)/Ti(2c)/Pt(2d)からなる金属
層を、リフトオフ法により順次堆積して、下部電極2を
形成する。
【0010】図2に示すように、MOCVD法等によ
り、Bax Sr1-x TiO3 、SrTiO3 、Ta2
5 、TiO2 等を成膜して誘電体膜3を形成する。つぎ
に、キャパシタの誘電体となる部分に、レジスト、Ti
などのマスク4を形成する。
【0011】図3に示すように、ECR(電子サイクロ
トロン共鳴)エッチング装置により、誘電体膜3と下部
電極2の最上層のPt(2d)とをエッチングする。こ
のとき、下部電極2の上層から2番目のTi(2c)
は、エッチング処理、誘電体材料等にばらつきがあっ
て、オーバーエッチングしても、誘電体膜3に対しエッ
チング速度が同等以下であるため、Ti(2c)の厚さ
を誘電体膜3と同程度以上にしておけば、誘電体膜3が
すべてエッチングされてしまう前に、Ti(2c)がエ
ッチングされてしまうことはない。エッチング条件は、
加速Arイオンを使用し、Arイオンガス圧は2.0×
10-3Paである。その後、マスク4は除去される。
【0012】なお、エッチングガスは、CF4 等のフル
オロカーボン系、あるいは塩素系でもよい。また、図3
には示していないが、必要な場合には、下部電極2のT
i(2c)を、HCl、BHF等のエッチャントを用い
て除去することもできる。
【0013】なお、下部電極2(2a〜2d)のうち、
Pt(2d)はキャパシタの下側電極となり、他の下層
電極(2c〜2a)はキャパシタの下層配線となる。
【0014】図4に示すように、キャパシタの上部電極
5を、Ti(5a)およびAu(5b)からなる金属層
をリフトオフ法によって順次堆積して形成する。
【0015】なお、下部電極2のPt(2d、2b)
は、Auであってもよい。また、下部電極2のうち、上
層から2番目のTi(2c)は、エッチング液におい
て、誘電体膜3に対し選択比の小さい金属、例えば、C
r等であってもよい。
【0016】
【発明の効果】本発明は、比誘電率の大きな誘電体膜を
誘電体とするMIMキャパシタにおいて、このMIMキ
ャパシタの下部電極の所定の下層配線に、前記誘電体膜
に対してエッチング速度の遅い金属を使用しているの
で、下部電極上に誘電体膜をパターニングしてこれをエ
ッチングするとき、下部電極の下層配線がオーバーエッ
チングされないために、下部電極の下層配線の断線、配
線抵抗あるいは配線抵抗のばらつきを低減させることが
できる。
【図面の簡単な説明】
【図1】 本発明の一実施例(図1乃至図4)に係るキ
ャパソタの製造工程を示すもので、GaAs基板に下部
電極を堆積積層する工程図
【図2】 同じく、誘電体膜およびマスクの形成工程図
【図3】 同じく、下部電極を構成する金属のPtと誘
電体膜とをエッチングし、そしてマスクを除去する工程
【図4】 同じく、上部電極の形成工程図
【符号の説明】
1 GaAs基板 2 下部電極 2a Ti 2b Pt 2c Ti 2d Pt 3 誘電体膜 4 マスク 5 上部電極 5a Ti 5b Au
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 49/02 H01L 27/04 C

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 比誘電率の大きな誘電体膜を誘電体とす
    るキャパシタにおいて、その下部電極の下層配線に、前
    記誘電体膜に対してエッチング速度の遅い金属を使用し
    たことを特徴とするキャパシタ
JP6158821A 1994-07-11 1994-07-11 キャパシタ Pending JPH0831689A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6158821A JPH0831689A (ja) 1994-07-11 1994-07-11 キャパシタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6158821A JPH0831689A (ja) 1994-07-11 1994-07-11 キャパシタ

Publications (1)

Publication Number Publication Date
JPH0831689A true JPH0831689A (ja) 1996-02-02

Family

ID=15680117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6158821A Pending JPH0831689A (ja) 1994-07-11 1994-07-11 キャパシタ

Country Status (1)

Country Link
JP (1) JPH0831689A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010522995A (ja) * 2007-03-29 2010-07-08 レイセオン カンパニー 金属と接触している誘電体層内のクラックを低減する方法及び構造
JP2013500589A (ja) * 2009-07-23 2013-01-07 プロテウス デジタル ヘルス, インコーポレイテッド 固体薄膜コンデンサ
EP2722904A3 (en) * 2012-10-17 2015-11-25 Cree, Inc. Using stress reduction barrier sub-layers in a semiconductor die

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010522995A (ja) * 2007-03-29 2010-07-08 レイセオン カンパニー 金属と接触している誘電体層内のクラックを低減する方法及び構造
KR101470392B1 (ko) * 2007-03-29 2014-12-08 레이티언 캄파니 금속과 접촉하는 유전막에서 크랙을 감소시키는 방법 및 구조
EP2140481B1 (en) * 2007-03-29 2020-02-26 Raytheon Company Method and structure for reducing cracks in a dielectric layer in contact with metal
JP2013500589A (ja) * 2009-07-23 2013-01-07 プロテウス デジタル ヘルス, インコーポレイテッド 固体薄膜コンデンサ
EP2722904A3 (en) * 2012-10-17 2015-11-25 Cree, Inc. Using stress reduction barrier sub-layers in a semiconductor die
US9269662B2 (en) 2012-10-17 2016-02-23 Cree, Inc. Using stress reduction barrier sub-layers in a semiconductor die

Similar Documents

Publication Publication Date Title
US4337115A (en) Method of forming electrodes on the surface of a semiconductor substrate
US4410622A (en) Forming interconnections for multilevel interconnection metallurgy systems
US7511940B2 (en) Formation of metal-insulator-metal capacitor simultaneously with aluminum metal wiring level using a hardmask
KR970024209A (ko) 고유전율 커패시터 및 그 제조방법
WO1996027208A1 (en) Method for forming a structure using redeposition
US5347696A (en) Method for manufacturing a multi-layer capacitor
US6008121A (en) Etching high aspect contact holes in solid state devices
JP3088178B2 (ja) ポリシリコン膜のエッチング方法
US6027860A (en) Method for forming a structure using redeposition of etchable layer
JPH0831689A (ja) キャパシタ
US5767019A (en) Method for forming a fine contact hole in a semiconductor device
US6818499B2 (en) Method for forming an MIM capacitor
JP2000294544A (ja) ドライエッチング方法
JP3337622B2 (ja) 選択的エッチング液及びそのエッチング液を用いた半導体装置の製造方法
KR19990049367A (ko) 반도체장치의 커패시터 제조방법
JP2989956B2 (ja) 半導体装置の製造方法
JP3348564B2 (ja) 誘電体キャパシタの製造方法
JPH0897383A (ja) 半導体装置の製造方法
JPH0621052A (ja) 導電膜の製造方法
KR100859254B1 (ko) 반도체 소자의 커패시터 제조 방법
US20020006697A1 (en) Method for forming a storage electrode on a semiconductor device
JPH0589662A (ja) 半導体装置の製造方法
JPH02134818A (ja) 配線構造体の形成法
KR20000025529A (ko) 마스크 디멘션 변경에 의한 백금 식각 방법
JPH06151352A (ja) 半導体装置の製造方法