JP4828075B2 - 半導体ウェーハレベルチップスケールパッケージのための製造プロセス - Google Patents

半導体ウェーハレベルチップスケールパッケージのための製造プロセス Download PDF

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ホー、ユエーシー
リー、ショーン・ルオ
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トジーア、エディ
ラン、ボスコ
コレック、ジャセック
バラ、アナップ
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Description

【０００１】
（技術分野）
本発明は半導体チップのウェーハレベルパッケージング技術に関し、特に、チップの両面に端子を有する縦型パワーMOSFET若しくはコンデンサー等のデバイス又は構成要素を含むようなアクティブ／パッシブ半導体チップ用パッケージング技術に関する。
【０００２】
（背景技術）
半導体ウェーハの処理が完了した後、できあがった半導体チップ（例えば集積回路（IC）若しくはMOSFETチップなどであってよい）は、それらを外部回路に接続できるような方法で分離され、パッケージされなければならない。多くのパッケージング技術が知られている。その多くは、リードフレーム上へチップを取付けるステップ、ワイヤボンディング若しくは他の方法によってリードフレームへチップパッドを接続するステップ、更にその次の、リードフレームがプラスチックカプセルから突出した状態のままチップとワイヤボンドをプラスチックカプセルに封入するステップを含む。封入はしばしば射出成形によって行われる。次に、リードフレームを１つに保持するタイバーを取除くために、リードフレームが仕上げられ、通常はプリント配線板（PCB）である平面上にパッケージを取付可能にする方法でリードが曲げられる。
【０００３】
個々のチップが通常は別々に処理されるので、これは一般的には高価で、時間のかかるプロセスである。更に、できあがる半導体パッケージはチップそれ自身よりもかなり大きいので、PCB上で不足気味の「有効面積（real estate）」を過度に消費してしまう。更に、ワイヤボンドは壊れやすく、チップパッドとパッケージのリードとの間にかなりの抵抗を生じてしまう。
【０００４】
パッケージされるべきデバイスがチップの両面に端子を有するような「縦型」デバイスであるときは問題が特に難しくなる。例えば、パワーMOSFETは通常、チップの前面にソース端子及びゲート端子を有し、チップの裏面にドレイン端子を有する。同様に、縦型ダイオードはチップの一方の面上に陽極端子を有し、チップのもう一方の面に陰極端子を有する。半導体コンデンサーや抵抗などの受動素子で可能であるように、バイポーラトランジスタ、接合電界効果トランジスタ（JFET）、及び種々の集積回路（IC）も「縦型」構成で製造することができる。
【０００５】
したがって、既存のプロセスよりも単純且つ廉価であり、チップと概ね同じ大きさのパッケージを製造できるプロセスが必要である。前面及び裏面の両側に端子を有する半導体チップに用いることが可能なパッケージ及びプロセスが特に必要である。経済性及び効率化のために、全てのチップを互いに分離する前のウェーハ形状でこのプロセスを実行するのが好ましい。即ち、プロセスが縦型の、ウェーハレベルのチップスケールに適用可能なパッケージングであるのが望ましい。
【０００６】
（発明の開示）
これらの目的は、本発明にしたがった半導体チップパッケージ及びそれを製造する方法によって全て達成される。
【０００７】
本発明にしたがったパワーMOSFETパッケージは縦型パワーMOSFETを備えた半導体チップを有している。このパワーMOSFETはソース領域及びゲート電極を通常チップの前面に有している。ソース接点、ゲート接点、及びドレイン接点がチップの前面付近に配置されている。ソース接点はソース領域に電気的に接続されており、ゲート接点はゲートに電気的に接続されており、更に、ソース接点、ゲート接点、及びドレイン接点は互いに電気的に絶縁されている。1以上の通路が、前面から裏面へと半導体チップを貫通しており、この通路は金属のような導電性材料で満たされている。導電性材料はMOSFETのドレイン領域及びドレイン接点に電気的に接続されている。このドレイン領域はMOSFETの裏面付近に配置されてもよい。
【０００８】
ソース接点及びドレイン接点はそれぞれが、パッド、レイヤー、バンプ、及びその他の導電性材料などを有してもよい。
【０００９】
実施例によっては、通路はチップを貫通するような円形若しくは他の形状のホールの形態をとり、更に別の実施例では、通路は長手軸方向のトレンチの形態をとる。
【００１０】
いくつかの実施例では、裏面支持基板が半導体チップの裏面に取付けられている。この裏面支持基板は導電性であり、導電性材料が電気的に接続される。
【００１１】
本発明にしたがったいくつかの実施例では、通路が半導体チップの中を前面から部分的に延在し、ドレイン領域で終わっている。通路は半導体チップを完全に貫いてはいない。この通路は金属若しくはその他の導電性材料で満たされており、この導電材料はドレイン接点と電気的に接続されている。
【００１２】
本発明の本質は、パワーMOSFETを含むような半導体チップに制限されるものではない。むしろ、本発明の本質は、例えば、縦型ダイオード、縦型バイポーラトランジスタ、及び接合電界効果トランジスタ（JFET）等の、チップの両面に端子を有するような半導体ICデバイスの概ね全てに用いることが可能である。即ち、本発明の別の態様では、半導体パッケージは第1及び第2の主面を備えており、更に任意の種類の縦型半導体デバイスを有している。このデバイスは第1主面付近に第1端子が配置され、第2主面付近に第2端子が配置されている。第1接点が半導体チップの第1主面に配置されており、また、デバイスの第1端子に電気的に接続されている。第2接点も第1主面に配置されている。１以上の通路が少なくとも半導体チップの途中まで延在している。通路は導電性材料で満たされており、また、導電性材料はデバイスの第2端子及び第2接点に電気的に接続されている。通路は半導体チップの途中まで延在してもよいし、半導体チップを完全に貫通してもよい。半導体パッケージは半導体チップの第2主面に取付けられた支持基板を有していてもよい。この支持基板は導電性であってもよいし、且つ／又は導電性接着剤で半導体チップの第2主面に取付けられてもよい。
【００１３】
本発明はパワーMOSFETパッケージをウェーハ形態で製造するプロセスを含んでおり、前記プロセスは：各々が、ソース領域及びゲート電極が配置されている部分に隣接する前面を備え、パワーMOSFETを有するようなチップを複数有する半導体ウェーハを提供するステップと；複数の孔を有するマスクを前記ウェーハの前面に渡って形成するステップと；前記孔を通して前記ウェーハをエッチングし、それにより前記ウェーハを通って延在する複数の通路を形成するステップと；前記通路に金属を被着させるステップと；複数の前記チップを互いに分離させるステップとを有する。プロセスは、例えば、ウェーハの裏面の研削、ラッピングによってウェーハをシンニングするステップ、及び／又はウェーハの裏面に支持基板を取付けるステップを含んでもよい。この支持基板は導電性であってもよい。
【００１４】
このプロセスは、ソース、ゲート、及びドレインパッドの孔の中にはんだバンプを形成するステップと、不活性層を形成することによってこのはんだバンプを絶縁するステップとを含んでよい。
【００１５】
或いは、通路がウェーハの一部分だけを通り延在するようにウェーハをエッチングして、それにより通路中の金属とパワーMOSFETのドレインとの間で電気的接触を生じさせてもよい。
【００１６】
更に別の実施例にしたがって、マスクをウェーハの裏面に渡って形成し、このマスクの孔を通してウェーハの裏面から前面へとウェーハをエッチングしてもよい。
【００１７】
本発明のプロセスは、例えば、縦型ダイオード、縦型バイポーラトランジスタ、及び接合電界効果トランジスタ（JFET）等の、チップの両面に端子を有するような任意の半導体デバイスに対するパッケージの製造に用いられてよい。即ち、本発明の任意の種類の半導体デバイスに対するパッケージを製造するプロセスは：各々が半導体デバイスを有するようなチップを複数有する、第1及び第2種面を備えた半導体ウェーハを提供するステップと；第1端子が第1主面付近に配置され、第2端子が第2主面付近に配置された前記半導体デバイスと；各チップ付近に少なくとも1つは存在するような孔を有するマスクをウェーハの第1主面に渡って形成するステップと；ウェーハを完全に貫通して延在する複数の通路を形成するために、マスクの孔を通して第1主面から第2主面へウェーハをエッチングするステップと；マスクを除去するステップと；通路の中に導電性材料を被着させるステップと；複数のチップを互いに分離するステップとを有する。
【００１８】
（発明を実施するための最良の形態）
図１及び図２は、従来の縦型MOSFETの断面図を示している。図１は、N+ソース領域がチップの前面のトレンチに隣接して配置されているようなトレンチMOSFETを示している。デバイスが導電状態となるときチャネルが形成されるトレンチの側面に沿って、P-ボディ領域がN+ソース領域に隣接している。前面の金属層がN+ソース領域に接触するとともに、P+ボディ接触領域を介してP-ボディ領域に接触している。N+基板及びN-ドリフト領域がMOSFETのドレイン領域を形成しており、これは通常金属層とチップの裏面で接触する。ゲートがトレンチ中に形成されており、トレンチの側面付近のチャネルを通る電流の流れを調節する。図２は、縦型プレーナー二重拡散型DMOSFETを示している。構造は概ね類似しているが、ゲートがトレンチにある代わりにチップの表面に配置されており、Pボディ領域の表面のすぐ下のチャネルにおける横方向の電流の流れを制御する。この場合も、ドレインがチップの裏面に配置されている。どちらのデバイスでもドレイン端子はチップの裏面に配置されており、全ての端子がチップの前面に設けられるパッケージにおいてアクセスが困難であることに留意するのは重要である。（注：「ソース（source）」及び「ドレイン(drain)」の区別はある程度任意である。本明細書中では、用語「ソース」はチップの前面付近の端子領域を示し、用語「ドレイン」はチップの裏面付近の端子領域を示す。）
本発明によるパワーMOSFETパッケージの実施例が図３Ａ乃至図３Cに概念的に示されている。図３Ａに示されているように、パッケージ１０は、シリコン中へのドーパントの注入及び拡散の公知のプロセスによってパワーMOSFET（図示せず）が中に形成されるようなシリコンチップ１１を含んでいる。パワーMOSFETはしばしば、シリコン基板に渡ってエピタキシャル層を含んでおり、デバイスのアクティブな領域はこのエピタキシャル層中に形成されている。裏面支持基板１４がチップ１１の裏面に、導電性のあるエポキシ若しくは金属箔であり得るような導電性接着剤の層を用いて取付けられる。チップ１１内のパワーMOSFETが縦型デバイスであるので、端子（例えばソース端子及びゲート端子）のいくつかはチップ１１の前面付近に配置され、別の端子（例えばドレイン）はチップ１１の裏面付近に配置され、接着剤層１３に電気的に接続される。ソース金属層１２、ソースパッド１５、及びソースはんだバンプ１６を含むソース接点はソース端子に電気的に接続される。通路１７はチップ１１を完全に貫通して延在し、接着剤層１３と電気的な接触をするような金属で満たされている。ドレインパッド１８及びドレインはんだバンプ１９を含むドレイン接点は通路１７の中の金属と電気的に接続されている。
【００１９】
したがって、はんだバンプ１９を介してのパワーMOSFETのドレインへの電気的接触及びはんだバンプ１６を介してのソースへの電気的接触をさせながら、パッケージ１０をプリント配線板（PCB）若しくはその他の構造体に取付けることができる。
【００２０】
図３Bは、パッケージ１０の底面図を示しており、図３ＡとなっているセクションI−Iが示されている。パッケージ１０の両側に沿ってのドレインはんだバンプ１９の配置とチップ１１の中央領域中へのソースはんだバンプ１６の配置が示されている。更に、チップ１１の角に、パッケージ１０内のゲート金属層と電気的な接触をするようなゲートはんだバンプ２０も示されている。パッケージ１０内でのソース及びゲートの金属層の構成及び配置は当技術分野で公知であり、本発明は一部分を形成しているわけではない。図３Cは、ドレインはんだバンプ１９の列に沿うような、図３B中に示されたセクションIII−IIIでのパッケージ１０の断面図である。
【００２１】
図４乃至図６は、本発明によるいくつかの付加的な実施例を図示している。図４に示されているパッケージ４０は裏面支持基板１４が取除かれており、それゆえにチップ４１は通常、チップ１１より多少厚くなっているが、それ以外はパッケージ４０は図１で示されたパッケージ１０と類似している。通路４１が、チップ４１を貫通し、チップ４１の裏面の導電性材料の層４３へと延在している。
【００２２】
図５に示されているパッケージ４０はパッケージ１０と類似しているが、はんだボール１６及び１９が取除かれている。パッケージ５０は、ソースパッド１５及びドレインパッド１８と直接接触させることによってPCB若しくは他の構造体上に取付けられる。
【００２３】
図６に示されているパッケージ６０もパッケージ１０と類似しているが、通路６２がチップを完全に貫通して延在する代わりに、チップの中で終わっている。ホール若しくはトレンチの形態であってもよい通路６２は、チップの裏面付近の、チップ１１内のパワーMOSFETのドープされた領域で終わっている。例えば、N-チャネルMOSFETについての通路６２は、チップ１１の裏面付近のドレイン端末を形成するようなN+領域で終わっている。
【００２４】
図７Ａ〜７Ｃ乃至図５８Ａ〜５８Ｃは、本発明にしたがった、パワーMOSFET用パッケージの製造に用いられてよい幾つかのプロセスを図示している。各図面で、「Ａ」と表示されている図はチップの平面図であり、「Ｂ」及び「Ｃ」と表示されている図は「Ａ」と表示されている図によって指定されているセクションでの断面図である。
【００２５】
図７Ａ〜７Ｃ乃至図２０Ａ〜２０Ｃは、チップの前面から裏面への通路の形成ステップを含むようなプロセスの筋道を図示している。パワーMOSFET及び金属接触パッドが形成された後のチップ７０の初期形状が図７Ａ〜７Ｃに示されている。図７Ａの平面図で示されているように、チップ７０の上面は不活性層７６によって互いに絶縁されているゲート接触パッド７２とソース接触パッド７４とを含む。ゲット及びソースの接触パッド７２及び７４は通常アルミニウム製であるが、銅等の別の金属若しくは非金属導電性材料で作製されてもよい。パワーMOSFET（記号で示している）が半導体基板７７に、通常はシリコンで形成される。VIIB‐VIIB及びVIIC−VIICセクションでの断面図がそれぞれ図７B及び図７Cに示されている。
【００２６】
後の工程でチップ７０から支持基板７８を取外せるようにするワックス若しくは何らかの他の材料を用いて、基板７８がチップ７０の前面に取外し可能に取付けられる（図８Ａ〜８Ｃ）。
【００２７】
基板７７は、その裏面を研削することによりシンニングされる。或いは、ウェットエッチング及び真空プラズマエッチング（vaccum plasma etching）等の他のシンニング技術を用いて基板７７をシンニングしてもよい。可能な別な方法としては、カリフォルニア州サニーベールのTru-Si Technologies,Inc社から入手できる常圧ダウンストリームプラズマ（ADP）エッチングシステム（atmospheric downstream plasma (ADP) plasma etchnig system）がある。この方法を用いると、基板７７を例えばたった2milもの厚さにシンニングすることができる（図９Ａ〜９Ｃ）。
【００２８】
基板７７の裏面にTa／Cuのバリヤー層８２がスパッタリングされる。層８２は例えば0.5〜1.0μmもの厚さとなり得る。或いは、Ta／Cu以外の導電性材料が用いられてもよく、また、層を形成するのにスパッタリング以外のプロセスが用いられてもよい（図１０Ａ〜１０Ｃ）。
【００２９】
Ta／Cuのバリヤー層８８が裏面基板８４上にスパッタリングされ、更にこの裏面基板８４は、はんだ層８６若しくはエポキシ等の他の導電性材料を用いてシリコン基板７７の裏面に取付けられる（図１１Ａ〜１１Ｃ）。
【００３０】
ワックス層８０が加熱され、支持基板７８がシリコン基盤７７の前面から取外される（図１２Ａ〜１２Ｃ）。
【００３１】
フォトレジスト層９２がシリコン基板７７の前面に被着される。フォトレジスト層は孔９４を形成するべくパターニング及びエッチングされる。エッチングは例えばウェットエッチングのような従来のエッチングであってよい。孔９４は円形であわが、任意の形状であってよい。シリコン基板７７は通路９６を形成するべく孔を通してエッチングされ、それによりバリヤー層８２が露出する。シリコンは斜面に沿ってエッチングされるので、示されているように通路９６は円錐状形となる。この場合も、孔９４に応じて通路９６は任意の形状であってよい。本明細書で用いられているように、用語「via」は、半導体基板を完全に若しくは部分的に通って延在するような全ての任意の形状の空洞を示している（図１３Ａ〜１３Ｃ）。
【００３２】
フォトレジスト層９２が除去され、それによりバリヤー層８２の面へと延在する通路９６が露出する（図１４Ａ〜１４Ｃ）。
【００３３】
チップ７０の全面にTa／Cuの層９８がスパッタリングされる。Ta／Cu層９８は例えば0.5〜1.0μmの厚さであってよい（図１５Ａ〜１５Ｃ）。
【００３４】
フォトレジスト層１００が被着及びパターニングされ、それによりTa／Cu層９８の部分がいくらか露出したまま残される。Ta／Cu層９８のこの露出部分に銅層１０２がめっきされる。銅層１０２は、ゲート及びソース金属や、通路９６が配置されている領域を概ね覆う（図１６Ａ〜１６Ｃ）。
【００３５】
フォトレジスト層１００が除去され、それにより所定位置の銅層１０２が残った状態となり、シリコン基板７７及び不活性層７６部分が露出する（図１７Ａ〜１７Ｃ）。
【００３６】
スクリーン印刷法によって、銅層１０２の部分を孔として露出したまま不活性層１０４がチップ７０の面上に渡ってパターハングされる。１０２Ｇと表示された部分がゲート接触パッド７２に電気的に接続され、１０２Ｓと表示された部分がソース接触パッド７４に電気的に接続され、更に、１０２Ｄと表示された部分がはんだ層８６、裏面基板８４、及びパワーMOSFETのドレイン端子に電気的に接続される（図１８Ａ〜１８Ｃ）。
【００３７】
所望により、裏面基板８４の面をレーザーマーキングすることによってウェーハ中のチップ７０及びその他のチップが、製品名若しくは会社名でラベル付けされてもよい。
【００３８】
はんだバンプ１０６が、銅層１０２の露出部分１０２Ｇ、１０２Ｓ、及び１０２Ｄ上に形成される。バンプ１０６Ｇ及び１０６Ｓがそれぞれゲート金属及びソース金属に電気的に接続される。バンプ１０６Ｄがはんだ層８６及び裏面基板８４に電気的に接続される（図１９Ａ〜１９Ｃ）。
【００３９】
チップ７０が、１０８と示されているところでの切断（sawing）によりウェーハ中の他のチップから分離される。その結果できるのがフリップチップ取付け技術を用いてPCB若しくは他の構造体に取付け得るようなパワーMOSFETパッケージである（図２０Ａ〜２０Ｃ）。
【００４０】
図２１Ａ〜２１Ｃ乃至図３４Ａ〜３４Ｃは、チップの裏面から前面への通路の形成ステップを含むようなプロセスの道筋を図示している。このプロセスは、図７Ａ〜７Ｃに示されているチップ７０と同一であるような、図２１Ａ〜２１Ｃに示されているチップ１５０で開始される。
【００４１】
後の工程でチップ７０から支持基板７８を取外せるようにするワックス若しくは何らかの他の材料を用いて、支持基板７８がチップ７０の前面に取外し可能に取付けられる（図２２Ａ〜２２Ｃ）。
【００４２】
シリコン基板７７は、その裏面を研削することによりシンニングされる。或いは、ウェットエッチング及び真空プラズマエッチング（vaccum plasma etching）等の他のシンハング技術を用いて基板７７をシンニングしてもよい。可能な別な方法としては、カリフォルニア州サニーベールのTru-Si Technologies,Inc社から入手できる常圧ダウンストリームプラズマ（ADP）エッチングシステム（atmospheric downstream plasma (ADP) plasma etchnig system）がある。この方法を用いると、基板７７を例えばたった2milもの厚さにシンニングすることができる（図２３Ａ〜２３Ｃ）。
【００４３】
フォトレジスト層１５２がシンニングされた基板７７の裏面に被着される。フォトレジスト層は孔１５４を形成するべくパターニング及びエッチングされる。基板７７は通路１５６を形成するべく、エッチングストップとして作用させるワックス層８０を用いて孔１５４を通してエッチングされる。シリコンは斜面に沿ってエッチングされるので、示されているように通路１５６は円錐状形となる。孔１５４に応じて通路１５６は任意の形状であってよい。（図２４Ａ〜２４Ｃ）。
【００４４】
フォトレジスト層１５２が除去され、それにより通路１５６は露出されたまま残される（図２５Ａ〜２５Ｃ）。
【００４５】
通路１５６中に拡張されて通路１５６の底部でワックス層を覆うように、チップ７０の裏面にTa／Cuの層１５８がスパッタリングされる。Ta／Cu層１５８は例えば0.5〜1.0μmの厚さであってよい（図２６Ａ〜２６Ｃ）。
【００４６】
裏面基板１６０上にTa／Cuの層１５８がスパッタリングされ、更にこの裏面基板１６０は、はんだ層１６２若しくはエポキシ等の他の導電性材料を用いてシリコン基板７７の裏面に取付けられる。はんだ層１６２は通路１５６を満たす（図２７Ａ〜２７Ｃ）。
【００４７】
ワックス層８０が加熱され、支持基板７８がシリコン基盤７７の前面から取外される（図２８Ａ〜２８Ｃ）。
【００４８】
チップ７０の全面にTa／Cuの層１６６がスパッタリングされる。Ta／Cu層１６６は例えば0.5〜1.0μmの厚さであってよい（図２９Ａ〜２９Ｃ）。
【００４９】
フォトレジスト層１６８が被着及びパターニングされ、それによりTa／Cu層１６６の部分がいくらか露出したまま残される。Ta／Cu層１６６のこの露出部分に銅層１７０がめっきされる。銅層１７０は、ゲート及びソース金属や、通路１５６が配置されている領域を概ね覆う（図３０Ａ〜３０Ｃ）。
【００５０】
フォトレジスト層１６８が除去され、それにより所定位置の銅層１７０が残った状態となり、シリコン基板７７及び不活性層７６の部分が露出する（図３１Ａ〜３１Ｃ）。
【００５１】
スクリーン印刷法によって、銅層１７０の部分を孔として露出したまま不活性層１７２がチップ７０の面上に渡ってパターニングされる。１７０Ｇと表示された部分がゲート接触パッド７２に電気的に接続され、１７０Ｓと表示された部分がソース接触パッド７４に電気的に接続され、更に、１７０Ｄと表示された部分がはんだ層１６２、裏面基板８４、及びパワーMOSFETのドレイン端子に電気的に接続される（図３２Ａ〜３２Ｃ）。
【００５２】
所望により、裏面基板８４の面をレーザーマーキングすることによってウェーハ中のチップ１５０及びその他のチップが、製品名若しくは会社名でラベル付けされてもよい。
【００５３】
はんだバンプ１７４が、銅層１７０の露出部分１７０Ｇ、１７０Ｓ、及び１７０Ｄ上に形成される。バンプ１７４Ｇ及び１７４Ｓがそれぞれゲート金属及びソース金属に電気的に接続される。バンプ１７４Ｄがはんだ層１６２及び裏面基板８４に電気的に接続される（図３３Ａ〜３３Ｃ）。
【００５４】
チップ１５０が、１０８と示されているところでの切断（sawing）によりウェーハ中の他のチップから分離される。その結果できるのがフリップチップ取付け技術を用いてPCB若しくは他の構造体に取付け得るようなパワーMOSFETパッケージである（図３４Ａ〜３４Ｃ）。
【００５５】
図４、図５、及び図６で示されているような別の実施例では、通路はドレイン領域中に延在するが、チップを完全に貫通してはいない。この構造のパッケージを製造するための2つの方法が以下に説明されている。これらの方法は両方ともできあがったパッケージが、ドレイン領域中に延在するようなトレンチの形状をした通路を含んでいる。
【００５６】
第1方法が図３５Ａ〜３５C乃至図４６Ａ〜４６Ｃに説明されている。パワーMOSFET及び金属接触パッドが形成された後のチップ１８０の初期形状が図３５Ａ〜３５Ｃに示されている。図３５Ａの平面図で示されているように、チップ１８０の上面はゲート接触パッド１８２、ソース接触パッド１８４、及び不活性層１８６を含む。パワーMOSFET（記号で示している）が半導体基板１８７に形成される。一連のストライプ１８５がソース接触パッド１８４に形成され、各ストライプ１８５は不活性層１８６の境界領域により囲まれた基板１８７の中央領域を含んでいる。ストライプ１８５は、チップ１８０の面の残りをパターニングするのに用いるのと同じフォトリソグラフィー技術により形成される。基板１８７の露出領域を形成するのにストライプ１８５の代わりに他の幾何学的形状を用いてもよい。
【００５７】
フォトレジスト層１９２（例えば5μmの厚さ）がチップ１８０の前面に被着される。フォトレジスト層１９２は、基板１８７の領域上にストライプ１８５の範囲で位置するような孔を形成するべくパターニング及びエッチングされる。シリコン基板１８７は、該基板１８７中にトレンチ１９６を形成するべくフォトレジスト層１９２の孔を通してエッチングされる。トレンチ１９６は5μmの深さであってよい。この場合も、フォトレジスト層の孔１９２の形状に応じて円形の孔若しくは他の形状の空洞が基板１８７の中を延在するように形成されてよい。上述したように本明細書で用語「via」はトレンチ、孔、又は半導体基板を完全に若しくは部分的に通って延在するような全ての任意の形状の空洞を示している（図３６Ａ〜３６Ｃ）。
【００５８】
フォトレジスト層１９２が除去され、トレンチ１９６の内面も含めてチップ１８０の全面にTa／Cuの層１９８がスパッタリングされる。Ta／Cu層１９８は例えば0.5〜1.0μmの厚さであってよい（図３７Ａ〜３７Ｃ）。
【００５９】
フォトレジスト層２００が被着及びパターニングされ、それによりTa／Cu層１９８の部分がいくらか露出したまま残される。Ta／Cu層１９８のこの露出部分に銅層２０２がめっきされる。銅層２０２は、ゲート及びソース金属を概ね覆い、トレンチ１９６を満たす（図３８Ａ〜３８Ｃ）。
【００６０】
フォトレジスト層２００が除去され、それにより所定位置の銅層２０２が残った状態となり、Ta／Cu層１８９、シリコン基板１８７及び不活性層１８６の部分が露出する。次にTa／Cu層の露出部分１９８がエッチングされる。銅層２０２はゲート接触パッド１８２及びソース接触パッド１８４上の所定位置に残り、更に、銅層２０２のトレンチ内の部分も所定位置に残ったままとなる（図３９Ａ〜３９Ｃ）。
【００６１】
不活性層２０４がチップ１８０の面上に渡って被着され、銅層２０２の部分を露出させるように不活性層２０４に孔がエッチングされる。２０２Ｇと表示された部分がゲート接触パッド１８２に電気的に接続され、２０２Ｓと表示された部分がソース接触パッド１８４に電気的に接続され、更に、２０２Ｄ部分がトレンチ内に残って基板１８７のドレイン領域内に延在している（図４０Ａ〜４０Ｃ）。
【００６２】
チップ１８０の全面にTa／Cuの層２０５（例えば0.5〜1.0μmの厚さ）がスパッタリングされる。（図４１Ａ〜４１Ｃ）。
【００６３】
Ta／Cu層２０５上にフォトレジスト層２０６が被着され、孔２０８を形成するべくフォトリソグラフィーでパターニングされる。孔２０８を通して露出しているTa／Cu層２０５部分に銅層２１０がめっきされる。セクション２１０Ｇがゲート接触パッド１８２に電気的に接続され、２１０Ｓと表示された部分がソース接触パッド１８４に電気的に接続され、更に、２１０Ｄ部分がトレンチ１９６の中の銅層２０２の部分を介して基板１８７のドレイン領域と電気的に接続される（図４２Ａ〜４２Ｃ）。
【００６４】
フォトレジスト層２０６が取除かれ、Ta／Cu層２０５がエッチングされ、不活性層２０４の上面が露出したまま残される（図４３Ａ〜４３Ｃ）。
【００６５】
エポキシ層２１２が不活性層２０４上に被着され、リフローされる。これはTa／Cu層２０５の２１０G、２１０S、及び２１０D部分を露出されたまま残すためのスクリーン印刷法によって実行され得る。
【００６６】
所望により、基板１８７の裏面をレーザーマーキングすることによってウェーハ中のチップ１８０及びその他のチップが、製品名若しくは会社名でラベル付けされてもよい。
【００６７】
はんだバンプ２１４が、銅層２１０の露出部分２１０Ｇ、２１０Ｓ、及び２１０Ｄ上に形成される。バンプ２１４Ｇ及び２１４Ｓがそれぞれゲート金属及びソース金属に電気的に接続される。バンプ２１４Ｄが基板１８７のドレイン領域に電気的に接続される（図４５Ａ〜４５Ｃ）。
【００６８】
チップ１８０が、２１６と示されているところでの切断（sawing）によりウェーハ中の他のチップから分離される。その結果できるのがフリップチップ取付け技術を用いてPCB若しくは他の構造体に取付け得るようなパワーMOSFETパッケージである（図４６Ａ〜４６Ｃ）。
【００６９】
基板の途中までしか延在していない通路を備えたパッケージ製造の第2方法が図４７Ａ〜４７C乃至図５８Ａ〜５８Ｃに説明されている。パワーMOSFET及び金属接触パッドが形成された後のチップ２２０の初期形状が図４７Ａ〜４７Ｃに示されている。図４７Ａの平面図で示されているように、チップ２２０の上面はゲート接触パッド２２２、ソース接触パッド２２４、及び不活性層２２６を含む。パワーMOSFET（記号で示している）が半導体基板２２７に形成される。一連のストライプ２２５がソース接触パッド２２４に形成され、各ストライプ２２５は不活性層２２６の領域により縁付けられた基板２２７の中央領域を含んでいる。ストライプ２２５は、チップ２２０の面の残りをパターニングするのに用いるのと同じフォトリソグラフィー技術により形成される。基板２２７の露出領域を形成するのにストライプ２２５の代わりに他の幾何学的形状を用いてもよい。
【００７０】
フォトレジスト層２３２（例えば5μmの厚さ）がチップ２２０の前面に被着される。フォトレジスト層２３２は、基板２２７の領域上に位置する孔を形成するべくパターニング及びエッチングされる（図４７Ａ〜４７Ｃ）。
【００７１】
基板２２７中にトレンチ２３６を形成するべくフォトレジスト層１９２中の孔を通してシリコン基板２２７がエッチングされる。トレンチ２３６は5μmの深さであってよい。この場合も、フォトレジスト層２３２の孔の形状に応じて円形の孔若しくは他の形状の空洞が基板２２７の中を延在するように形成されてよい。上述したように本明細書で用語「via」はトレンチ、孔、又は半導体基板を完全に若しくは部分的に通って延在するような全ての任意の形状の空洞を示しているフォトレジスト層２３２は除去され、それによりチップ２２０の面が露出する（図４９Ａ〜４９Ｃ）。
【００７２】
トレンチ２３６の内面を含め、チップ２２０の全面にTa／Cuの層２３８がスパッタリングされる。Ta／Cu層２３８は例えば0.5〜1.0μmの厚さであってよい（図５０Ａ〜５０Ｃ）。
【００７３】
フォトレジスト層２４０が被着及びパターニングされ、それによりTa／Cu層２３８の部分がいくらか露出したまま残される。Ta／Cu層２３８のこの露出部分に銅層２４２がめっきされる。銅層２４２は、ゲート及びソース金属を概ね覆い、トレンチ２３６を満たす（図５１Ａ〜５１Ｃ）。
【００７４】
フォトレジスト層２４０が除去され、それにより所定位置の銅層２４２が残った状態となり、Ta／Cu層２３８の部分が露出する。次にTa／Cu層２３８の露出部分１９８がエッチングされ、それによりシリコン基板２７７及び不活性層２２６の部分が露出する。銅層２４２はゲート接触パッド２２２及びソース接触パッド２４４上の所定位置に残り、更に、銅層２４２のトレンチ内の部分も所定位置に残ったままとなる（図５２Ａ〜５２Ｃ）。
【００７５】
銅層２４２の露出部分が露出されたままで、厚みのある不活性層２４４がスクリーン印刷法によってチップ２２０の面上にパターニングされる。２４２Ｇと表示された部分がゲート接触パッド２２２に電気的に接続され、２４２Ｓと表示された部分がソース接触パッド２２４に電気的に接続され、更に、２４２Ｄ部分がMOSFETのドレイン領域に電気的に接続される。孔２４１は円形状で示されているが、他の形状を用いてもよい（図５３Ａ〜５３Ｃ）。
【００７６】
基板２７７は、その裏面を研削することによりシンニングされる。或いは、ウェットエッチング及び真空プラズマエッチング（vaccum plasma etching）等の他のシンニング技術を用いて基板２２７をシンニングしてもよい。可能な別な方法としては、カリフォルニア州サニーベールのTru-Si Technologies,Inc社から入手できる常圧ダウンストリームプラズマ（ADP）エッチングシステム（atmospheric downstream plasma (ADP) plasma etchnig system）がある。この方法を用いると、基板２２７を例えばたった10milもの厚さにシンニングすることができる（図５４Ａ〜５４Ｃ）。
【００７７】
シンニングされた基板２２７の裏面に、例えばはんだ若しくはエポキシの接着剤層２４６を用いてヒートシンク２４４が結合される。ヒートシンク２４４は例えば厚さ10milの銅のシートであってよい（図５５Ａ〜５５Ｃ）。
【００７８】
所望により、基板２２７の裏面をレーザーマーキングすることによってウェーハ中のチップ２２０及びその他のチップが、製品名若しくは会社名でラベル付けされてもよい。
【００７９】
はんだバンプ２４８が、銅層２４２の露出部分２４２Ｇ、２４２Ｓ、及び２４２Ｄ上に形成される。バンプ２４８Ｇ及び２４８Ｓがそれぞれゲート金属及びソース金属に電気的に接続される。バンプ２４８Ｄが基板２２７のドレイン領域に電気的に接続される（図５６Ａ〜５６Ｃ）。
【００８０】
基板２２７が２５０と示されたところで切断され、それによりウェーハの他のチップの基板の部分から分離される。ヒートシンク２４４はそのまま残される（図５７Ａ〜５７Ｃ）。
【００８１】
所望により不活性層２４６がヒートシンク２４４上に形成され、２５２と示されているところでのヒートシンク２４４を通るような切断（sawing）によりチップ２２０がウェーハ中の他のチップから分離される。その結果できるのがフリップチップ取付け技術を用いてPCB若しくは他の構造体に取付け得るようなパワーMOSFETパッケージである（図５８Ａ〜５８Ｃ）。
【００８２】
本発明の主要な本質は、半導体チップ中に形成され且つ該チップの両面付近に電気的端子を有するような任意の種類のデバイスに対してのパッケージを提供するために用い得る。半導体材料を備えたデバイスの正確な構造は重要ではない。上述したように、縦型パワーMOSFETはトレンチゲート型若しくはプレーナー型で製造されてよい。更に、本発明は半導体チップ中に形成されたダイオード、コンデンサー、及び抵抗器等の受動素子に適用することも可能である。
【００８３】
図５９Ａ及び図５９Ｂは本発明にしたがったダイオードパッケージを図示しており、チップ前面のドープされた領域に陽極が設けられており、また、チップの裏面の逆導電型のドープされた領域に陰極が設けられている。図５９Ａでは、陽極領域を前面の陽極端子へと接続させるような通路がチップを貫通し、裏面に取付けられた金属プレートへと延在している。図５９Ｂでは、通路はチップの途中の陽極領域の中までしか延在していない。
【００８４】
図６０Ａ及び図６０Ｂは、本発明にしたがったコンデンサーパッケージを図示しており、非導電性不活性層によって高濃度ドープシリコン領域と隔てられた金属プレートにゲート接点が取付けられている。通路が高濃度ドープ領域と、チップ前面上のバック接点とを接続している。図６０Ａでは、通路はチップを完全に貫通し、チップ裏面に取付けられた金属へと延在しており；図６０Ｂでは、通路は高濃度ドープ領域中へと延在するがチップを完全に貫通はしない。
【００８５】
本発明の特定の実施例を説明してきたが、本発明の主要な本質にしたがって多数の代替実施例をつくることが可能であることは当業者には明らかであろう。例えば、上記の実施例ではNチャネルMOSFETに関してのものだが、本発明はPチャネルMOSFETにも適用可能である。通路及びその他の中の導電性材料は金属として説明されたが、実施例によってはポリシリコン等の別の種類の導電性材料が用いられてもよい。これら及びその他の変更は本発明の範疇内に含まれる。
【図面の簡単な説明】
【図１】 図１は、従来の縦型トレンチMOSFETの断面図である。
【図２】 図２は、従来の縦型プレーナーDMOSFETの断面図である。
【図３Ａ】 図３Ａは、本発明にしたがった、半導体パッケージの第1実施例の概略的概念的断面図である
【図３Ｂ】 図３Ｂは、図３Ａに示されたパッケージの底面図である。
【図３Ｃ】 図３Ｃは、図３Ａに示されたパッケージの別の断面図である。
【図４】 図４は、裏面支持基板なしのある実施例の断面図である。
【図５】 図５は、裏面支持基板を備えたある実施例の断面図である。
【図６】 図６は、半導体基板の途中までしか通路が延在していないある実施例の断面図である。
【図７Ａ】 図７Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図７Ｂ】 図７Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図７Ｃ】 図７Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図８Ａ】 図８Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図８Ｂ】 図８Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図８Ｃ】 図８Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図９Ａ】 図９Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図９Ｂ】 図９Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図９Ｃ】 図９Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１０Ａ】 図１０Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１０Ｂ】 図１０Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１０Ｃ】 図１０Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１１Ａ】 図１１Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１１Ｂ】 図１１Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１１Ｃ】 図１１Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１２Ａ】 図１２Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１２Ｂ】 図１２Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１２Ｃ】 図１２Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１３Ａ】 図１３Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１３Ｂ】 図１３Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１３Ｃ】 図１３Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１４Ａ】 図１４Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１４Ｂ】 図１４Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１４Ｃ】 図１４Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１５Ａ】 図１５Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１５Ｂ】 図１５Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１５Ｃ】 図１５Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１６Ａ】 図１６Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１６Ｂ】 図１６Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１６Ｃ】 図１６Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１７Ａ】 図１７Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１７Ｂ】 図１７Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１７Ｃ】 図１７Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１８Ａ】 図１８Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１８Ｂ】 図１８Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１８Ｃ】 図１８Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１９Ａ】 図１９Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１９Ｂ】 図１９Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図１９Ｃ】 図１９Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２０Ａ】 図２０Ａは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２０Ｂ】 図２０Ｂは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２０Ｃ】 図２０Ｃは、通路がチップの前面から裏面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２１Ａ】 図２１Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２１Ｂ】 図２１Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２１Ｃ】 図２１Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２２Ａ】 図２２Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２２Ｂ】 図２２Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２２Ｃ】 図２２Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２３Ａ】 図２３Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２３Ｂ】 図２３Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２３Ｃ】 図２３Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２４Ａ】 図２４Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２４Ｂ】 図２４Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２４Ｃ】 図２４Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２５Ａ】 図２５Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２５Ｂ】 図２５Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２５Ｃ】 図２５Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２６Ａ】 図２６Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２６Ｂ】 図２６Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２６Ｃ】 図２６Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２７Ａ】 図２７Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２７Ｂ】 図２７Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２７Ｃ】 図２７Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２８Ａ】 図２８Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２８Ｂ】 図２８Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２８Ｃ】 図２８Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２９Ａ】 図２９Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２９Ｂ】 図２９Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図２９Ｃ】 図２９Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３０Ａ】 図３０Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３０Ｂ】 図３０Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３０Ｃ】 図３０Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３１Ａ】 図３１Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３１Ｂ】 図３１Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３１Ｃ】 図３１Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３２Ａ】 図３２Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３２Ｂ】 図３２Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３２Ｃ】 図３２Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３３Ａ】 図３３Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３３Ｂ】 図３３Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３３Ｃ】 図３３Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３４Ａ】 図３４Ａは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３４Ｂ】 図３４Ｂは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３４Ｃ】 図３４Ｃは、通路がチップの裏面から前面へと形成されるようなパッケージの製造プロセスのステップを図示している。
【図３５Ａ】 図３５Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３５Ｂ】 図３５Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３５Ｃ】 図３５Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３６Ａ】 図３６Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３６Ｂ】 図３６Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３６Ｃ】 図３６Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３７Ａ】 図３７Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３７Ｂ】 図３７Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３７Ｃ】 図３７Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３８Ａ】 図３８Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３８Ｂ】 図３８Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３８Ｃ】 図３８Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３９Ａ】 図３９Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３９Ｂ】 図３９Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図３９Ｃ】 図３９Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４０Ａ】 図４０Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４０Ｂ】 図４０Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４０Ｃ】 図４０Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４１Ａ】 図４１Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４１Ｂ】 図４１Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４１Ｃ】 図４１Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４２Ａ】 図４２Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４２Ｂ】 図４２Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４２Ｃ】 図４２Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４３Ａ】 図４３Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４３Ｂ】 図４３Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４３Ｃ】 図４３Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４４Ａ】 図４４Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４４Ｂ】 図４４Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４４Ｃ】 図４４Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４５Ａ】 図４５Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４５Ｂ】 図４５Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４５Ｃ】 図４５Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４６Ａ】 図４６Ａは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４６Ｂ】 図４６Ｂは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４６Ｃ】 図４６Ｃは、通路をチップの途中まで形成するようなパッケージの製造プロセスのステップを図示している。
【図４７Ａ】 図４７Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図４７Ｂ】 図４７Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図４７Ｃ】 図４７Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図４８Ａ】 図４８Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図４８Ｂ】 図４８Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図４８Ｃ】 図４８Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図４９Ａ】 図４９Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図４９Ｂ】 図４９Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図４９Ｃ】 図４９Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５０Ａ】 図５０Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５０Ｂ】 図５０Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５０Ｃ】 図５０Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５１Ａ】 図５１Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５１Ｂ】 図５１Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５１Ｃ】 図５１Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５２Ａ】 図５２Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５２Ｂ】 図５２Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５２Ｃ】 図５２Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５３Ａ】 図５３Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５３Ｂ】 図５３Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５３Ｃ】 図５３Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５４Ａ】 図５４Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５４Ｂ】 図５４Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５４Ｃ】 図５４Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５５Ａ】 図５５Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５５Ｂ】 図５５Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５５Ｃ】 図５５Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５６Ａ】 図５６Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５６Ｂ】 図５６Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５６Ｃ】 図５６Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５７Ａ】 図５７Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５７Ｂ】 図５７Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５７Ｃ】 図５７Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５８Ａ】 図５８Ａは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５８Ｂ】 図５８Ｂは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５８Ｃ】 図５８Ｃは、通路をチップの途中まで形成するようなパッケージ製造の別のプロセスのステップを図示している。
【図５９Ａ】 図５９Ａは、本発明にしたがった、ダイオードのパッケージの断面図である。
【図５９Ｂ】 図５９Ｂは、本発明にしたがった、ダイオードのパッケージの断面図である。
【図６０Ａ】 図６０Ａは、本発明にしたがった、コンデンサーのパッケージの断面図である。
【図６０Ｂ】 図６０Ｂは、本発明にしたがった、コンデンサーのパッケージの断面図である。

Claims (15)

  1. 半導体デバイス用パッケージの製造プロセスであって、
    半導体ウェーハを提供するステップであって、該半導体ウェーハは、各々が前記半導体デバイスを含むようなチップを複数有し且つ該半導体ウェーハの互いに反対の面である第１主面及び第２主面を備え、前記半導体デバイスのそれぞれが前記第１主面に配置された少なくとも１つの第１端子及び前記第２主面に配置された少なくとも１つの第２端子を有する、半導体ウェーハ提供ステップと、
    前記第１主面に第１支持基板を着脱自在に取付けるステップと、
    前記半導体ウェーハを前記第２主面からシンニングするステップと、
    前記第２主面に前記第２支持基板を取付けるステップと、
    前記第１支持基板を除去するステップと、
    前記半導体ウェーハの前記第１主面の上に、前記チップの各々の上に少なくとも１つの孔が配置されるように複数の孔を備えたマスクを形成する形成ステップと、
    前記半導体ウェーハを通って前記第１主面から前記第２主面へ延在する通路を複数形成するべく前記マスク中の前記孔を通して前記ウェーハをエッチングするエッチングステップと、
    前記マスクを除去する除去ステップと、
    前記通路の中へ導電性材料を被着させる被着ステップと、
    前記第１主面上に第１接点及び第２接点を形成し、前記第１主面上の前記第１接点が前記第１端子に電気的に接続され、前記導電性材料により、前記第１主面上の前記第２接点が前記第２主面上の前記第２端子に電気的に接続されるようにする接点形成ステップと、
    前記チップを互いに分離させる分離ステップとを含み、
    上記ステップが記載した順序で行われることを特徴とするプロセス。
  2. 半導体デバイス用パッケージの製造プロセスであって、
    半導体ウェーハを提供するステップであって、該半導体ウェーハは、各々が前記半導体デバイスを含むようなチップを複数有し且つ該半導体ウェーハの互いに反対の面である第１主面及び第２主面を備え、前記半導体デバイスのそれぞれが前記第１主面に配置された少なくとも１つの第１端子及び前記第２主面に配置された少なくとも１つの第２端子を有する、半導体ウェーハ提供ステップと、
    前記第１主面に第１支持基板を着脱自在に取付けるステップと、
    前記半導体ウェーハを前記第２主面からシンニングするステップと、
    前記半導体ウェーハの前記第２主面の上に、前記チップの各々の上に少なくとも１つの孔が配置されるように複数の孔を備えたマスクを形成する形成ステップと、
    前記半導体ウェーハを通って前記第２主面から前記第１主面へ延在する通路を複数形成するべく前記マスク中の前記孔を通して前記ウェーハをエッチングするエッチングステップと、
    前記マスクを除去する除去ステップと、
    前記通路の中へ導電性材料を被着させる被着ステップと、
    前記第２主面に第２支持基板を取付けるステップと、
    前記第１支持基板を除去するステップと、
    前記第１主面上に第１接点及び第２接点を形成し、前記第１接点が前記第１主面上の前記第1端子に電気的に接続され、前記導電性材料により、前記第１主面上の前記第２接点が前記第２主面上の前記第２端子に電気的に接続されるようにする接点形成ステップと、
    前記チップを互いに分離させる分離ステップとを含み、
    上記ステップが記載した順序で行われることを特徴とするプロセス。
  3. 前記シンニングするステップが、前記半導体ウェーハの第１及び第２主面のうちの一方を研削若しくはラッピングするステップを有することを特徴とする請求項１若しくは２に記載のプロセス。
  4. 前記シンニングステップが、前記半導体ウェーハをエッチングするステップを有することを特徴とする請求項１若しくは２に記載のプロセス。
  5. 前記半導体デバイスがパワーＭＯＳＦＥＴであることを特徴とする請求項１若しくは２に記載のプロセス。
  6. 前記半導体デバイスがバイポーラトランジスタであることを特徴とする請求項１若しくは２に記載のプロセス。
  7. 前記半導体デバイスがＪＦＥＴであることを特徴とする請求項１若しくは２に記載のプロセス。
  8. 前記半導体デバイスがダイオードであることを特徴とする請求項１若しくは２に記載のプロセス。
  9. 前記半導体デバイスがコンデンサーであることを特徴とする請求項１若しくは２に記載のプロセス。
  10. 前記半導体デバイスが抵抗器であることを特徴とする請求項１若しくは２に記載のプロセス。
  11. 前記第１端子がソース領域であり、前記第２端子がドレイン領域であり、
    前記半導体デバイスが前記第１主面にゲートをさらに含み、
    前記第１接点がソース接点であり、
    前記第１主面上にゲート接点が形成され、前記ゲートに電気的に接続され、
    前記第２接点はドレイン接点であり、
    前記ソース接点、前記ゲート接点、及び前記ドレイン接点は互いに電気的に絶縁されていることを特徴とする請求項５に記載のプロセス。
  12. 導電性材料の前記被着ステップが金属を被着するステップを有することを特徴とする請求項１１に記載のプロセス。
  13. 金属の前記被着ステップが電解めっきステップを有することを特徴とする請求項１２に記載のプロセス。
  14. 前記通路の中への金属の前記被着ステップが前記通路の位置と一致するような孔を備えた第２マスク層の形成ステップを有することを特徴とする請求項１３に記載のプロセス。
  15. 前記通路の中への金属の前記被着ステップが、前記電気めっきステップの前に前記半導体ウェーハの前記第１主面に第１金属層をスパッタリングするステップを有することを特徴とする請求項１３に記載のプロセス。
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