DE10345494B4 - Verfahren zur Bearbeitung eines dünnen Halbleitersubstrats - Google Patents
Verfahren zur Bearbeitung eines dünnen Halbleitersubstrats Download PDFInfo
- Publication number
- DE10345494B4 DE10345494B4 DE10345494.2A DE10345494A DE10345494B4 DE 10345494 B4 DE10345494 B4 DE 10345494B4 DE 10345494 A DE10345494 A DE 10345494A DE 10345494 B4 DE10345494 B4 DE 10345494B4
- Authority
- DE
- Germany
- Prior art keywords
- wafer
- chuck
- carrier film
- substrate
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
Verfahren zur Bearbeitung eines weniger als 200 μm dicken Wafers (4, 5) mit einem oder mehreren darin im Bereich einer Vorderseite des Wafers (4, 5) enthaltenen Halbleiterbauelementen, umfassend die folgenden, in der angegebenen Reihenfolge auszuführenden Schritte: – Anordnen des Wafers auf einem Chuck (9), wobei die Vorderseite des Wafers (4, 5) dem Chuck (9) zugewandt ist; – Herunterdünnen des Wafers (4, 5); – Metallisieren der Rückseite des Wafers (4, 5); – Aufbringen einer elektrisch leitenden Haftvermittlungsschicht (11) auf eine elektrisch leitende Trägerfolie (12), – Aufbringen der mit der Haftvermittlungsschicht (11) versehenen Trägerfolie (12) auf die Rückseite des Wafers (4, 5), wobei die Haftvermittlungsschicht zwischen der Trägerfolie (12) und der Rückseite des Wafers (4, 5) angeordnet wird.
Description
- Für Applikationen wie Smartcards, Insulated Gate Bipolar Transistors (IGBTs), Hochleistungstransistoren sowie Dioden spielt die Dicke des Halbleiterelements und Halbleiterwafers, in dem das Element eingebaut ist, eine entscheidende Rolle. Bei der neuen Generation von diskreten Leistungs-Halbleiterbauelementen kann damit eine Verringerung des spezifischen Einschaltwiderstands erfolgen und bei den Dioden die Minimierung der Flussspannung. In beiden dieser Fälle ist die Verringerung der Substrat-Dicke von entscheidendem Vorteil. Die Erfindung bezieht sich daher auf die Bearbeitung von extra dünnen Halbleitersubstraten, die die Halbleiterelemente enthalten.
- Um einen Wafer zu dünnen, werden die in der Halbleitertechnologie entwickelten herkömmlichen Schritte verwendet. Die dicken Siliziumwafer werden in der Regel erst am Ende des Prozesses dünn geschliffen und unterschiedlich zu Ende bearbeitet. Die Bearbeitung kann dabei die Schritte wie Ionendotierung, Ofenprozesse, Metallisierung oder weitere Schritte umfassen. Die Bearbeitung solcher dünnen Substrate ist aber eine sehr große Herausforderung, da die Siliziumchips sehr empfindlich sind und sehr leicht beschädigt werden können. Die minimale Dicke eines Wafers wird daher durch die Verlustrate bei den nachfolgenden Handling-Schritten limitiert. Daher muss ein Kompromiss bei der Dicke des Wafers und der Ausbeute eingegangen werden. Um die Verlustraten zu minimieren, werden gemäß dem Stand der Technik die Wafer zusätzlich mit einem aufgeklebten Kunststofffilm verstärkt, um die mechanische Stabilität zu erhöhen. Die Schwierigkeit in diesem Verfahren besteht darin, dass dünne geschliffene Wafer extrem bruchempfindlich sind, so dass beim Auflösen des Kunststofffilms der Wafer beschädigt werden kann. Daher werden Kleber verwendet, die nach UV-Belichtung ihre Klebkraft fast vollständig verlieren. Die Kleber sind aber nicht temperaturbeständig, so dass eine Prozessierung von Wafern nur unter erschwerten Bedingungen stattfinden kann.
- Gemäß dem Stand der Technik sind auch weitere Verfahren bekannt, wie z. B. das Aufbringen des Wafers auf eine Haltevorrichtung, auf die der Wafer aufgebracht wird und während des Dünnens des Wafers für einige oder alle weiteren Prozessschritte verbleibt. Diese Haltevorrichtungen, die in der Druckschrift
EP 1 217 655 A1 beschrieben sind, ermöglichen, dass der Wafer elektrostatisch an die Haltevorrichtung haftet, und dadurch eine gewisse mechanische Stabilität des Wafers gewährleistet ist. Es hat sich aber gezeigt, dass die mechanische Stabilität bei einer solchen Vorrichtung nicht ausreicht, um die Verlustrate zu minimieren, da nach dem Ablösen des Wafers von der Haltevorrichtung immer noch eine gewisse Bruchgefahr vorhanden ist. Die Dicke von 75 μm für einen 6-Zoll-Wafer (150 mm) ist nach dem jetzigen Stand der Technik die absolute Grenze für die Handhabung und die weitere Prozessierung. Für einen 8-Zoll-Wafer (200 mm) ist die Grenze 175 μm. - Aus der Druckschrift
DE 100 20 412 A1 ist ein Verfahren zum Anbringen einer Metallfolie an einen Halbleiterwafer bekannt. - Die Druckschrift
US 6 392 290 B1 beschäftigt sich mit Gehäusetechniken für Halbleiterchips auf Scheibenebene. - Die Druckschrift
US 2003/0 092 215 A1 - Die Druckschrift
US 6 127 727 A beschäftigt sich mit der Montage von Halbleitersubstraten mit Ausrichtungs- und Entspannungsvorkehrungen. - Aus der Druckschrift
US 5 476 810 A ist ein Herstellungsverfahren elektronischer Vorrichtungen mit Dünnfilmschaltungen unter Verwendung einer Metallfolie als vorübergehender Träger bekannt. - Die Druckschrift
US 2003/0 235 937 A1 - Der vorliegenden Erfindung liegt die Aufgabe zu Grunde, ein Verfahren zur Bearbeitung von sehr dünnen Halbleitersubstraten bereit zu stellen, die einem Handling unterworfen werden können, bei dem die Verlustrate niedriger ist als bei den herkömmlichen Verfahren.
- Das erfindungsgemäße Verfahren soll auch ermöglichen, die Wafer mit einer Dicke zu prozessieren, die geringer ist als nach dem jetzigen Stand der Technik Das Problem wird erfindungsgemäß durch ein Verfahren gemäß der Lehre des unabhängigen Anspruchs 1 gelöst. Weiterbildungen sind Gegenstand der abhängigen Ansprüche. Hierbei wird zur Bearbeitung eines weniger als 200 μm dicken Halbleitersubstrat mit einem oder mehreren darin enthaltenen Halbleiterelementen das Substrat auf einer Haltevorrichtung, im Nachfolgenden als „Chuck” bezeichnet, angeordnet, wobei die Vorderseite des Halbleitersubstrats dem Chuck zugewandt ist und auf die Rückseite des Substrats eine elektrisch leitende Folie aufgebracht wird, die vorzugsweise nicht mehr entfernt wird. Da das Substrat an dem Chuck haftet, können die weiteren Prozess-Schritte an dem Halbleitersubstrat durchgeführt werden, ohne dass die Gefahr von Wellen oder Verziehen des Substrats besteht.
- In dem erfindungsgemäßen Verfahren wird auf die Rückseite des Substrats eine elektrisch leitende Folie aufgebracht, die als ein elektrischer Kontakt, eine Wärmesenke und als ein mechanischer Stabilisator dient. Die Trägerfolie kann beispielsweise aus Kupfer oder Aluminium bestehen, um all diesen Anforderungen zu genügen. Die Folie wird dann Bestandteil des Substrats und braucht nicht mehr entfernt zu werden.
- In einer besonderen Ausführungsform der Erfindung ist das Chuck ein elektrostatisches Chuck, an dem das Substrat fest haftet.
- In einer Alternativausführungsform wird ein magnetisches Chuck verwendet.
- Die Halbleiterelemente, die im Halbleitersubstrat enthalten sind, können identisch oder verschieden sein und Hochleistungstransistoren, IGBTs und/oder Dioden sein.
- In der besonderen Ausführungsform ist die Dicke der elektrisch leitenden Folie von 5 bis 200 μm. Die Stärke der Folie ermöglicht eine gute mechanische Stabilität und gleichzeitig kann sie als ein elektrischer Kontakt dienen.
- Um die Haftung der Folie an dem Halbleitersubstrat zu erhöhen, ist erfindungsgemäß vorgesehen, dass zwischen der elektrisch leitenden Folie und der Rückseite des Substrats eine weitere Haftvermittlungs-Schicht angebracht wird. Diese Schicht dient dazu, die Haftung zwischen der Folie und dem Halbleitersubstrats zu erhöhen. Diese Haftvermittlerschicht muss auch elektrisch leitend sein, um zu ermöglichen, dass die Trägerfolie als ein elektrischer Kontakt dienen kann. In einer besonderen Ausführungsform der Erfindung wird die Haftvermittlungsschicht als eine Lotschicht gestaltet.
- Die Haftvermittlungsschicht hat vorzugsweise eine Stärke von 5 bis 2000 nm. Das Aufbringen der Trägerfolie erfolgt vorzugsweise nach dem die Rückseite des Halbleitersubstrats metallisiert ist. In der besonderen Ausführungsform der Erfindung wird das Halbleitersubstrat dem Schritt des Dünnens des Halbleitersubstrats auf dem Chuck unterzogen. Es ist anzumerken, dass die Werte für die Stärke des Halbleitersubstrats und der jeweiligen Schichten lediglich Richtwerte sind und das eine Abweichung von diesen Werten möglich ist, um das Erfindungsproblem zu lösen, wenngleich dadurch nicht die optimalen Ergebnisse erzielt werden.
- Die Erfindung wird im nachfolgenden auf Grund der Figuren näher erläutert.
1 zeigt ein Halbleitersubstrat mit darin enthaltenen Leistungstransistoren nach dem derzeitigen Stand der Technik. Die Leistungstransistoren sind beispielsweise abgebildet und können durch beliebige Halbleiterelemente ersetzt werden. Die in den Figuren abgebildeten Strukturen sind z. B. aus der DruckschriftDE 102 34 996 A1 bekannt. Die Substratdicke in der1 liegt bei ungefähr 175 μm, so dass der Rdson bei 1,5 mOhm liegt. Die minimale Dicke nach dem derzeitigen Prozessstand liegt bei circa 150 μm. -
2 zeigt ein Halbleitersubstrat, das auf einem Chuck angebracht wird und anschließend bearbeitet, so dass die Dicke des Substrats auf die gewünschte Stärke reduziert wird. Da auf der Vorderseite des Substrats, die vorzugsweise polarisiert ist, eine Metallschicht abgeschieden ist, kann ein elektrostatisches Chuck verwendet werden. -
3 zeigt das Aufbringen der Trägerfolie, wobei an der Trägerfolie eine Haftvermittlungsschicht aufgebracht ist. -
4 zeigt das fertig prozessierte Halbleitersubstrat mit den darin enthaltenen Halbleiterelementen. -
5 und6 zeigen eine Möglichkeit, wie die Elektroden strukturiert werden können. Auf die in der5 dargestellte Struktur wird ein Isolator, beispielsweise CVD-Oxid oder TEOS-Oxid abgeschieden (8 ) und über eine Fototechnik und eine anisotrope Oxidplasmaätzung Stege erzeugt (8 ), die später die Isolierung zwischen den leitfähigen Gebieten darstellen. Nach Abscheidung eines Liners (13 ), dass auch als ein Metall, typischerweise Titan/Titannitrid und Kupfer oder Wolfram, das über Plating oder CVD abgeschieden wird, wird über chemisch-mechanische Planarisierung (CMP) des Metalls (14 ) zurückpoliert und auf den Oxidstegen gestoppt. Die weitere Prozessierung kann wie in den2 bis4 dargestellten Schritten weiter erfolgen.7 bis10 zeigen eine weitere Alternative zur Strukturierung von Elektroden; In der7 ist eine Struktur gezeigt, die nach der Herstellung des Trench-Transistors nach bekanntem Prozess, nach der Abscheidung eines dicken Isolators (Zwischenoxid) und nach einer CMP-Planarisierung entsteht. Wie in der8 gezeigt, werden nach der CMP über eine erste Fototechnik und einer anisotropen Oxidplasmaätzung (Fixzeitätzung) Wannen erzeugt, die später die leitfähigen Gebiete darstellen. Nach der ersten Strukturierung werden über eine zweite Fototechnik und einer anisotropen Oxidplasmaätzung, die bis zur Siliziumoberfläche geführt wird, Kontaktlöcher erzeugt und anschließend nach der Lackablösung mit Hilfe eines selektiven Siliziumätzens Gräben erzeugt. Die Struktur ist in der9 gezeigt. Danach kann z. B. eine Linerabscheidung erfolgen. Das Liner ist vorzugsweise aus Titan/Titannitrid. Nach diesem Schritt wird eine weitere Schicht aus Kupfer oder Wolfram abgeschieden, entweder durch Plating oder CVD und diese Metallschicht wird durch eine Metall-CMP weiter prozessiert. Die chemisch-mechanische Planarisierung (CMP) wird bis zu Oxidstegen geführt. -
11 bis12 zeigen eine andere Möglichkeit, um die Elektroden zu strukturieren. - In der
11 ist eine Struktur abgebildet, die nach dem Prozess gemäß dem Stand der Technik zur Herstellung eines Trench-Transistors bis zur Abscheidung des Polyplugs geführt wird. Die Struktur entspricht im Wesentlichen der in der7 dargestellten Struktur mit der Ausnahme, dass die Polysiliziumschicht wesentlich dicker abgeschieden wird. Auf dieser Polysiliziumschicht, die vorher mit CMP bearbeitet wird und bis zum Zwischenoxid geätzt, wird eine Aluminiumsiliziumkupfermetallschicht (AlSiCu) aufgesputtert. Danach kann man mit den in den2 bis4 dargestellten Schritten weiter verfahren. -
2 bis12 zeigen daher drei Varianten von möglichen Prozessabläufen für Leistungstransistoren, bei denen die Halbleitersubstrate bis auf weniger μm gedünnt und weiterprozessiert werden können, ohne das Handlingsschritte mit Dünnwafern gemacht werden müssen. Die Trägerfolie, die vorzugsweise aus Kupfer, Aluminium oder Silber besteht, dient dabei als elektrischer Kontakt, Wärmesenke und mechanischer Stabilisator. Wie schon oben beschrieben, muss diese Trägerfolie nicht unbedingt aus Metall bestehen, sondern es können auch andere Materialien verwendet werden, wenn die physikalischen Anforderungen an die elektrische Leitfähigkeit, Wärme und mechanische Stabilität erfüllt sind. - Es ist aber vorteilhaft, wenn die Trägerfolie aus einem Metall, wie zum Beispiel Kupfer, Aluminium oder Silber oder aus einer Kombination dieser Metalle besteht. Durch das Aufbringen des Halbleitersubstrats auf einem Chuck oder ein Trägersystem, das weitergehend auf das Substrat aufgebracht wird und noch Prozessschritt wieder entfernt wird, wobei die Vorderseite des Substrats dem Chuck zugewandt ist, kann eine optimale Bearbeitung von Halbleitersubstraten erfolgen, ohne kritische ausbeutemindernde Zwischenschritte durchführen zu müssen. Ein solcher Schritt ist zum Beispiel das Herunterdünnen des Halbleitersubstrats bis auf wenige μm. Während dieses Prozesses befindet sich das Substrat erfindungsgemäß auf einem zum Beispiel Elektrostatik-Chuck eines Clustertools. Für hochdotierte n-Substrate, bei denen der spezifische Widerstand kleiner als 1,5 mOhm ist (Red Phosphorous Substrate), ist der nächste Schritt bereits das Metallisieren mit zum Beispiel einer Kupferträgerfolie, wobei erfindungsgemäß das Substrat an diesem Clustertool haftet. Dadurch ist die Gefahr, dass das Substrat beschädigt wird, sehr gering. Anschließend kann das Substrat von dem Elektrostatik-Chuck entfernt werden und bis ins Back-End in nichtkritischen Schritten zum Fertigprodukt verarbeitet werden. Die Durchführung von kritischen Schritten an Dünnwafern entfällt somit vollständig.
Claims (9)
- Verfahren zur Bearbeitung eines weniger als 200 μm dicken Wafers (
4 ,5 ) mit einem oder mehreren darin im Bereich einer Vorderseite des Wafers (4 ,5 ) enthaltenen Halbleiterbauelementen, umfassend die folgenden, in der angegebenen Reihenfolge auszuführenden Schritte: – Anordnen des Wafers auf einem Chuck (9 ), wobei die Vorderseite des Wafers (4 ,5 ) dem Chuck (9 ) zugewandt ist; – Herunterdünnen des Wafers (4 ,5 ); – Metallisieren der Rückseite des Wafers (4 ,5 ); – Aufbringen einer elektrisch leitenden Haftvermittlungsschicht (11 ) auf eine elektrisch leitende Trägerfolie (12 ), – Aufbringen der mit der Haftvermittlungsschicht (11 ) versehenen Trägerfolie (12 ) auf die Rückseite des Wafers (4 ,5 ), wobei die Haftvermittlungsschicht zwischen der Trägerfolie (12 ) und der Rückseite des Wafers (4 ,5 ) angeordnet wird. - Verfahren nach Anspruch 1, bei dem das Chuck (
9 ) ein elektrostatisches Chuck ist. - Verfahren nach Anspruch 1, bei dem das Chuck (
9 ) ein magnetisches Chuck ist. - Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Halbleiterbauelemente aus der Gruppe enthaltend Hochleistungstransistoren, IGBTS und/oder Dioden ausgewählt sind.
- Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Trägerfolie (
12 ) metallhaltig ist. - Verfahren nach Anspruch 5, bei dem die metallhaltige Trägerfolie (
12 ) ein Metall aus der Gruppe enthaltend Kupfer, Aluminium und/oder Silber aufweist. - Verfahren nach Anspruch 5 oder 6, bei dem die Trägerfolie (
12 ) eine Dicke von 5 bis 200 μm aufweist. - Verfahren nach einem der Ansprüche 1 bis 7, bei dem die Haftvermittlungsschicht (
11 ) eine Lotschicht ist. - Verfahren nach einem der Ansprüche 1 bis 8, bei dem die Haftvermittlungsschicht (
11 ) eine Dicke von 5 bis 2000 nm aufweist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10345494.2A DE10345494B4 (de) | 2003-09-30 | 2003-09-30 | Verfahren zur Bearbeitung eines dünnen Halbleitersubstrats |
US10/954,763 US7307010B2 (en) | 2003-09-30 | 2004-09-30 | Method for processing a thin semiconductor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10345494.2A DE10345494B4 (de) | 2003-09-30 | 2003-09-30 | Verfahren zur Bearbeitung eines dünnen Halbleitersubstrats |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10345494A1 DE10345494A1 (de) | 2005-05-04 |
DE10345494B4 true DE10345494B4 (de) | 2016-04-07 |
Family
ID=34399102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10345494.2A Expired - Fee Related DE10345494B4 (de) | 2003-09-30 | 2003-09-30 | Verfahren zur Bearbeitung eines dünnen Halbleitersubstrats |
Country Status (2)
Country | Link |
---|---|
US (1) | US7307010B2 (de) |
DE (1) | DE10345494B4 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4955222B2 (ja) | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
DE102007008777B4 (de) * | 2007-02-20 | 2012-03-15 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben |
DE202009009087U1 (de) * | 2009-07-01 | 2010-12-09 | Aizo Ag Deutschland | Eingebetteter Sandwich-Hybridschaltkreis |
US20110147796A1 (en) * | 2009-12-17 | 2011-06-23 | Infineon Technologies Austria Ag | Semiconductor device with metal carrier and manufacturing method |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5476810A (en) * | 1994-01-31 | 1995-12-19 | U.S. Philips Corporation | Manufacture of electronic devices comprising thin-film circuits using a metal foil as a temporary support |
US6127727A (en) * | 1998-04-06 | 2000-10-03 | Delco Electronics Corp. | Semiconductor substrate subassembly with alignment and stress relief features |
DE10020412A1 (de) * | 2000-04-26 | 2001-11-08 | Univ Konstanz | Verfahren und Vorrichtung zum Anbringen einer Metallfolie an einen Halbleiterwafer, Halbleitervorrichtung und Verwendung |
US6392290B1 (en) * | 2000-04-07 | 2002-05-21 | Siliconix Incorporated | Vertical structure for semiconductor wafer-level chip scale packages |
EP1217655A1 (de) * | 2000-12-23 | 2002-06-26 | VenTec Gesellschaft für Venturekapital und Unternehmensberatung | Methode zur Handhabung dünner Wafer |
US20030092215A1 (en) * | 2001-11-13 | 2003-05-15 | Masazumi Amagai | Copper-based chip attach for chip-scale semiconductor packages |
DE10234996A1 (de) * | 2002-03-19 | 2003-10-16 | Infineon Technologies Ag | Verfahren zur Herstellung einer Transistoranordnung mit Trench-Transistorzellen mit Feldelektrode |
US20030235937A1 (en) * | 2002-06-12 | 2003-12-25 | Mong Weng Khoon | Method of thinning a wafer utilizing a laminated reinforcing layer over the device side |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2513055B2 (ja) * | 1990-02-14 | 1996-07-03 | 日本電装株式会社 | 半導体装置の製造方法 |
US6047480A (en) * | 1998-04-13 | 2000-04-11 | Motorola, Inc. | Method of processing a semiconductor device |
WO2003026838A1 (en) * | 2001-09-24 | 2003-04-03 | Agency For Science, Technology And Research | Decoupled planar positioning system |
US6599778B2 (en) * | 2001-12-19 | 2003-07-29 | International Business Machines Corporation | Chip and wafer integration process using vertical connections |
TWI248136B (en) * | 2002-03-19 | 2006-01-21 | Infineon Technologies Ag | Method for fabricating a transistor arrangement having trench transistor cells having a field electrode |
US7535100B2 (en) * | 2002-07-12 | 2009-05-19 | The United States Of America As Represented By The Secretary Of The Navy | Wafer bonding of thinned electronic materials and circuits to high performance substrates |
US20050233548A1 (en) * | 2003-07-23 | 2005-10-20 | Kazuhisa Arai | Method for fabricating semiconductor wafer |
-
2003
- 2003-09-30 DE DE10345494.2A patent/DE10345494B4/de not_active Expired - Fee Related
-
2004
- 2004-09-30 US US10/954,763 patent/US7307010B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5476810A (en) * | 1994-01-31 | 1995-12-19 | U.S. Philips Corporation | Manufacture of electronic devices comprising thin-film circuits using a metal foil as a temporary support |
US6127727A (en) * | 1998-04-06 | 2000-10-03 | Delco Electronics Corp. | Semiconductor substrate subassembly with alignment and stress relief features |
US6392290B1 (en) * | 2000-04-07 | 2002-05-21 | Siliconix Incorporated | Vertical structure for semiconductor wafer-level chip scale packages |
DE10020412A1 (de) * | 2000-04-26 | 2001-11-08 | Univ Konstanz | Verfahren und Vorrichtung zum Anbringen einer Metallfolie an einen Halbleiterwafer, Halbleitervorrichtung und Verwendung |
EP1217655A1 (de) * | 2000-12-23 | 2002-06-26 | VenTec Gesellschaft für Venturekapital und Unternehmensberatung | Methode zur Handhabung dünner Wafer |
US20030092215A1 (en) * | 2001-11-13 | 2003-05-15 | Masazumi Amagai | Copper-based chip attach for chip-scale semiconductor packages |
DE10234996A1 (de) * | 2002-03-19 | 2003-10-16 | Infineon Technologies Ag | Verfahren zur Herstellung einer Transistoranordnung mit Trench-Transistorzellen mit Feldelektrode |
US20030235937A1 (en) * | 2002-06-12 | 2003-12-25 | Mong Weng Khoon | Method of thinning a wafer utilizing a laminated reinforcing layer over the device side |
Also Published As
Publication number | Publication date |
---|---|
US7307010B2 (en) | 2007-12-11 |
DE10345494A1 (de) | 2005-05-04 |
US20060035441A1 (en) | 2006-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19962763C2 (de) | Verfahren zum Vereinzeln eines Wafers | |
DE102012104270B4 (de) | Halbleiterkomponente, Halbleiterkomponentenanordnung und Verfahren zum Herstellen einer Halbleiterkomponente | |
DE102016116499B4 (de) | Verfahren zum Bilden von Halbleiterbauelementen und Halbleiterbauelemente | |
DE102011051822A1 (de) | Verfahren zur Herstellung von Halbleiterbauelementen mit einer Metallisierungsschicht | |
DE102014110266B4 (de) | Verfahren zum herstellen von halbleiterbauelementen | |
EP0698293B1 (de) | Verfahren zur herstellung eines halbleiterbauelements mit stromanschlüssen für hohe integrationsdichte | |
DE19757269B4 (de) | Verfahren zur Herstellung eines Silicium-Auf-Isolator-Halbleitersubstrats | |
DE102016212506A1 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE102016226280A1 (de) | Vorrichtungsschichtübertragung mit einem erhaltenen handhabungs-waferabschnitt | |
DE102013110541A1 (de) | Integrierte schaltung, chipgehäuse und verfahren zur herstellung einer integrierten schaltung | |
DE102019002710A1 (de) | SOI-Substrat und verwandte Verfahren | |
DE102012111520B4 (de) | Leiterrahmen-freies und Die-Befestigungsprozess-Material-freies Chipgehäuse und Verfahren zum Bilden eines Leiterrahmen-freien und Die-Befestigungsprozess-Material-freien Chipgehäuses | |
EP0644589B1 (de) | Verfahren zur Kontaktlochauffüllung in einem Halbleiterschichtaufbau | |
DE10345494B4 (de) | Verfahren zur Bearbeitung eines dünnen Halbleitersubstrats | |
DE10224160A1 (de) | Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her | |
DE102007031490B4 (de) | Verfahren zur Herstellung eines Halbleitermoduls | |
DE102009043740B4 (de) | Rückseitenmetallisierung mit besserer Haftung in Hochleistungshalbleiterbauelementen | |
DE102008040727A1 (de) | Verfahren und Vorrichtung zur Ermittlung der Rotortemperatur einer permanenterregten Synchronmaschine | |
DE102015121056A1 (de) | Verfahren zur Herstellung einer Mehrzahl von Bauelementen und Bauelement | |
DE102018103169A1 (de) | Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement | |
DE102008036285B4 (de) | Integrierte Schaltung mit einer durch einen galvanischen Prozess erzeugten Verbindung mit einem Kühlkörper und Verfahren dazu | |
DE102014105077B4 (de) | Verfahren zum Herstellen von Halbleiterbauelementen mit einem Glassubstrat, sowie Halbleiterbauelement | |
DE102011107598B4 (de) | Mobiler Halter für wenigstens einen Wafer und Herstellungsverfahren | |
DE102010040062B4 (de) | Eine Substratzerteilungstechnik für das Separieren von Halbleiterchips mit geringerem Flächenverbrauch | |
DE10361696B4 (de) | Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |