KR20200050406A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지의 제조 방법 Download PDF

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KR20200050406A
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power electrode
solder
insulating plate
peripheral rim
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KR1020190136314A
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응 산 조
마르쿠스 딩켈
조세프 호에글라우어
랄프 오트렘바
페터리 팜
파비안 슈노이
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

일 실시예에서, 반도체 패키지는 복수의 납땜 가능 접촉 패드(solderable contact pad)를 포함하는 패키지 풋 프린트(package footprint)와, 제 1 표면상에 제 1 전력 전극 및 제어 전극과, 제 2 표면상에 제 2 전력 전극을 포함하는 반도체 소자와, 절연판(insulating board)을 포함하는 재배선 기판(redistribution substrate) - 여기서, 제 1 전력 전극 및 제어 전극은 절연판의 제 1 주표면상에 장착되고, 패키지 풋 프린트의 납땜 가능 접촉 패드는 절연판의 제 2 주표면상에 배치됨 - , 및 웹 부분 및 하나 이상의 주변 림 부분(peripheral rim portion)을 포함하는 접촉 클립을 포함한다. 웹 부분은 제 2 전력 전극상에 장착되어 전기적으로 연결되며, 주변 림 부분은 절연판의 제 1 주표면에 장착된다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING A SEMICONDUCTOR PACKAGE}
반도체 소자는 일반적으로 패키지로 제공된다. 패키지는 반도체 소자로부터 기판 또는 외부 접점(outer contact)을 포함하는 리드 프레임으로의 내부 전기 연결부를 포함한다. 외부 접점은, 예를 들어, 핀 또는 솔더 볼(solder ball)의 형태를 가질 수 있고, 기판, 예를 들어, 인쇄 회로 기판과 같은 재배선 기판상에 패키지를 장착하는 데 사용된다. 패키지는 전형적으로 반도체 소자 및 내부 전기 연결부를 덮는 하우징을 포함한다. 하우징은 에폭시 수지와 같은 플라스틱 재료를 포함할 수 있고, 사출 성형(injection molding)과 같은 몰드 공정에 의해 형성될 수 있다.
일 실시예에서, 반도체 패키지는 복수의 납땜 가능 접촉 패드(solderable contact pad)를 포함하는 패키지 풋 프린트(package footprint)와, 제 1 표면상에 제 1 전력 전극 및 제어 전극 및 제 1 표면과 대향하는 제 2 표면상에 제 2 전력 전극을 포함하는 반도체 소자와, 제 1 주표면 및 제 2 주표면을 구비하는 절연판(insulating board)을 포함하는 재배선 기판(redistribution substrate) - 여기서, 제 1 전력 전극 및 제어 전극은 절연판의 제 1 주표면상에 장착되고, 패키지 풋 프린트의 납땜 가능 접촉 패드는 절연판의 제 2 주표면상에 배치됨 - , 및 웹 부분 및 하나 이상의 주변 림 부분(peripheral rim portion)을 포함하는 접촉 클립을 포함한다. 웹 부분은 제 2 전력 전극에 전기적으로 결합되도록 장착되고, 주변 림 부분은 절연판의 제 1 주표면상에 장착된다.
일 실시예에서, 반도체 패키지를 제조하는 방법은 재배선 기판상에 반도체 소자를 배치하는 단계 - 여기서, 반도체 소자는 제 1 표면상에 제 1 전력 전극 및 제어 전극을 구비하고 제 1 표면과 대향하는 제 2 표면상에 제 2 전력 전극을 구비하며, 재배선 기판은 제 1 주표면을 구비하는 절연판 및 패키지 풋 프린트를 형성하는 납땜 가능 접촉 패드를 구비하는 제 2 주표면을 포함하므로, 제 1 전력 전극이 제 1 전도성 패드상에 배치되고, 제어 전극이 절연판의 제 1 주표면상의 제 2 전도성 패드상에 배치됨 - 와, 웹 부분이 제 2 전력 전극상에 배치되고 하나 이상의 주변 림 부분이 절연판의 제 1 주표면상의 제 3 전도성 패드상에 배치되도록 웹 부분 및 하나 이상의 주변 림 부분을 포함하는 접촉 클립을 반도체 소자상에 배치하는 단계, 및 제 1 전력 전극, 제어 전극 및 주변 림 부분을 재배선 기판의 제 1 주표면상의 전도성 패드에 전기적으로 결합시키고 웹 부분을 제 2 전력 전극에 전기적으로 결합시키는 단계를 포함한다.
다음의 상세한 설명을 읽고, 첨부 도면을 보면, 당업자는 추가적인 특징 및 이점을 인식할 것이다.
도면의 구성 요소들은 반드시 서로 상대적인 축척을 갖는 것은 아니다. 동일한 도면 부호는 대응하는 유사한 부분을 나타낸다. 도시된 다양한 실시예의 특징은 서로 배제되지 않는 한 결합될 수 있다. 예시적인 실시예는 도면에 도시되어 있고, 이하의 상세한 설명에서 상세하게 설명된다.
도 1은 일 실시예에 따른 반도체 패키지의 단면도, 저면도 및 평면도를 도시하는 도 1(a) 내지 도 1(c)를 포함한다.
도 2는 일 실시예에 따른 반도체 패키지의 단면도를 도시한다.
도 3(a) 및 도 3(b)를 포함하는 도 3은 반도체 패키지의 제조 방법을 도시한다.
도 4는 반도체 패키지를 제조하는 방법의 흐름도를 도시한다.
도 5는 일 실시예에 따른 반도체 패키지의 단면도를 도시한다.
도 6은 일 실시예에 따른 반도체 패키지의 단면도를 도시한다.
도 7은 일 실시예에 따른 반도체 패키지의 단면도를 도시한다.
도 8(a)는 복수의 반도체 패키지를 제조하기 위한 패널을 도시한다.
도 8(b)는 복수의 반도체 패키지를 제조하기 위한 복수의 캔(can)을 포함하는 리드 프레임을 도시한다.
도 9(a) 및 도 9(b)를 포함하는 도 9는 반도체 패키지의 제조 방법을 도시한다.
도 10은 반도체 패키지를 제조하는 방법의 흐름도를 도시한다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 도시한 첨부 도면이 참조된다. 이와 관련하여, "상단", "하단", "전방", "후방", "선단", "후단" 등과 같은 방향성 용어는 설명되는 도면의 방향을 기준으로 사용된다. 실시예의 구성 요소들이 다수의 상이한 방향으로 위치될 수 있기 때문에, 방향성 용어는 예시의 목적으로 사용되는 것일 뿐, 그것으로 제한되는 것은 아니다. 본 발명의 범주를 벗어나지 않으면, 다른 실시예가 이용될 수 있고, 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 이하의 상세한 설명은 제한적인 의미로 받아들여지지 않으며, 본 발명의 범주는 첨부의 특허 청구 범위에 의해 정의된다.
다수의 예시적인 실시예가 이하에서 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 도면 부호로 식별된다. 본 명세서의 맥락에서, "측면" 또는 "측 방향"은 반도체 재료 또는 반도체 캐리어의 측 방향과 일반적으로 평행한 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 측 방향은 일반적으로 이들 표면 또는 측면에 평행하게 연장된다. 이와는 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 일반적으로 이들 표면이나 측면에 그리고 그에 따른 측 방향에 수직인 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 이어진다.
본 명세서에서 사용되는 바와 같이, 층(layer), 영역(region) 또는 기판과 같은 소자가 다른 소자의 "위에(on)" 또는 "위로(onto)"로 언급될 때, 다른 소자상에 직접 또는 다른 소자상으로 직접 연장될 수 있거나, 또는 중간 소자도 또한 존재할 수 있다. 대조적으로, 소자가 다른 소자 “상에 직접” 존재하거나 다른 소자 “상으로 직접” 연장되는 것으로 언급된 경우에, 중간 소자가 존재하지 않는다.
본 명세서에서 사용된 바와 같이, 소자가 다른 소자에 "연결된" 또는 "결합된" 것으로 언급될 때, 다른 소자에 직접 연결되거나 결합될 수 있거나 중간 소자가 존재할 수 있다. 대조적으로, 소자가 다른 소자에 "직접 연결"되거나 "직접 결합"되어 있다고 언급된 경우에는, 중간에 다른 소자가 존재하지 않는 것으로 이해되어야 할 것이다.
도 1(a) 내지 도 1(c)를 포함하는 도 1은 반도체 패키지(20)를 도시한다. 도 1(a)는 반도체 패키지(20)의 단면도, 도 1(b)는 그의 저면도, 및 도 1(c)는 그의 평면도를 도시한다.
반도체 패키지(20)는 복수의 납땜 가능 접촉 패드(22), 반도체 소자(23), 재배선 기판(24) 및 접촉 클립(25)을 구비하는 패키지 풋 프린트(21)를 포함한다. 반도체 소자(23)는 제 1 표면(28)상에 제 1 전력 전극(26) 및 제어 전극(27)을 포함하고, 제 1 표면(28)과 대향하는 제 2 표면(30)상에 제 2 전력 전극(29)을 포함한다.
반도체 소자(23)는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor) 소자 또는 BJT(Bipolar Junction Transistor) 소자와 같은 수직 드리프트 경로를 갖는 트랜지스터 소자일 수 있다. 제 1 전력 전극(26)은 소스 전극일 수 있고, 제어 전극(27)은 게이트 전극일 수 있으며, 제 2 전력 전극(29)은 드레인 전극일 수 있다.
재배선 기판(24)은 제 1 주표면(32), 및 제 1 주표면(32)에 대향하는 제 2 주표면(33)을 구비하는 절연판(31)를 포함한다. 패키지 풋 프린트(21)의 납땜 가능 접촉 패드(22)는 절연판(31)의 제 2 주표면(33)상에 배치된다. 반도체 소자(23)의 제 1 전력 전극(26) 및 제어 전극(27)은 절연판(31)의 제 1 주표면(32)상에 장착되어 있다.
접촉 클립(25)은 웹 부분(34) 및 하나 이상의 주변 림 부분(35)을 포함한다. 웹 부분(34)은 제 2 전력 전극(29)상에 장착되어 전기적으로 결합되고, 주변 림 부분(35)은 재배선 기판(24)의 절연판(31)의 제 1 주표면(32)상에 장착된다. 웹 부분(34)은 주변 림 부분(35)이 인접하여 배치되고, 반도체 소자(23)의 측면으로부터 거리를 두고 배치되도록 하는 측면 크기를 갖는다.
반도체 패키지(20)는 상방을 향하는 제 2 전력 전극(29)을 반도체 소자(23)의 대향하는 제 1 표면(28)에 인접하여 배치된 재배선 기판(24)의 제 1 주표면(32)에 전기적으로 결합하는 전기 전도성 접촉 클립(25)을 포함한다. 접촉 클립(25)은 구리로 형성될 수 있다.
도 1에 도시된 바과 같은 일부 실시예에서, 접촉 클립(25)은 웹 부분(34)의 대향면으로부터 연장되는 2개의 주변 림 부분(35, 35')을 포함하여 리세스를 구비하는 캔(can)으로 간주될 수 있다. 리세스는 웹 부분(34)의 장착면(36), 및 반도체 소자(23)가 수용되는 주변 림 부분(35, 35')의 내부 측벽(37)에 의해 제공된다. 리세스의 깊이나 내부 측벽(37)의 높이는 반도체 소자(23)의 두께보다 두껍다. 주변 림 부분(35, 35')의 하면(38)은 웹 부분에 실질적으로 평행하고, 접촉 클립(25)에 대한 접촉 영역을 제공한다.
일부 실시예에서, 주변 림 부분은 웹 부분(34)의 모든 측면으로부터 연장된다. 이들 실시예에서, 내부 측벽의 높이는 다를 수 있다. 예를 들어, 정사각형 또는 직사각형 리세스의 경우, 2개의 접촉 표면(38)이 절연판(31)의 제 1 주표면(32)과 접촉할 때, 웹 부분(34)의 2개의 대향면상의 내부 측벽(37)의 높이는 2개의 접촉 표면(38)을 제공할 만큼 더 클 수 있고, 다른 2개의 측벽의 높이는 이들 측벽이 절연판(31)의 제 1 주표면(32)과 접촉하지 않도록 더 작을 수 있다.
재배선 기판(24)은 절연판(31)의 제 1 주표면(32)상에 위치된 전도성 패드(40) 및 패키지 풋 프린트(21)를 제공하는 제 2 주표면(33)상에 배치된 납땜 가능 접촉 패드(22)를 포함하는 전도성 재배선 구조체(39)를 포함한다. 재배선 구조체(39)는 또한 절연판(31)의 대향하는 주표면(32, 33)상에 위치된 전도성 패드(40)와 납땜 가능 접촉 패드(22)를 서로 전기적으로 연결하기 위해 하나 이상의 수직 전도성 경로(41)를 포함한다.
복수의 전도성 패드(40)는 제 1 전력 전극(26)용 제 1 전도성 패드(46)와, 제어 전극(27)용 제 2 전도성 패드(47) 및 각각의 주변 림 부분(35, 35')용 전도성 패드(48, 49)를 포함할 수 있다. 전도성 패드(46, 47, 48, 49)의 측면 크기 및 형상은 상이할 수 있고, 제 1 전력 전극(26) 및 제어 전극(27)의 측면 크기 및 형상, 및 주변 림 부분(35, 35')과 정렬되도록 구성될 수 있다.
전도성 경로의 측면 재배선은 전도성 패드(40) 및/또는 납땜 가능 접촉 패드(22)를 수직 전도성 경로(41)와 조합하여 적절하게 배치함으로써 제공될 수 있다. 재배선 기판(24)을 사용하면, 패키지 풋 프린트(21)를 주변 림 부분(35)과 제 1 전력 전극(26)과 제어 전극(27)의 배열과 다르게 배열할 수 있다.
일부 실시예에서, 풋 프린트(20)의 납땜 가능 접촉 패드(22)는 접촉 패드(22)의 납땜 성능을 향상시키는 사전 도금층(53, pre-plating layer)을 포함한다. 사전 도금층(53)은 NiSn을 포함할 수 있고, 2개 이상의 보조층을 포함할 수 있다.
반도체 패키지(20)는 상표명 DirectFET® 또는 CanPAK®로 시판되는 패키지와 같은 캔 기반 패키지를 전도성 재배선 구조체(39) 및 패키지 풋 프린트(21)를 제공하는 재배선 기판(24)과 조합하는 것으로 고려될 수 있다.
캔 기반 패키지에서, 반도체 소자(23)는 웹 부분(34)의 장착면(36) 및 주변 림 부분(35, 35')의 내부 측벽(37)에 의해 마련된 리세스 내에 위치된다. 이와 같은 캔 기반 패키지에서, 패키지 풋 프린트는 주변 림 부분(35, 35')의 하면(38)과 반도체 소자(23)의 제 1 전력 전극(26) 및 제어 전극(27)의 조합에 의해 제공된다.
대조적으로, 반도체 패키지(20)에서, 풋 프린트(21)는 재배선 기판(24)상에 배치된 납땜 가능 접촉 패드(22)에 의해 제공된다. 접촉 클립(25)의 주변 림 부분(35)의 하면(38), 제 1 전력 전극(26) 및 제어 전극(27)은 반도체 패키지(20)의 내부 연결을 제공한다. 따라서, 패키지 풋 프린트(21)는 반도체 소자(23)의 제 1 표면(28)상에 위치된 접촉 클립(25)의 주변 림 부분(35, 35')과 제 1 전력 전극(26) 및 제어 전극(27)의 배치와는 독립적으로 납땜 가능 접촉 패드(22)를 배치할 수 있다.
수직형 트랜지스터 소자의 스위칭 성능은 그것의 면적에 따라 크게 좌우된다. 따라서, 상이한 스위칭 용량을 포함하는 패키지를 제공하기 위해, 패키지(20)에 측면 영역이 상이한 수직형 트랜지스터 소자를 포함할 수 있는 것이 유용하다. 재배선 기판(24)을 캔과 조합하여 사용함으로써, 반도체 소자(23)의 측면 크기의 변화에 의해 야기된 제 1 전력 전극(26) 및/또는 제어 전극(27)의 위치의 임의의 변화는 패키지의 풋 프린트 내의 변화를 일으키지 않는다. 제 1 주표면(32)상의 접촉 패드(40)에 의해 제공된 반도체 소자(23)에 대한 내부 연결부의 배치는 패키지 풋 프린트(21)와는 독립적이다. 결과적으로, 반도체 패키지(20)는 동일한 풋 프린트를 유지하면서 상이한 측면 크기의 반도체 소자(23)와 함께 사용될 수 있다.
도 2는 도 1의 반도체 소자(23)보다 측면 영역이 작은 반도체 소자(23')가 접촉 클립(25) 내에 그리고 패키지(20)의 재배선 기판(24)상에 장착되는 실시예를 도시한다. 패키지(20')는 도 1(a) 및 도 1(b)에 도시된 것과 동일한 패키지 풋 프린트(21)를 구비한다.
도 2에서 알 수 있는 바와 같이, 제 1 전도성 패드(46')의 측면 크기는, 반도체 소자(23')의 제 1 전력 전극(26')의 측면 영역이 더 작기 때문에, 도 1의 반도체 패키지(20) 내의 제 1 전도성 패드(46)의 측면 크기보다 작을 수 있다. 결과적으로 제어 전극(27')과 전도성 패드(47')는 주변 림 부분(35, 35') 및 그들 각각의 전도성 패드(48, 49)에 대해 다른 위치에 있을 수 있다. 그러나 납땜 가능 접촉 패드(22)의 위치 및 레이아웃은 더 큰 반도체 소자(23)를 포함하는 패키지(20)에서와 동일하다. 접촉 클립(25)은 도 1에 도시된 반도체 패키지에서의 측면과 크기가 동일할 수 있다.
도 1(b)에 도시된 바와 같이, 패키지 풋 프린트(21)는 서로 실질적으로 평행하게 배치된 4개의 스트립형 납땜 가능 접촉 패드(22)를 포함할 수 있으며, 이에 의해 최외측 2개의 패드는 드레인 패드(42, 42')를 제공하고, 소스 패드(43)와 게이트 패드(44)는 드레인 패드(42, 42') 사이에 배치된다. 도 1(c)에 도시된 평면도에서, 패키지(20)의 상면은 접촉 클립(25)의 웹 부분(34)의 상면(45)을 포함한다는 것을 알 수 있다.
반도체 패키지(20)는 노출된 접촉 클립(25)으로 인한 상면과, 재배선 기판(24)의 전도성 재배선 구조체(39)로 인한 하면의 양쪽면으로부터 더 나은 열 소산을 가능하게 한다.
일부 실시예에서, 반도체 패키지(20)는 패키지(20)의 최외측의 면이 접촉 클립(25)의 최외측의 면과, 절연판(31)과 납땜 가능 접촉 패드(22)의 측면 및 제 2 주표면(33)에 의해 형성되도록 몰딩 재료가 전혀 사용되지 않는다. 반도체 소자(23)와, 접촉 클립(25)의 내면(36, 37)과, 절연판(31)의 제 1 주표면(32) 사이의 갭들은 언더필(underfill), 몰드 재료 또는 다른 절연 재료에 의해 채워지지 않은 채로 남아있다.
소프트 솔더(soft solder)에 의해 형성될 수 있는 땜납 연결부(50, 51, 52)에 의해, 제 1 전력 전극(26)은 제 1 전도성 패드(46)에 장착되고, 제어 전극(27)은 제 2 전도성 패드(47)에 장착되며, 또한 주변 림 부분(35, 35')은 제 3 및 제 4 전도성 패드(48, 49)에 장착될 수 있다. 제 2 전력 전극(29)은 솔더 페이스트를 제 2 전력 전극(29)의 장착면(36)에 도포함으로써 형성될 수 있는 땜납 연결부(56)에 의해 웹 부분(34)의 장착면(36)에 부착될 수 있다. 땜납 연결부(50, 51, 52, 56)는 내부 연결부이다.
일부 실시예에서, 이들 내부 전도성 연결부(50, 51, 52, 56) 각각을 제공하는 땜납, 즉, 납땜 가능 접촉 패드(22)에 적용될 땜납의 융점은 반도체 패키지(20)를 더 높은 레벨의 회로 기판에 장착하는 데 사용될 땜납의 융점보다 크다. 일부 실시예에서, 내부 연결부(50, 51, 52, 56) 땜납의 융점은 230℃보다 높거나 또는 260℃ 이상이다. 이들 실시예에서, 납땜 가능 접촉 패드(22)에 적용된 땜납의 융점은 최대 230℃일 수도 있다.
일부 실시예에서, 내부 연결부(50, 51, 52, 56)의 땜납의 융점과 납땜 가능 접촉 패드(22)에 사용되는 땜납의 융점 간의 차이는, 납땜 처리 동안, 패키지(20)에 적용되는 온도의 변화를 허용하여 납땜 가능 접촉 패드(22)를 더 높은 레벨의 회로 기판에 부착할 수 있을 정도로 충분히 크다. 예를 들어, 외부 접촉 패드(22)에 대한 땜납의 융점은 230℃이다. 납땜 처리에서 230℃보다 약간 높은 온도를 사용하여 땜납이 완전히 녹게 할 수 있다. 이들 실시예에서, 납땜 처리에 사용되는 온도보다 융점이 높은 땜납이 사용된다. 예를 들어, 융점이 260℃ 이상인 땜납을 내부 땜납 연결부(50, 51, 52, 56)용으로 선택하여, 외부 땜납 연결부 형성 동안, 이들 내부 땜납 연결부(50, 51, 52, 56)가 녹는 것을 방지하고, 반도체 소자(23)의 이동, 및/또는 재배선 기판(24)에 대한 접촉 클립(25)의 이동 및/또는 서로에 대한 이동을 방지할 수 있다.
하나 이상의 수직 전도성 경로(41)는, 전도성 패드(40)를 납땜 가능 접촉 패드(22)에 결합시키기 위해, 전도성 패드(40) 중 하나로부터 절연판(31)의 대향면에 배치된 납땜 가능 접촉 패드(22)까지 연장되는 전도성 비아(54, conductive via)에 의해 제공될 수 있다. 전도성 비아(54)는 전도성 재료(55), 예를 들어, 하나 이상의 금속 또는 합금으로 라이닝되거나 채워진 절연판(31)에 위치된 비아 또는 스루홀을 포함할 수 있다. 하나 이상의 전도성 비아(54)는 각각의 수직 전도성 경로, 예를 들어, 제 1 전력 전극(26)이 장착된 전도성 패드(46)와 납땜 가능 접촉 패드(43) 사이, 및/또는 주변 림 부분(35)과 납땜 가능 접촉 패드(42) 사이, 및/또는 주변 림 부분(35')과 납땜 가능 접촉 패드(42') 사이의 수직 전도성 경로에 사용될 수 있다. 전도성 패드(47)와 납땜 가능 접촉 패드(44) 사이의 게이트 연결부에 대해 단일 전도성 비아(54)가 사용될 수 있다.
반도체 소자(23)는 MOSFET 소자, IGBT(Insulated Gate Bipolar Transistor) 소자 또는 BJT(Bipolar Junction Transistor) 소자와 같은 수직 트랜지스터 소자일 수 있다. "제 1 전력 전극"이라는 용어는 MOSFET 소자의 소스뿐만 아니라 IGBT 소자의 이미터 및 BJT 소자의 이미터를 포함하고, "제 2 전력 전극"이라는 용어는 MOSFET 소자의 드레인뿐만 아니라 IGBT 소자의 컬렉터 및 BJT 소자의 컬렉터를 포함하며, "제어 전극"이라는 용어는 MOSFET 소자의 게이트뿐만 아니라 IGBT 소자의 게이트 및 BJT 소자의 베이스를 포함한다.
반도체 소자(23)의 제 1 전력 전극(26), 제어 전극(27) 및 제 2 전력 전극(29)은 각각 납땜 가능한 전면 금속화(metallisation) 및 납땜 가능한 후면 금속화에 의해 제공될 수 있다.
재배선 기판(24)은 사전 결정된 설계에 따르는 전도성 패드(40), 납땜 가능 접촉 패드(22) 및 수직 전도성 경로(41)를 포함하는 사전 형성된 조립식 부품으로서 제공될 수 있다. 재배선 기판(24)의 절연판(31)은 유리 섬유 강화 매트릭스와 같은 재료 또는 인쇄 회로 기판용 코어층을 제조하기 위해 일반적으로 사용되는 다른 재료를 포함하는 실질적으로 평면인 조립식 보드를 포함할 수 있다. 예를 들어, 유전체 코어층은 FR4와 같은 유리 섬유 강화 에폭시 수지를 포함할 수 있다. 유전체 코어층은, 예를 들어, PTFE(Polytetrafluoroethylene), PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate), BT(Bismaleimide-Triazine) 라미네이트 또는 폴리이미드를 포함할 수 있다.
재배선 구조체(39)는 2개의 대향하는 주표면(32, 33)상의 전도성 트레이스 또는 패드(40, 22) 및 하나 이상의 금속층 또는 합금층으로 라이닝되거나 채워질 수 있는 전도성 비아(54)를 포함하는 2층 기판일 수 있다. 접촉 패드(40, 22)는 구리를 포함할 수 있다. 전도성 비아(54)는 라이닝 또는 충전재로서 구리를 포함할 수도 있다. 일부 실시예에서, 전도성 수직 경로는 절연판에 내장된 금속 블록, 예를 들어, 구리 블록에 의해 제공될 수 있다. 절연판(31)의 비아 또는 스루홀(through-hole)은 펀칭 또는 드릴링에 의해 형성될 수 있다. 다수의 패키지 위치를 포함하는 패널이 제공될 수 있고, 각각의 패키지 위치는 단일 패키지에 대한 재배선 구조를 구비하는 절연판을 포함한다.
본 명세서에 기술된 실시예에 따른 반도체 패키지는 두께가 더 작은 반도체 소자, 예를 들어, 두께가 120㎛ 미만인 실리콘 웨이퍼로 제조된 반도체 소자에 사용될 수 있다. 일부 실시예에서, 반도체 소자가 재배선 기판상에 장착될 때, 반도체 소자는 그 두께가 20㎛ 내지 60㎛ 또는 20㎛ 내지 40㎛ 범위에 있다. 감소된 두께는 RDSon*A가 개선될 수 있게 한다. 이 패키지는 또한 패키지 저항도 낮다.
재배선 기판의 열팽창 계수는 패키지가 장착된 상위 재배선 기판의 열팽창 계수와 마찬가지이기 때문에, 접촉 클립이나 캔과 함께 재배선 기판을 사용함으로써 TCoB(Temperature Cycle on Board)의 강건성(robustness)이 개선된다.
반도체 패키지는 접촉 클립이나 캔이 금속 또는 합금으로 형성되고, 히트 싱크(heat sink)가 제공될 수 있는 표면을 제공함에 따라 개선된 양면 냉각을 가능하게 한다. 반도체 소자(23)에 의해 발생된 열은 또한 반도체 패키지(20)의 반대쪽 하면으로부터 재배선 기판(24)의 전도성 재배선 구조체(39)에 의해 소산될 수 있다.
일부 실시예에서, 패키지는 커패시터 또는 인덕터와 같은 하나 이상의 수동 소자와 같은 반도체 소자를 추가로 포함할 수 있다. 추가 소자(들)는 반도체 소자 및 접촉 클립에 인접한 재배선 기판상에 장착될 수 있다. 수동 소자는 재배선 기판의 제 1 주표면상에 배치된 전도성 패드(들)에 의해 반도체 소자에 전기적으로 결합될 수 있다.
도 1에 도시된 반도체 패키지(20) 및 도 2에 도시된 반도체 패키지(50)와 같은 반도체 패키지의 제조 방법이 도 3(a) 및 도 3(b)를 참조하여 설명된다.
절연판(31)의 제 1 주표면(32)상의 전도성 패드(40) 및 제 2 주표면(33)상에 배치된 패키지 풋 프린트(21)를 형성하는 납땜 가능 접촉 패드(22)를 포함하는 재배선 기판(24)이 제공된다. 이 실시예에서, 재배선 기판(24)은 절연판(31)의 제 1 및 제 2 주표면(32, 33) 사이에 수직 전도성 경로(41)를 제공하는 전도성 비아(54)를 포함한다.
땜납 용착물(60)은 접촉 클립(25)의 주변 림 부분(35, 35')에 연결될 전도성 패드(48, 49)와, 반도체 소자(23)의 제 1 전력 전극(26)에 전기적으로 연결되는 제 1 전도성 패드(46), 및 반도체 소자(23)의 제 1 표면(28)상의 제어 전극(27)에 연결되는 제 2 전도성 패드(47)에 적용된다. 반도체 소자(23)는 제 1 전력 전극(26)이 제 1 패드(46) 위에 직접 위치된 땜납(60)상에 배치되고, 제어 전극(27)이 제 2 패드(47) 바로 위의 땜납(60)상에 배치되도록 제 1 패드(46)와 제 2 패드(47)상에 배치된 땜납(60)상에 위치된다. 어셈블리(62)를 형성하기 위해, 땜납 용착물(61)은 제 2 전력 전극(29)에 적용되고, 접촉 클립(25)은 반도체 소자(23)상에 배치된 땜납 용착물(61), 및 제 3 및 제 4 전도성 패드(48, 49)상에 배치된 땜납 용착물(60)상에 위치된다. 땜납 용착물(60, 61)은 융점이 230℃ 초과 또는 260℃ 이상인 솔더 입자 및 바인더 및/또는 용액을 포함하는 솔더 페이스트를 포함할 수 있다.
납땜 처리는, 예를 들어, 납땜 리플로우 처리에 의해 수행되며, 도 3(a)에 도시된 어셈블리(62)는 땜납(60)의 융점 초과의 온도로 가열된다. 이러한 납땜 리플로우 처리는 불활성 분위기(inert atmosphere)에서 수행될 수 있고, 어셈블리(62)를 오븐을 통해 통과시킴으로써 연속 처리로 수행될 수 있다.
전도성 패드(46, 47, 48, 49)는 전도성 경로(41)에 의해 절연판(31)의 대향면상의 각각의 납땜 가능 접촉 패드(22)에 전기적으로 결합된다. 결과적으로, 땜납을 재응고시키고 땜납 연결부(60', 61')를 형성하기 위해, 어셈블리(62)를 가열하고, 땜납 용착물(60, 61)을 용융시키고, 이어서 어셈블리를 냉각시키는 것은, 제 2 전력 전극(29)과 접촉 클립(25) 사이의 땜납 용착물(61), 및 주변 림 부분(35, 35')과 전도성 패드(48, 49) 사이의 땜납 용착물(60)에 의해, 제 1 전력 전극(26)을 제 1 전도성 패드(46) 및 제 1 납땜 가능 접촉 패드(43)에 전기적으로 결합시키고, 제어 전극(27)을 제 2 전도성 패드(47) 및 제 2 납땜 가능 접촉 패드(44)에 전기적으로 결합시키고, 제 2 전력 전극(29)을 전도성 패드(48, 49) 및 납땜 가능 접촉 패드(42, 42')에 전기적으로 결합시킨다.
땜납 용착물(60, 61)의 두께는, 솔더 페이스트의 용융 후, 충분한 땜납이 전체 표면을 덮도록 제공되거나, 예를 들어, 주변 림 부분(35, 35') 및 전도성 패드(48, 49)의 하면(38)에 연결될 이들 표면의 충분한 비율을 덮도록 제공되는 것이 선택될 수 있다.
접촉 클립(25)의 웹 부분(34)이 땜납 연결부(61')를 통해 제 2 전력 전극(29)에 연결되고, 주변 림 부분(35, 35')의 하면(38)이 땜납 연결부(60')를 통해 제 3 및 제 4 전도성 패드(48, 49)에 연결되도록, 그리고 제 1 전력 전극(26)이 땜납 연결부(60')에 의해 제 1 패드(46)에 연결되고, 제어 전극(27)이 땜납 연결부(60')에 의해 제 2 패드(47)에 연결되도록, 땜납 용착물(60, 61)에 사용된 땜납의 양은 높이 보상 메커니즘을 제공하도록 선택될 수 있다. 따라서, 도 3(b)에 도시된 바와 같이, 전극(26, 27, 29)을 제공하는 금속화(metallisation)를 포함하는 반도체 소자(23)의 두께와, 장착면(36)과 측벽(37)에 의해 제공되는 캔의 깊이 사이의 임의의 높이차는 보상될 수 있다.
도 4는 반도체 패키지를 제조하는 방법의 흐름도(70)를 도시한다.
블록(71)에서, 반도체 소자는 재배선 기판상에 배치된다. 반도체 소자는 제 1 표면상에 제 1 전력 전극 및 제어 전극을 포함하고, 제 1 표면과 대향하는 제 2 표면상에 제 2 전력 전극을 구비한다. 재배선 기판은 제 1 주표면이 마련되고, 패키지 풋 프린트를 형성하는 납땜 가능 접촉 패드를 구비하는 제 2 주표면이 마련된 절연판을 포함한다. 반도체 소자는 재배선 기판상에 배치되어, 제 1 전력 전극이 절연판의 제 1 주표면상의 제 1 전도성 패드상에 배치되고, 제어 전극이 절연판의 제 1 주표면상의 제 2 전도성 패드상에 배치된다.
블록(72)에서, 웹 부분 및 하나 이상의 주변 림 부분을 포함하는 접촉 클립은 웹 부분이 제 2 전력 전극상에 배치되고, 주변 림 부분이 절연판의 제 1 주표면상의 제 3 전도성 패드상에 배치되도록 반도체 소자상에 배치된다. 2개의 주변 림 부분을 포함하는 실시예에서, 제 2 주변 림 부분은 절연판의 제 1 주표면의 제 4 전도성 패드상에 배치된다. 제 3 및 제 4 절연 전도성 패드는 반도체 소자의 대향면상에 배치된다. 일부 실시예에서, 접촉 클립은 측벽으로 둘러싸인 반도체 소자에 대한 리세스를 포함하는 캔의 형태로 마련된다. 리세스의 베이스는 웹 부분과 접촉 클립의 주변 림 부분의 측벽에 의해 형성된다.
블록(73)에서, 제 1 전력 전극, 제어 전극 및 주변 림 부분은 재배선 기판의 제 1 주표면상의 제 1, 제 2 및 제 3 전도성 패드에 전기적으로 연결되고, 접촉 클립의 웹 부분은 패키지 풋 프린트를 구비하는 반도체 패키지를 제조하기 위해 제 2 전력 전극에 전기적으로 결합된다.
도 3 및 도 4를 참조하여 설명된 반도체 패키지를 제조하는 방법은 단일 반도체 패키지와 관련하여 설명된다. 그러나 다수의 반도체 패키지는 일반적으로 동일한 처리를 사용하여 제조된다. 예를 들어, 일반적으로 행과 열의 그리드로 배열된 다수의 패키지 위치를 포함하는 패널이 제공되며, 바로 인접한 패키지 위치는 다이싱 영역이나 라인에 의해 구별된다. 각각의 패키지 위치는 패키지(20)에 대한 재배선 기판(24)을 제공한다. 반도체 소자(23) 및 접촉 클립(25)을 각각의 위치에 조립한 후에, 패널은 납땜 리플로우 처리를 수행한 다음, 재배선 기판(24)을 다이싱 영역을 따라 다이싱 또는 개별화함으로써 개별 패키지를 패널로부터 분리할 수 있다.
도 5는 제 1 측면(28)상에 제 1 전력 전극(26) 및 제어 전극(27)을 포함하고 제 2 측면(30)상에 제 2 전력 전극(29)을 포함하는 반도체 소자(23)와, 제 1 주표면(32)상에 배치된 전도성 패드(40)를 구비하는 절연판(31)를 포함하는 재배선 기판(24), 및 웹 부분(34)의 대향면으로부터 연장되는 주변 림 부분(35, 35')를 구비하는 풋 프린트(21) 및 접촉 클립(25)을 형성하는 제 2 주표면(33)상에 배치된 납땜 가능 접촉 패드(22)를 포함하는 반도체 패키지(80)를 도시한다.
반도체 패키지(80)는 제 1 전력 전극(26)과 제어 전극(27)을 절연성 재배선 기판(24)의 제 2 주표면상의 납땜 가능 접촉 패드(22)에 전기적으로 연결하는 데 사용되는 수직 전도성 경로(41)의 구조와, 제 1 주표면(32)상의 제 1 전력 전극(26) 및 제어 전극(27)에 대한 접촉 패드(46, 47)의 배치, 및 제 1 주 표면(33)상의 제 1 전력 전극(26) 및 제어 전극(27)에 대한 납땜 가능 접촉 패드(43, 44)의 배치에서 도 1 내지 도 3에 도시된 반도체 패키지와 상이하다.
이 실시예에서, 전도성 비아(81)는 도 1 내지 도 3에 도시된 전도성 비아(54)보다 면적이 더 큰 제 1 전력 전극(26)에 대한 절연판(31)에 제공되는 개구(82)에 제공된다. 예를 들어, 개구(82)의 면적은 제 1 전력 전극(26)의 면적의 절반 이상일 수 있다. 절연판(31) 내의 개구(82)는 전도성 재료, 예를 들어, 하나 이상의 금속 또는 합금층(83)으로 채워진다. 금속층(83)은 제 2 주표면(33)상의 납땜 가능 접촉 패드(43)에 연결되고, 제 1 주표면(32)상의 전도성 패드(46)에 연결될 수 있다.
접촉 패드(46)는 개구(82)의 측면(84)에 인접한 제 1 주표면(32)상에 배치되고, 납땜 가능 접촉 패드(43)는 개구(82)의 측면에 인접한 제 2 주표면(33)상에 배치된다. 개구(82)의 중심 부분은 접촉 패드(46, 43)에 의해 덮이지 않고, 절연판(31)에 개방형 스루홀을 제공한다. 접촉 패드(46)는 개구(82)의 측벽(84)상에 배치된 도전층(83) 및 제 2 주표면(33)상에 배치된 납땜 가능 접촉 패드(43)에 전기적으로 결합된다. 제 1 전력 전극(26)의 적어도 일부는 개구(82) 위에 위치되고, 접촉 패드(46, 43)에 의해 덮이지 않은 상태로 유지된다.
이 실시예에서, 제 1 전력 전극(26) 및 제어 전극(27)에 대한 전도성 패드(46, 47) 및 납땜 가능 접촉 패드(43, 44)는, 각각, 개구(82, 90)의 대향면상에 배치된 부분이 있기 때문에, 분할 접촉 패드인 것으로 간주될 수 있다. 납땜 가능 접촉 패드(43, 44) 및 전도성 패드(46, 47)는 각각 링 형태로 형성될 수 있다.
절연 코어층(31)의 제 2 주표면(33)상에 배치된 제 1 전력 전극(26)과 납땜 가능 접촉 패드(43) 사이의 전기적 연결은 땜납(85)에 의해 제공된다. 땜납(85)은 개구(82)에 위치되고, 제 1 주표면(32)상에 배치된 제 1 전력 전극(26)과, 개구(82)의 측벽(84)상의 도전층(83), 및 제 2 주표면상에 위치된 납땜 가능 접촉 패드(43)와 직접 접촉한다. 땜납(85)은 납땜 가능 접촉 패드(43)의 개구(82) 및 구멍을 채운다.
반도체 소자(23)는, 절연판(31)의 제 1 주표면(32)상에 위치된 전도성 패드(46)를 덮을 수 있는 절연 접착제(86)에 의해, 절연판(31)의 제 1 주표면(32)의 상면에 부착된다. 절연 접착제(86)는 제어 전극(27)의 주변 영역 및 제 1 전력 전극(26)과 제어 전극(27) 사이의 영역에 위치될 수 있다. 반도체 소자(23)의 제 1 표면(28)의 주변 영역은 절연 재료(87)의 일부를 포함할 수도 있다. 일부 실시예에서, 도 1 내지 도 3에 도시된 실시예와 달리, 제 1 전력 전극(26)은 제 1 주표면(32)상에 배치된 전도성 패드(46)와 전기적으로 접촉되지 않는다.
일부 실시예에서, 제어 전극(27)으로부터 절연층(31)의 제 2 주표면(33)상에 배치된 납땜 가능 접촉 패드(44)로의 전도성 경로는 또한 유사한 구조이다. 재배선 기판(24)은 제어 전극(27)이 개구(90) 위에 위치되도록 절연판(31)에 위치되는 개구(90)를 포함한다. 개구(90)는 개구(90)에 바로 인접한 제 2 주표면(33)상에 배치된 납땜 가능 접촉 패드(44)의 부분에 연결되는 전도성 재료(92)로 라이닝된 측벽(91)을 포함한다. 전도성 재료(92)는 또한 개구(90)에 인접한 절연판(31)의 제 1 주표면(32)상에 배치된 전도성 패드(47)의 부분에 전기적으로 연결될 수 있다. 제어 전극(27)은 제어 전극(27)과 직접 접촉하도록 개구(90)에 위치된 땜납(93)에 의해 납땜 가능 접촉 패드(44)에 전기적으로 연결되고, 전도성 재료(92)는 측벽(91)과 제 2 주표면(33)상에 배치된 납땜 가능 접촉 패드(44)상에 위치된다. 땜납(93)은 개구(90)를 채울 수 있다. 제어 전극(27)은 전기 절연 접착제(86)에 의해 전도성 패드(47)로부터 전기적으로 절연될 수 있고, 땜납(93) 및 납땜 가능 접촉 패드(44)에 의해 재배선 구조체(39)에 전기적으로 결합될 수 있다.
반도체 소자(80)는 도 1 내지 도 3에 도시된 실시예의 납땜 가능 접촉 패드(22)의 연속적인 접촉에 의해 제공되는 것과 동일한 풋 프린트(21)를 구비할 수 있다. 분할 납땜 가능 접촉 패드(43, 44)는 땜납(85, 93)의 측 방향 범위(lateral extent)를 결정한다. 분할 납땜 가능 접촉 패드(43, 44) 내의 개구(82, 90)는 땜납(85, 93)에 의해 채워져 덮인다. 결과적으로, 접촉 패드(43, 44)의 외부 윤곽이 도 1 내지 도 3의 재배선 기판(24)의 접촉 패드(43, 44)의 외부 윤곽에 대응하면, 패키지(80)의 접촉 패드(43, 44) 및 땜납(85, 93)에 의해 제공된 풋 프린트(21)는 도 1 내지 도 3에 도시된 것과 동일하다.
도 5에 도시된 실시예에서, 접촉 클립(25)의 주변 림 부분(35, 35')을 절연판(31)의 제 2 주표면(33)상에 배치된 납땜 가능 접촉 패드(42, 42')에 전기적으로 연결하는 데 사용되는 수직 도전성 경로(41)는 도 1 내지 도 3에 도시된 실시예와 마찬가지로 하나 이상의 금속 또는 합금으로 채워지는 전도성 비아(54)에 의해 제공된다.
도 6은 도 5에 도시된 실시예와 마찬가지인 반도체 소자(23), 재배선 기판(24) 및 접촉 클립(25)을 포함하는 반도체 패키지(100)를 도시한다.
반도체 패키지(100)는 접촉 클립(25)의 주변 림 부분(35, 35')을 절연판(31)의 제 2 주표면(33)상의 납땜 가능 접촉 패드(42, 42')에 전기적으로 연결하는 데 사용되는 수직 전도성 경로(41)에서 도 5의 반도체 패키지(80)와 상이하다. 도 6에 도시된 실시예에서, 적어도 2개의 전도성 비아(54)는 절연판(31)의 상면(32)상의 각각의 전도성 패드(48, 49)와, 절연판(31)의 제 2 주표면(33)상에 배치된 관련 납땜 가능 접촉 패드(42, 42') 사이에서 연장된다. 전도성 비아(54)의 각각은 하나 이상의 금속 또는 합금으로 채워진다.
도 5에 도시된 실시예에서와 같이, 반도체 소자(23)는 전기 절연 접착제(86)에 의해 절연판(31)의 제 1 주표면(32)에 부착된다. 도 5에 도시된 실시예와 마찬가지로, 제 1 전력 전극(26)은 절연판(31)의 개구(82)를 통해 연장되는 땜납(85)에 의해 납땜 가능 접촉 패드(43)에 전기적으로 결합되고, 제어 전극(27)은 개구(91) 내에 위치된 땜납(93)에 의해 절연판(31)의 제 2 주표면(33)상의 납땜 가능 접촉 패드(44)에 전기적으로 결합된다.
도 7은 반도체 소자(23), 재배선 기판(24) 및 접촉 클립(25)을 포함하고, 도 5 및 도 6에 도시된 실시예와 유사한 반도체 패키지(110)를 도시한다.
반도체 패키지(110)는, 주변 림 부분(35, 35')를 절연판(31)의 제 2 주표면(33)상의 납땜 가능 접촉 패드(42, 42')에 전기적으로 연결하는 데 사용되는 전도성 경로(41)의 구조에서, 도 5 및 도 6의 반도체 패키지(80, 100)와 상이하다. 수직 전도성 경로(41)는 제 1 전력 전극(26) 및 제어 전극(27)에 사용된 것과 형태가 유사한 땜납이 충전된 개구에 의해 제공된다.
절연판(31)은 주변 림 부분(35)의 하면(38)의 일부가 개구(111) 위에 위치되도록 절연판(31)의 내부에 위치되고 그 두께 방향으로 연장되는 개구(111)를 포함한다. 개구(111)는 절연판(31)의 제 1 주표면(32)상의 개구(111)에 바로 인접하여 위치되는 전도성 패드(48)와 직접 접촉하는 하나 이상의 금속 또는 합금층(113)과 정렬되는 측벽(112)을 포함한다. 마찬가지로, 납땜 가능 접촉 패드(42)는 절연판(31)의 제 2 주표면(33)상의 개구(111)의 측벽(112)에 인접하여 배치된 부분이 있는 분할 구조체를 구비한다. 납땜 가능 접촉 패드(42)는 측벽(112)상의 전도성 라이닝(113)과 직접 접촉한다. 납땜 재료(114)는 절연판(31)의 전체 두께를 통해 연장되고 주변 림 부분(35)의 하면(38) 및 납땜 가능 접촉 패드(42)와 접촉하도록 개구(111) 내에 위치되어 개구를 충전하고, 그에 따라 접촉 클립(25) 및 제 2 전력 전극(29)을 납땜 가능 접촉 패드(42)에 전기적으로 연결한다.
접촉 클립(25)이 하나 이상의 추가 주변 림 부분을 포함하는 실시예에서, 재배선 기판(24)은 각각의 주변 부분에 대해 도 7에 도시된 주변 림 부분(35)에 대한 구조체를 포함할 수 있다.
내부 연결, 즉, 접촉 클립(25), 제 1 전력 전극(26) 및 제어 전극(27) 사이의 내부 연결 각각에 대한 동일한 유형의 수직 전도성 경로(41)와 절연판(31)의 제 1 주표면(32)의 사용은 제조를 단순화하고 제조 비용을 절감하는 데 사용될 수 있다. 예를 들어, 모든 수직 전도성 경로(41)는 개구에 의해 제공될 수 있고, 재배선 기판의 대향면과의 전도성 연결부는 동일 재료, 예를 들어, 땜납을 사용함으로써 이루어질 수 있다.
일부 실시예에서, 개구의 측벽을 라이닝하는 금속층은 생략될 수 있다. 제 1 전력 전극(26) 및 제어 전극(27)이 제 1 주표면상의 전도성 패드(46, 47)에 전기적으로 연결되지 않는 실시예에서, 전도성 패드(46, 47)는 생략될 수 있다. 땜납 대신 은(silver) 소결된 재료와 같은 다른 재료가 사용될 수 있다.
도 3 및 도 4를 참조하여 설명된 방법과 관련하여 전술한 바와 같이, 도 5 내지 도 7과 관련하여 설명된 실시예 중 어느 하나에 따른 반도체 패키지의 제조 방법은 또한 일반적으로 행과 열로 배열된 복수의 패키지 위치를 패널에 제공함으로써 다수의 반도체 패키지에 대해 수행될 수 있으며, 각각의 패키지 위치는 단일 반도체 패키지에 대한 재분배 기판(24)을 제공한다. 절연판(31)의 제 1 주표면(32)상에 반도체 소자(23) 및 접촉 클립(25)을 조립하고, 땜납을 개구(82, 90, 111)로 도입하여 납땜 리플로우 처리한 후, 재배선 기판(24)은 개별 반도체 패키지를 어셈블리 또는 패널로부터 분리하기 위해 다이싱 또는 개별화될 수 있다.
도 8(a)는 행과 열의 그리드로 배열된 복수의 패키지 위치(121)를 포함하는 패널(120)의 단면도를 도시한다. 각 패키지 위치(121)는 반도체 소자(23), 재배선 기판(24) 및 접촉 클립(25)을 포함하는 반도체 패키지를 포함한다. 도 8(a)에 도시된 실시예에서, 재배선 기판(24)은 도 7에 도시된 구조체를 구비한다. 그러나, 도시되지 않은 다른 실시예에서, 재배선 기판(24)은 다른 형태, 예를 들어, 도 1, 도 2, 도 3 및 도 5 내지 도 7에 도시된 형태를 구비할 수 있다.
복수의 접촉 클립(25)은 각각의 접촉 클립(25)이 타이 바(123, tie bar)에 의해 인접한 접촉 클립(25)에 연결되는 리드 프레임(122)의 형태로 제공된다. 도시된 실시예에서는 베이스(126) 및 측벽(127)을 구비하는 반도체 소자에 대한 리세스(125)가 마련된 캔(124)의 형태를 구비한다. 도 8(b)는 복수의 캔(124)을 포함하는 리드 프레임(122)의 평면도를 도시한다. 리드 프레임(122)은 실질적으로 동시에 복수의 접촉 클립이나 캔이 패널(120)상의 복수의 패키지 위치(121)에 적용될 수 있게 한다.
도 8(a)에 도시된 어셈블리는 전기 절연 접착제를 사용하여 반도체 소자(23)를 절연판(31)의 제 1 주표면(32)에 부착함으로써 제조될 수 있다. 제 1 전력 전극(26)은 개구(82)를 덮도록 그 위에 위치되고, 제어 전극(27)은 개구(90)를 덮도록 그 위에 위치된다. 그런 다음, 땜납(128)은 접촉 클립(25)의 주변 림 부분(35, 35')에 대한 전도성 패드(48, 49)상의 재배선 기판(24)의 제 1 주표면(32)에, 그리고 반도체 소자(23)의 외측으로 향하는 제 2 전력 전극(29)상에 적용될 수 있다. 복수의 접촉 클립(25)을 포함하는 리드 프레임(122)은 제 1 주표면상에 위치될 수 있어서, 각각의 클립(25)의 장착면(36)은 제 2 전력 전극(29)상에 위치된 땜납(128)상에 위치되고, 주변 림 부분(35, 35')은 전도성 패드(48, 49)상에 위치된 땜납(128)상에 위치된다.
그 다음, 접촉 클립(25)을 제 2 전력 전극(29) 및 재배선 기판(24)에 부착하고, 제 1 전력 전극(26) 및 제어 전극(27)을 재배선 기판(24)에 부착하기 위해, 땜납(128)의 융점 초과의 온도로 어셈블리를 가열함으로써 납땜 리플로우 처리가 수행될 수 있다. 이어서, 땜납(129)은 재배선 기판(24)의 제 2 주표면(33)에 적용되어 개구(82, 90, 111)를 채우고, 납땜 가능 접촉 패드(22)상에 위치되어 제 2 리플로우 처리가 수행될 수 있다. 패키지는 개별 반도체 패키지를 패널(120)로부터 분리하기 위해 패키지 위치(121) 사이의 다이싱 위치(130)에서 리드 프레임(122)의 타이 바(123)를 따라, 패널(120)의 두께를 가로질러 절단하여 다이싱될 수 있다.
복수의 접촉 클립(25)을 포함하는 리드 프레임(122)은 반도체 소자(23)를 수용하기 위한 리세스(125)와, 타이 바(123)를 형성하기 위해 하프 에칭(half etching)에 의해 형성될 수 있다.
도 9(a) 및 도 9(b)는 반도체 패키지를 제조하는 대안적인 방법을 도시한다. 반도체 소자(23)는 전기 절연성일 수 있는 접착제에 의해 재배선 기판(24)의 제 1 주표면(32)에 부착된다. 땜납(128)은 리드 프레임(122), 특히, 캔(124)의 베이스(126) 및 주변 림 부분(35, 35')의 하면(38)에 적용된다. 부착된 반도체 소자(23)를 포함하는 재배선 기판(24)은 제 2 전력 전극(29)이 캔(124) 내에 위치되고, 주변 림 부분(35, 35')이 접촉 패드(48, 49)상에 위치되도록 리드 프레임(122)상에 반전 배치된다. 다음에, 땜납(129)은 재배선 기판(24)의 제 2 주표면(33)에 적용되어, 개구(82, 90, 111)가 존재하는 경우, 땜납(129)으로 채워지고, 땜납(129)이 재배선 기판(24)의 제 2 주표면(33)상의 납땜 가능 접촉 패드(22)상에 위치된다.
이 방법에서, 제 2 전력 전극(29)을 접촉 클립(25) 및 접촉 클립(25)의 주변 림 부분(35, 35')에 기계적 전기적으로 부착하기 위해 단일 납땜 리플로우 처리가 수행되어, 재배선 기판(24)의 전도성 패드(48, 49) 및 납땜 가능 접촉 패드(42, 42')와, 반도체 소자(23)의 제 1 전력 전극(26) 및 제어 전극(27), 및 재배선 기판(24)의 납땜 가능 접촉 패드(43, 44)에 차례차례 전기적으로 연결된다.
이어서, 개별 패키지는 비장치 영역(130)을 따라 다이싱함으로써 패널(120)로부터 분리될 수 있다. 이 실시예에서, 재배선 기판(24)의 제 2 주표면(33)으로부터 다이싱이 수행될 수 있다.
도 10은 반도체 패키지를 제조하기 위한 방법의 흐름도(140)를 도시한다.
블록(141)에서, 반도체 소자는 재배선 기판상에 배치된다. 반도체 소자는 제 1 표면상에 제 1 전력 전극 및 제어 전극을 포함하고, 제 1 표면과 대향하는 제 2 표면상에 제 2 전력 전극을 구비한다. 재배선 기판은 제 1 주표면이 마련되고, 패키지 풋 프린트를 형성하는 납땜 가능 접촉 패드를 구비하는 제 2 주표면이 마련된 절연판을 포함한다. 재배선 기판은 제 1 주표면으로부터 제 2 주표면으로 연장되는 하나 이상의 개구를 포함한다. 반도체 소자는 재배선 기판상에 배치되어, 제 1 전력 전극이 제 1 전도성 패드상에 배치되고, 제어 전극이 절연판의 제 1 주표면상의 제 2 전도성 패드상에 배치된다. 개구는 납땜 가능 접촉 패드 중 하나에 또는 인접하여 위치되고, 또한 제 1 및 제 2 전도성 패드 중 하나에 또는 인접하여 위치된다.
블록(142)에서, 웹 부분 및 하나 이상의 주변 림 부분을 포함하는 접촉 클립은 웹 부분이 제 2 전력 전극상에 배치되고, 주변 림 부분이 절연판의 제 1 주표면상의 제 3 전도성 패드상에 배치되도록 반도체 소자상에 배치된다. 2개의 주변 림 부분을 포함하는 실시예에서, 제 2 주변 림 부분은 절연판의 제 1 주표면의 제 4 전도성 패드상에 배치된다. 제 3 및 제 4 절연 전도성 패드는 반도체 소자의 대향면상에 배치된다. 일부 실시예에서, 접촉 클립은 측벽으로 둘러싸인 반도체 소자에 대한 리세스를 포함하는 캔의 형태로 마련된다. 리세스의 베이스는 웹 부분과 접촉 클립의 주변 림 부분의 측벽에 의해 형성된다.
블록(143)에서, 제 1 전력 전극 또는 제어 전극 또는 주변 림 부분이 개구의 베이스를 형성하도록, 제 1 전력 전극 또는 제어 전극 또는 접촉 클립의 주변 림 부분이 제 1 주표면상에 배치된다. 일부 실시예에서, 제 1 전력 전극, 제어 전극 및 접촉 클립의 주변 림 부분의 각각에 대한 절연판에 개구가 제공되고, 개구는 제 1 전력 전극, 제어 전극 및 접촉 클립의 주변 림 부분 중 하나와 수직으로 정렬되도록 배치된다.
블록(144)에서, 땜납은 제 1 전력 전극 또는 제어 전극 또는 주변 림 부분상에, 개구의 적어도 측면상에, 그리고 재배선 기판의 제 2 주표면상의 납땜 가능 접촉 패드상에 위치되도록 개구 내로 삽입된다.
블록(145)에서, 땜납은 용융되어 제 1 전력 전극 또는 제어 전극 또는 주변 림 부분을 납땜 가능 접촉 패드에 전기적으로 결합시킨다.
블록(146)에서, 제 1 전력 전극, 제어 전극 및 주변 림 부분은 재배선 기판의 제 1 주표면상의 제 1, 제 2 및 제 3 전도성 패드에 전기적으로 연결되고, 접촉 클립의 웹 부분은 패키지 풋 프린트를 구비하는 반도체 패키지를 제조하기 위해 제 2 전력 전극에 전기적으로 결합된다.
일부 실시예에서, 제 1 전력 전극 및 제어 전극은 절연 접착제에 의해 절연판의 제 1 주표면상에 장착된다. 일부 실시예에서, 제 1 전력 전극 및/또는 제어 전극은 절연판의 제 1 주표면상의 전도성 패드에 전기적으로 연결되지 않는다. 일부 실시예에서, 제 1 전력 전극 및 제어 전극 중 하나 또는 양쪽 모두에 대해 전도성 패드가 제공되지 않는다. 이들 실시예에서, 제 1 전력 전극 및/또는 제어 전극은 접착제, 예를 들어, 전기 절연 접착제에 의해 절연판에 부착될 수 있다.
“밑", "아래", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 제 2 요소에 대한 하나의 요소의 위치 결정에 대한 설명을 용이하게 설명하기 위해 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향에 더하여 장치의 상이한 방향을 포함하도록 의도된다. 또한 "제 1", "제 2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 제한하려는 의도로 사용되는 것은 아니다. 동일한 용어는 상세한 설명 전반에 걸쳐 동일한 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, 용어 "갖는다", "함유한다", "포함한다", "구비한다" 등은 명시된 요소나 피처의 존재를 나타내지만 추가 요소나 피처를 배제하지 않는 개방적 종결 용어이다. 단수로 표현된 용어는 문맥에 달리 명시되어 있지 않는 한 단수뿐만 아니라 복수까지 포함하는 것이다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 기술된 다양한 실시예의 특징은 서로 조합될 수 있음을 이해해야 한다.
본 명세서에서 특정 실시예가 도시되고 설명되었지만, 본 기술 분야의 당업자라면 다양한 대안적 및/또는 등가의 구현이 본 발명의 범주를 벗어나지 않고 도시 및 설명된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 모든 개조 또는 변형을 포함하고자 한다. 따라서, 본 발명은 특허 청구 범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (15)

  1. 반도체 패키지로서,
    복수의 납땜 가능 접촉 패드를 포함하는 패키지 풋 프린트와,
    제 1 표면상에 제 1 전력 전극 및 제어 전극을 포함하고, 상기 제 1 표면과 대향하는 제 2 표면상에 제 2 전력 전극을 포함하는 반도체 소자와,
    제 1 주표면 및 제 2 주표면을 구비하는 절연판을 포함하는 재배선 기판 - 상기 제 1 전력 전극 및 상기 제어 전극은, 상기 절연판의 상기 제 1 주표면상에 장착되고, 상기 패키지 풋 프린트의 상기 납땜 가능 접촉 패드는, 상기 절연판의 상기 제 2 주표면상에 배치됨 - 과,
    웹 부분 및 하나 이상의 주변 림 부분을 포함하는 접촉 클립 - 상기 웹 부분은, 상기 제 2 전력 전극상에 전기적으로 연결되도록 장착되고, 상기 주변 림 부분은 상기 절연판의 상기 제 1 주표면상에 장착됨 -
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 접촉 클립은, 상기 웹 부분의 대향면으로부터 연장되는 2개의 주변 림 부분을 포함하는,
    반도체 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 재배선 기판은, 상기 제 1 주표면으로부터 상기 제 2 주표면으로 연장되고, 상기 제 1 주표면상의 전도성 패드를 상기 제 2 주표면상의 상기 복수의 납땜 가능 접촉 패드 중 적어도 하나와 전기적으로 결합시키는 적어도 하나의 전도성 비아(conductive via)를 더 포함하는,
    반도체 패키지.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 전력 전극은, 상기 절연판의 상기 제 1 주표면상의 제 1 전도성 패드에 전기적으로 결합되도록 장착되고/장착되거나,
    상기 제어 전극은, 상기 절연판의 상기 제 1 주표면상의 제 2 전도성 패드에 전기적으로 결합되도록 장착되고/장착되거나,
    상기 접촉 클립의 상기 주변 림 부분은, 상기 절연판의 상기 제 1 주표면상의 제 3 전도성 패드에 전기적으로 결합되도록 장착되는,
    반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 전력 전극은, 땜납에 의해 상기 절연판의 상기 제 1 주표면상의 상기 제 1 전도성 패드에 전기적으로 결합되도록 장착되고/장착되거나,
    상기 제어 전극은, 땜납에 의해 상기 절연판의 상기 제 1 주표면상의 상기 제 2 전도성 패드에 전기적으로 결합되도록 장착되고/장착되거나,
    상기 접촉 클립의 상기 주변 림 부분은, 땜납에 의해 상기 절연판의 상기 제 1 주표면상의 상기 제 3 전도성 패드에 전기적으로 결합되도록 장착되며,
    상기 땜납의 융점은 230℃ 초과 또는 260℃ 이상인,
    반도체 패키지.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 절연판은, 상기 제 1 주표면으로부터 상기 제 2 주표면으로 연장되는 개구를 포함하고,
    상기 제 1 전력 전극 또는 상기 제어 전극 또는 상기 접촉 클립의 상기 주변 림 부분은, 상기 개구의 베이스를 형성하는,
    반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 1 전력 전극 또는 상기 제어 전극 또는 상기 주변 림 부분상에 위치되고 상기 개구의 적어도 측면상에 위치되는 땜납을 더 포함하고,
    상기 땜납은, 상기 제 1 전력 전극 또는 상기 제어 전극 또는 상기 주변 림 부분을 상기 절연판의 제 2 주표면상의 땜납 가능 접촉 패드에 전기적으로 연결하는,
    반도체 패키지.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 전력 전극 및 상기 제어 전극 및 상기 주변 림 부분은, 절연 접착제에 의해 상기 절연판의 상기 제 1 주표면으로부터 전기적으로 절연되도록 장착되는,
    반도체 패키지.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 접촉 클립에 의해 상기 반도체 소자와 전기적으로 결합되어 회로를 형성하는 추가 반도체 소자를 더 포함하는,
    반도체 패키지.
  10. 제 9 항에 있어서,
    상기 추가 반도체 소자는, 상기 반도체 소자와 하프 브리지 구성(half bridge configuration)으로 연결되는 환류 다이오드(freewheeling diode)나 트랜지스터를 포함하는,
    반도체 패키지.
  11. 반도체 패키지의 제조 방법으로서,
    재배선 기판상에 반도체 소자를 배치하는 단계 - 상기 반도체 소자는, 제 1 표면상에 제 1 전력 전극 및 제어 전극을 구비하고 상기 제 1 표면에 대향하는 제 2 표면상에 제 2 전력 전극을 구비하며, 상기 재배선 기판은, 패키지 풋 프린트를 형성하는 납땜 가능 접촉 패드를 구비하는 제 1 주표면 및 제 2 주표면이 마련된 절연판을 포함하여, 상기 제 1 전력 전극이 제 1 전도성 패드상에 배치되고, 상기 제어 전극이 상기 절연판의 상기 제 1 주표면상의 제 2 전도성 패드상에 배치됨 - 와,
    웹 부분이 상기 제 2 전력 전극상에 배치되고 하나 이상의 주변 림 부분이 상기 절연판의 상기 제 1 주표면상의 제 3 전도성 패드상에 배치되도록 상기 웹 부분 및 상기 하나 이상의 주변 림 부분을 포함하는 접촉 클립을 상기 반도체 소자상에 배치하는 단계와,
    상기 제 1 전력 전극, 상기 제어 전극 및 상기 주변 림 부분을 상기 재배선 기판의 상기 제 1 주표면상의 상기 전도성 패드에 전기적으로 결합시키고, 상기 웹 부분을 상기 제 2 전력 전극에 전기적으로 결합시키는 단계
    를 포함하는 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 전도성 패드, 상기 제 2 전도성 패드 및 상기 제 3 전도성 패드에 땜납을 적용하는 단계와,
    상기 제 1 전도성 패드상에 위치된 상기 땜납상에 상기 제 1 전력 전극을 배치하고, 상기 제 2 도전 패드상에 위치된 상기 땜납상에 상기 제어 전극을 배치하는 단계와,
    상기 제 2 전력 전극에 땜납을 적용하는 단계와,
    상기 접촉 클립의 상기 웹 부분을 상기 제 2 전력 전극상에 위치된 상기 땜납에 적용하고 상기 접촉 클립의 상기 주변 림 부분을 상기 제 3 전도성 패드상에 위치된 땜납에 적용하여 어셈블리를 형성하는 단계와,
    상기 어셈블리를 상기 땜납의 융점 이상으로 가열하고, 상기 재배선 기판의 상기 제 1 주표면상의 상기 제 1, 제 2 및 제 3 전도성 패드에 상기 제 1 전력 전극, 상기 제어 전극 및 상기 주변 림 부분을 전기적으로 결합시키고, 상기 접촉 클립의 상기 웹 부분을 상기 제 2 전력 전극에 전기적으로 결합시키는 단계를 더 포함하는,
    반도체 패키지의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 어셈블리를 가열하는 것이, 상기 제 1 전력 전극을 상기 제 1 납땜 가능 접촉 패드에, 상기 제어 전극을 상기 제 2 납땜 가능 접촉 패드에, 또한 상기 제 2 전력 전극을 상기 제 3 납땜 가능 접촉 패드에 전기적으로 결합시키도록, 상기 제 1, 제 2 및 제 3 전도성 패드가, 각각, 전도성 비아에 의해 상기 절연판의 상기 제 2 주표면상의 제 1, 제 2 및 제 3 납땜 가능 접촉 패드에 전기적으로 결합되는,
    반도체 패키지의 제조 방법.
  14. 제 11 항에 있어서,
    상기 재배선 기판은, 상기 제 1 주표면으로부터 상기 제 2 주표면으로 연장되는 개구를 포함하고,
    상기 방법은,
    상기 제 1 전력 전극 또는 상기 제어 전극 또는 상기 접촉 클립의 상기 주변 림 부분을 상기 제 1 주표면상에 배치시켜서 상기 제 1 전력 전극 또는 상기 제어 전극 또는 상기 주변 림 부분이 상기 개구의 베이스를 형성하는 단계와,
    땜납이 상기 제 1 전력 전극 또는 상기 제어 전극 또는 상기 주변 림 부분상에, 상기 개구의 적어도 측면상에, 그리고 상기 재배선 기판의 상기 제 2 주표면상의 상기 납땜 가능 접촉 패드상에 위치되도록 상기 개구 내로 상기 땜납을 삽입하는 단계와,
    상기 땜납을 용융시켜서 상기 제 1 전력 전극 또는 상기 제어 전극 또는 상기 주변 림 부분을 상기 납땜 가능 접촉 패드에 전기적으로 결합시키는 단계를 더 포함하는,
    반도체 패키지의 제조 방법.
  15. 제 11 항 또는 제 14 항에 있어서,
    상기 제 1 전력 전극 및 상기 제어 전극을 절연 접착제에 의해 상기 절연판의 상기 제 1 주표면상에 장착하는 단계를 더 포함하는,
    반도체 소자의 제조 방법.
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