JPH0758132A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0758132A JPH0758132A JP5223806A JP22380693A JPH0758132A JP H0758132 A JPH0758132 A JP H0758132A JP 5223806 A JP5223806 A JP 5223806A JP 22380693 A JP22380693 A JP 22380693A JP H0758132 A JPH0758132 A JP H0758132A
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Abstract
(57)【要約】 （修正有）
【目的】 高信頼度で高性能のFETを製造する方法を提
供すること。 【構成】 (1)裏面の電界メッキの給電線路にFETの配線
を用いること及び(2)指示板から剥離後に給電線の加工
を行わないようにしたことを特徴とし、これにより高歩
留りで信頼度の高いFETを提供する。即ち、GaAs基板５
上にFETを形成し、一つのオ−ミック電極の引出し電極
がスクライブ領域上の導電性金属と金属配線で結ばれる
パタ−ンを形成し、基板５を指示板８に貼付け、その裏
面をエッチングし貫通孔10及びメッキ給電部を形成す
る。次に、表面通電用メッキ６を通電線路として貫通孔
10内に選択的にAuメッキ12を充填し、スクライブ領域14
を形成し(工程Ｆ)、裏面通電用金属15を堆積し、その上
にPHSメッキ17を形成した後(工程Ｇ、Ｈ)、素子を分離
し、貼付け材７を溶解させて指示板８から剥離する(工
程Ｉ、Ｊ)。
供すること。 【構成】 (1)裏面の電界メッキの給電線路にFETの配線
を用いること及び(2)指示板から剥離後に給電線の加工
を行わないようにしたことを特徴とし、これにより高歩
留りで信頼度の高いFETを提供する。即ち、GaAs基板５
上にFETを形成し、一つのオ−ミック電極の引出し電極
がスクライブ領域上の導電性金属と金属配線で結ばれる
パタ−ンを形成し、基板５を指示板８に貼付け、その裏
面をエッチングし貫通孔10及びメッキ給電部を形成す
る。次に、表面通電用メッキ６を通電線路として貫通孔
10内に選択的にAuメッキ12を充填し、スクライブ領域14
を形成し(工程Ｆ)、裏面通電用金属15を堆積し、その上
にPHSメッキ17を形成した後(工程Ｇ、Ｈ)、素子を分離
し、貼付け材７を溶解させて指示板８から剥離する(工
程Ｉ、Ｊ)。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、高信頼度且つ高性能電界効果トランジス
タの製造法に係る半導体装置の製造方法に関する。
に関し、特に、高信頼度且つ高性能電界効果トランジス
タの製造法に係る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置(電界効果トランジス
タ)の製造法(以下、従来例という。)を図７及び図８に
基づいて説明する。なお、図７は第１の従来例を、図８
は第２の従来例を説明するための図であって、前者は特
開昭63−204663号公報に、後者は特開昭61−79261号公
報に記載された従来例である。
タ)の製造法(以下、従来例という。)を図７及び図８に
基づいて説明する。なお、図７は第１の従来例を、図８
は第２の従来例を説明するための図であって、前者は特
開昭63−204663号公報に、後者は特開昭61−79261号公
報に記載された従来例である。
【０００３】（第１の従来例）図７は、第１の従来例の
工程Ａ〜Ｄからなる製造工程順要部構造断面図であっ
て、第１の従来例は、まず、図７工程Ａに示すように、
半絶縁性基板21の導電層(能動層)１上に所定のパタ−ン
(ソ−ス電極２、ドレイン電極３、ゲ−ト電極４)を形成
する。
工程Ａ〜Ｄからなる製造工程順要部構造断面図であっ
て、第１の従来例は、まず、図７工程Ａに示すように、
半絶縁性基板21の導電層(能動層)１上に所定のパタ−ン
(ソ−ス電極２、ドレイン電極３、ゲ−ト電極４)を形成
する。
【０００４】続いて、絶縁膜23及びポリイミド膜22をソ
−ス電極２の上を除く部分に順次形成し(図７工程Ａ参
照)、次に、図７工程Ｂに示すように、全面にＴｉ24を
成長する。このＴｉ24は、後の貫通孔10(図７工程Ｃ参
照)の充填の際メッキ通電用金属となるものである。次
に、表面側にフォトレジスト25を塗布し、指示板(石英
板)８に半絶縁性基板21を貼り付ける(図７工程Ｂ参
照)。
−ス電極２の上を除く部分に順次形成し(図７工程Ａ参
照)、次に、図７工程Ｂに示すように、全面にＴｉ24を
成長する。このＴｉ24は、後の貫通孔10(図７工程Ｃ参
照)の充填の際メッキ通電用金属となるものである。次
に、表面側にフォトレジスト25を塗布し、指示板(石英
板)８に半絶縁性基板21を貼り付ける(図７工程Ｂ参
照)。
【０００５】続いて、図７工程Ｃに示すように、半絶縁
性基板21を裏面より削り100μｍと薄くした後、ソ−ス
電極２に達する貫通孔10及び半導体チップに分割するた
めのスクライブ領域14を形成する。次に、図７工程Ｄに
示すように、Ａｕを用いて貫通孔10を充填する。
性基板21を裏面より削り100μｍと薄くした後、ソ−ス
電極２に達する貫通孔10及び半導体チップに分割するた
めのスクライブ領域14を形成する。次に、図７工程Ｄに
示すように、Ａｕを用いて貫通孔10を充填する。
【０００６】（第２の従来例）図８は、第２の従来例の
工程Ａ〜Ｄからなる製造工程順要部断面図であって、第
２の従来例は、まず、図８工程Ａに示すように、半絶縁
性基板(GaAs基板)21に導電層(能動層)１を選択的に形成
し、さらに所定のパタ−ン(ソ−ス電極２、ドレイン電
極３、ゲ−ト電極４)を形成する。
工程Ａ〜Ｄからなる製造工程順要部断面図であって、第
２の従来例は、まず、図８工程Ａに示すように、半絶縁
性基板(GaAs基板)21に導電層(能動層)１を選択的に形成
し、さらに所定のパタ−ン(ソ−ス電極２、ドレイン電
極３、ゲ−ト電極４)を形成する。
【０００７】次に、図８工程Ｂに示すように、半絶縁性
基板21の表面より開孔26を形成し、続いて、図８工程Ｃ
に示すように、該開孔26にＡｕメッキ12を行う。その
後、図８工程Ｄに示すように、貼付け材７を用いて指示
板８に貼付け、そして、半絶縁性基板21の裏面から、前
記開孔26の底部が現われるまで化学エッチングによりエ
ッチングを行い、加工する。
基板21の表面より開孔26を形成し、続いて、図８工程Ｃ
に示すように、該開孔26にＡｕメッキ12を行う。その
後、図８工程Ｄに示すように、貼付け材７を用いて指示
板８に貼付け、そして、半絶縁性基板21の裏面から、前
記開孔26の底部が現われるまで化学エッチングによりエ
ッチングを行い、加工する。
【０００８】この第２の従来例では、半絶縁性基板21と
前記開孔26の底部が平坦になり、裏面の凹凸がなくな
り、熱の放射効率が改善される利点を有する。
前記開孔26の底部が平坦になり、裏面の凹凸がなくな
り、熱の放射効率が改善される利点を有する。
【０００９】
【発明が解決しようとする課題】ところで、図７工程Ａ
〜Ｄからなる第１の従来例のような製造方法では、素子
を分離した後にＴｉ又は珪素系のメッキ通電用金属のエ
ッチングを行う際、フッ酸又は希フッ酸を用いるが、裏
面の半絶縁性基板(ＧａＡｓ基板)21とＡｕメッキとの間
のＴｉ24も同時にエッチングされ、チップ端でＡｕメッ
キが剥がれ、熱抵抗を上昇させ、信頼性を欠く問題が生
じる。
〜Ｄからなる第１の従来例のような製造方法では、素子
を分離した後にＴｉ又は珪素系のメッキ通電用金属のエ
ッチングを行う際、フッ酸又は希フッ酸を用いるが、裏
面の半絶縁性基板(ＧａＡｓ基板)21とＡｕメッキとの間
のＴｉ24も同時にエッチングされ、チップ端でＡｕメッ
キが剥がれ、熱抵抗を上昇させ、信頼性を欠く問題が生
じる。
【００１０】また、図８工程Ａ〜Ｄからなる第２の従来
例のような製造方法では、ウェ−ハ表面より貫通孔を形
成するため、半絶縁性基板(ＧａＡｓ基板)21を薄くする
際にその貫通孔の半絶縁性基板(ＧａＡｓ基板)21とメッ
キとの間よりクラックが発生し、歩留まりを低下させる
という問題がある。
例のような製造方法では、ウェ−ハ表面より貫通孔を形
成するため、半絶縁性基板(ＧａＡｓ基板)21を薄くする
際にその貫通孔の半絶縁性基板(ＧａＡｓ基板)21とメッ
キとの間よりクラックが発生し、歩留まりを低下させる
という問題がある。
【００１１】本発明は、前記第１及び第２の従来例にお
ける問題点に鑑み成されたものであって、その目的は、
これら問題点を解消し、高歩留まりで信頼度の高い半導
体装置の製造方法を提供することにある。
ける問題点に鑑み成されたものであって、その目的は、
これら問題点を解消し、高歩留まりで信頼度の高い半導
体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】そして、本発明は、上記
目的を達成する手段として、(1) 裏面の電界メッキの給
電線路に半導体装置の配線を用いること(このため、電
界メッキ用の専用給電線路を設ける必要がない)、ま
た、(2) 指示板から剥離後に給電線の加工を行わないよ
うにしたこと(このため、裏面のＧａＡｓ基板とＡｕメ
ッキ層との間のＴｉがエッチングされることがなくな
る)、を特徴とするものである。
目的を達成する手段として、(1) 裏面の電界メッキの給
電線路に半導体装置の配線を用いること(このため、電
界メッキ用の専用給電線路を設ける必要がない)、ま
た、(2) 指示板から剥離後に給電線の加工を行わないよ
うにしたこと(このため、裏面のＧａＡｓ基板とＡｕメ
ッキ層との間のＴｉがエッチングされることがなくな
る)、を特徴とするものである。
【００１３】
【実施例】以下、本発明の実施例を挙げ、本発明を詳細
に説明する。
に説明する。
【００１４】（実施例１）図１及び図２は、本発明の実
施例１を示す図であって、この内図１は、工程Ａ〜Ｅか
らなる製造工程順要部断面図であり、図２は、図１に続
く工程Ｆ〜Ｊからなる製造工程順要部断面図である。ま
た、図３(Ａ)は、本発明の表面通電用メッキ６とソ−ス
電極２、貫通孔10の関係を示す要部拡大平面図であり、
図３(Ｂ)は、ＧａＡｓ基板５上に格子状に描かれた表面
通電用メッキ６を示す平面図である。
施例１を示す図であって、この内図１は、工程Ａ〜Ｅか
らなる製造工程順要部断面図であり、図２は、図１に続
く工程Ｆ〜Ｊからなる製造工程順要部断面図である。ま
た、図３(Ａ)は、本発明の表面通電用メッキ６とソ−ス
電極２、貫通孔10の関係を示す要部拡大平面図であり、
図３(Ｂ)は、ＧａＡｓ基板５上に格子状に描かれた表面
通電用メッキ６を示す平面図である。
【００１５】本実施例１は、まず、図１工程Ａに示すよ
うに、導電層(能動層)１とオ−ム性接合した２つの電極
（ソ−ス電極２及びドレイン電極３）及びこの２つのオ
−ム性電極に挟まれたゲ−ト電極４を少なくとも含む電
界効果トランジスタをＧａＡｓ基板５上に形成する。な
お、図１工程Ａにおいて、６は表面通電用メツキであ
る。
うに、導電層(能動層)１とオ−ム性接合した２つの電極
（ソ−ス電極２及びドレイン電極３）及びこの２つのオ
−ム性電極に挟まれたゲ−ト電極４を少なくとも含む電
界効果トランジスタをＧａＡｓ基板５上に形成する。な
お、図１工程Ａにおいて、６は表面通電用メツキであ
る。
【００１６】この場合、図３(Ａ)に示すように、前記ソ
−ス電極２と表面通電用メッキ６とが電気的に接続する
ようにし、更に、表面通電用メツキ６は、図３(Ｂ)に示
すように、ＧａＡｓ基板５上に格子状になるようにす
る。
−ス電極２と表面通電用メッキ６とが電気的に接続する
ようにし、更に、表面通電用メツキ６は、図３(Ｂ)に示
すように、ＧａＡｓ基板５上に格子状になるようにす
る。
【００１７】次に、図１工程Ｂに示すように、貼付け材
７を全面に塗布し、ウェ−ハ(図示せず)表面が指示板８
と接するように、上記貼付け材７により、ＧａＡｓ基板
５を指示板８に貼付け、固定する。続いて、図１工程Ｃ
に示すように、研磨及び化学エッチング法を用いてＧａ
Ａｓ基板５を30μｍの厚さになるまでエッチングする。
７を全面に塗布し、ウェ−ハ(図示せず)表面が指示板８
と接するように、上記貼付け材７により、ＧａＡｓ基板
５を指示板８に貼付け、固定する。続いて、図１工程Ｃ
に示すように、研磨及び化学エッチング法を用いてＧａ
Ａｓ基板５を30μｍの厚さになるまでエッチングする。
【００１８】その後、図１工程Ｄに示すように、ＧａＡ
ｓ基板５の裏面全面に第１のレジスト９を塗布し、貫通
孔10（及びメッキ給電部11：後記図４(Ａ)、同(Ｂ)参
照）が開くようにパタ−ニングを行い、この第１のレジ
スト９をマスクにして選択的に異方性ドライエッチング
により、ＧａＡｓ基板５をエッチングして貫通孔10（及
びメッキ給電部11）を形成する。
ｓ基板５の裏面全面に第１のレジスト９を塗布し、貫通
孔10（及びメッキ給電部11：後記図４(Ａ)、同(Ｂ)参
照）が開くようにパタ−ニングを行い、この第１のレジ
スト９をマスクにして選択的に異方性ドライエッチング
により、ＧａＡｓ基板５をエッチングして貫通孔10（及
びメッキ給電部11）を形成する。
【００１９】このときの外観を図４(Ａ)、(Ｂ)に示す。
なお、図４(Ａ)、(Ｂ)は、本発明の貫通孔10、メッキ給
電部11を説明するための図であり、指示板８にＧａＡｓ
基板５を貼付けた状態を示す図である。この内図４(Ａ)
は、ＧａＡｓ基板５の表面から見た透過の斜傾図であ
り、同(Ｂ)は、ＧａＡｓ基板５の裏面から見た斜傾図で
ある。
なお、図４(Ａ)、(Ｂ)は、本発明の貫通孔10、メッキ給
電部11を説明するための図であり、指示板８にＧａＡｓ
基板５を貼付けた状態を示す図である。この内図４(Ａ)
は、ＧａＡｓ基板５の表面から見た透過の斜傾図であ
り、同(Ｂ)は、ＧａＡｓ基板５の裏面から見た斜傾図で
ある。
【００２０】次に、図１工程Ｅに示すように、前記第１
のレジスト９をマスクにして、且つウェ−ハ表面のスク
ライブ領域14の表面通電用メッキ６(前記図３(Ａ)参照)
を通電線路として、貫通孔10内に選択的にＡｕメッキを
行い、Ａｕメッキ12を埋め込む。その後、前記第１のレ
ジスト９を除去し、図２工程Ｆに示すように、改めて第
２のレジスト13でパタ−ニングを行い、スクライブ領域
14を形成するため、ＧａＡｓ基板５をエッチングする。
のレジスト９をマスクにして、且つウェ−ハ表面のスク
ライブ領域14の表面通電用メッキ６(前記図３(Ａ)参照)
を通電線路として、貫通孔10内に選択的にＡｕメッキを
行い、Ａｕメッキ12を埋め込む。その後、前記第１のレ
ジスト９を除去し、図２工程Ｆに示すように、改めて第
２のレジスト13でパタ−ニングを行い、スクライブ領域
14を形成するため、ＧａＡｓ基板５をエッチングする。
【００２１】続いて、前記第２のレジスト13を除去した
後、図２工程Ｇに示すように、全面に裏面通電用金属15
を堆積する。この場合、裏面通電用金属15としてＴｉを
500オングストロ−ム、Ａｕを4000オングストロ−ム、
スパッタ法により堆積する。
後、図２工程Ｇに示すように、全面に裏面通電用金属15
を堆積する。この場合、裏面通電用金属15としてＴｉを
500オングストロ−ム、Ａｕを4000オングストロ−ム、
スパッタ法により堆積する。
【００２２】次に、図２工程Ｈに示すように、新たに第
３のレジスト16によりパタ−ニングした後、前記スクラ
イブ領域１４の素子を分離する部分以外に、選択的にＡ
ｕメッキを行ってＰＨＳメッキ17を形成する。この場
合、Ａｕメッキの厚さを10〜30μｍとする。
３のレジスト16によりパタ−ニングした後、前記スクラ
イブ領域１４の素子を分離する部分以外に、選択的にＡ
ｕメッキを行ってＰＨＳメッキ17を形成する。この場
合、Ａｕメッキの厚さを10〜30μｍとする。
【００２３】続いて、前記第３のレジスト16を除去した
後、図２工程Ｉに示すように、前記ＰＨＳメッキ16をマ
スクにスクライブ領域14の裏面通電用金属15及び表面通
電用メッキ６をエッチングして素子を分離する。最後
に、貼付け材７を溶解させ、図２工程Ｊに示すように、
指示板８から剥離する。
後、図２工程Ｉに示すように、前記ＰＨＳメッキ16をマ
スクにスクライブ領域14の裏面通電用金属15及び表面通
電用メッキ６をエッチングして素子を分離する。最後
に、貼付け材７を溶解させ、図２工程Ｊに示すように、
指示板８から剥離する。
【００２４】（実施例２）図５は、本発明の実施例２を
示す図であって、工程Ａ〜Ｅからなる製造工程順要部断
面図であり、図６は、図５に続く工程Ｆ〜Ｉからなる製
造工程順要部断面図である。
示す図であって、工程Ａ〜Ｅからなる製造工程順要部断
面図であり、図６は、図５に続く工程Ｆ〜Ｉからなる製
造工程順要部断面図である。
【００２５】本実施例２は、まず、図５工程Ａに示すよ
うに、導電層(能動層)１とオ−ム性接合した２つの電極
（ソ−ス電極２及びドレイン電極３）及びこの２つのオ
−ム性電極に挟まれたゲ−ト電極４を少なくとも含む電
界効果トランジスタをＧａＡｓ基板５上に形成する。な
お、図５工程Ａにおいて、６は表面通電用メツキであ
る。
うに、導電層(能動層)１とオ−ム性接合した２つの電極
（ソ−ス電極２及びドレイン電極３）及びこの２つのオ
−ム性電極に挟まれたゲ−ト電極４を少なくとも含む電
界効果トランジスタをＧａＡｓ基板５上に形成する。な
お、図５工程Ａにおいて、６は表面通電用メツキであ
る。
【００２６】この場合、実施例１と同様、前記図３(Ａ)
に示すように、ソ−ス電極２と表面通電用メッキ６とが
電気的に接続するようにし、更に、表面通電用メッキ６
は、図３(Ｂ)に示すように、ＧａＡｓ基板５上に格子状
になるようにする。
に示すように、ソ−ス電極２と表面通電用メッキ６とが
電気的に接続するようにし、更に、表面通電用メッキ６
は、図３(Ｂ)に示すように、ＧａＡｓ基板５上に格子状
になるようにする。
【００２７】次に、図５工程Ｂに示すように、貼付け材
７を全面に塗布し、ウェ−ハ(図示せず)表面が指示板８
と接するように、上記貼付け材７により、ＧａＡｓ基板
５を指示板８に貼付け、固定する。続いて、図５工程Ｃ
に示すように、研磨及び化学エッチング法を用いてＧａ
Ａｓ基板５を30μｍの厚さになるまでエッチングする。
以上の工程Ａ〜Ｃは、前記実施例１と同一である。
７を全面に塗布し、ウェ−ハ(図示せず)表面が指示板８
と接するように、上記貼付け材７により、ＧａＡｓ基板
５を指示板８に貼付け、固定する。続いて、図５工程Ｃ
に示すように、研磨及び化学エッチング法を用いてＧａ
Ａｓ基板５を30μｍの厚さになるまでエッチングする。
以上の工程Ａ〜Ｃは、前記実施例１と同一である。
【００２８】その後、本実施例２では、図５工程Ｄに示
すように、裏面全面にネガレジスト18を塗布し、貫通孔
10（及びメッキ給電部11：前記図４(Ａ)、同(Ｂ)参
照）、スクライブ領域14が開くようにパタ−ニングを行
い、このネガレジスト18をマスクに選択的に異方性ドラ
イエッチングにより、ＧａＡｓ基板５をエッチングして
貫通孔10（及びメッキ給電部11）、スクライブ領域14を
形成する。
すように、裏面全面にネガレジスト18を塗布し、貫通孔
10（及びメッキ給電部11：前記図４(Ａ)、同(Ｂ)参
照）、スクライブ領域14が開くようにパタ−ニングを行
い、このネガレジスト18をマスクに選択的に異方性ドラ
イエッチングにより、ＧａＡｓ基板５をエッチングして
貫通孔10（及びメッキ給電部11）、スクライブ領域14を
形成する。
【００２９】次に、図５工程Ｅに示すように、新たにポ
ジレジスト19によりＧａＡｓ基板５がエッチングされた
前記スクライブ領域14を覆うようにパタ−ニングをし、
前記ネガレジスト18及び前記ポジレジスト19をマスク
に、且つＧａＡｓ基板５のスクライブ領域14の表面通電
用メッキ６(前記図３(Ａ)参照)を通電線とし、貫通孔10
内に選択的にＡｕメッキを行い、Ａｕメッキ12を埋め込
む。
ジレジスト19によりＧａＡｓ基板５がエッチングされた
前記スクライブ領域14を覆うようにパタ−ニングをし、
前記ネガレジスト18及び前記ポジレジスト19をマスク
に、且つＧａＡｓ基板５のスクライブ領域14の表面通電
用メッキ６(前記図３(Ａ)参照)を通電線とし、貫通孔10
内に選択的にＡｕメッキを行い、Ａｕメッキ12を埋め込
む。
【００３０】続いて、前記ネガレジスト18及び前記ポジ
レジスト19を除去した後、図６工程Ｆに示すように、全
面に裏面通電用金属15の金属を堆積する。この場合、裏
面通電用金属15としてＴｉを500オングストロ−ム、Ａ
ｕを4000オングストロ−ム、スパッタ法により堆積す
る。
レジスト19を除去した後、図６工程Ｆに示すように、全
面に裏面通電用金属15の金属を堆積する。この場合、裏
面通電用金属15としてＴｉを500オングストロ−ム、Ａ
ｕを4000オングストロ−ム、スパッタ法により堆積す
る。
【００３１】次に、図６工程Ｇに示すように、新たに第
３のレジスト16によりパタ−ニングした後、前記スクラ
イブ領域14の素子を分離する部分以外に、選択的にＡｕ
メッキを行ってＰＨＳメッキ17を形成する。この場合、
Ａｕメッキの厚さを10〜30μｍとする。
３のレジスト16によりパタ−ニングした後、前記スクラ
イブ領域14の素子を分離する部分以外に、選択的にＡｕ
メッキを行ってＰＨＳメッキ17を形成する。この場合、
Ａｕメッキの厚さを10〜30μｍとする。
【００３２】続いて、前記第３のレジスト16を除去した
後、図６工程Ｈに示すように、前記ＰＨＳメッキ17をマ
スクに裏面通電用金属15及び表面通電用メッキ６をエッ
チングして素子を分離する。最後に、図４工程１に示す
ように、貼付け材を溶解させ、指示板８から剥離する。
後、図６工程Ｈに示すように、前記ＰＨＳメッキ17をマ
スクに裏面通電用金属15及び表面通電用メッキ６をエッ
チングして素子を分離する。最後に、図４工程１に示す
ように、貼付け材を溶解させ、指示板８から剥離する。
【００３３】本実施例２では、貫通孔10（及びメッキ給
電部11：前記図４(Ａ)、同(Ｂ)参照）、スクライブ領域
14を同時に形成させるので、ＧａＡｓ基板のエッチング
が一回で済み、実施例１に比して工程の短縮化が図れる
利点を有する。
電部11：前記図４(Ａ)、同(Ｂ)参照）、スクライブ領域
14を同時に形成させるので、ＧａＡｓ基板のエッチング
が一回で済み、実施例１に比して工程の短縮化が図れる
利点を有する。
【００３４】
【発明の効果】本発明は、(1)裏面の電界メッキの給電
線路に半導体装置(例えば電界効果トランジスタ)の配線
を用いて行うために、電界メッキ用の専用給電線路を設
ける必要がなく、また、(2)指示板から剥離後に給電線
の加工を行わないために、裏面の半絶縁性基板と導体層
(Ａｕメッキ層)との間のＴｉがエッチングされることが
なくなり、これらの結果、高歩留まりで信頼度の高い半
導体装置を実現できる効果を有する。
線路に半導体装置(例えば電界効果トランジスタ)の配線
を用いて行うために、電界メッキ用の専用給電線路を設
ける必要がなく、また、(2)指示板から剥離後に給電線
の加工を行わないために、裏面の半絶縁性基板と導体層
(Ａｕメッキ層)との間のＴｉがエッチングされることが
なくなり、これらの結果、高歩留まりで信頼度の高い半
導体装置を実現できる効果を有する。
【図１】本発明の実施例１を示す図であって、工程Ａ〜
Ｅからなる製造工程順要部断面図。
Ｅからなる製造工程順要部断面図。
【図２】図１に続く工程Ｆ〜Ｊからなる製造工程順要部
断面図。
断面図。
【図３】本発明の表面通電用メッキとソ−ス電極、貫通
孔の関係を説明するための図であつて、この内図３
（Ａ）はその要部拡大平面図、図３（Ｂ）はＧａＡｓ基
板上に格子状に描かれた表面通電用メッキを示す平面
図。
孔の関係を説明するための図であつて、この内図３
（Ａ）はその要部拡大平面図、図３（Ｂ）はＧａＡｓ基
板上に格子状に描かれた表面通電用メッキを示す平面
図。
【図４】本発明の貫通孔、メッキ給電部を説明するため
の図であって、指示板８にＧａＡｓ基板５を貼付けた状
態を示す図であり、この内図４(Ａ)はＧａＡｓ基板の表
面から見た透過の斜傾図、図４(Ｂ)はＧａＡｓ基板の裏
面から見た斜傾図。
の図であって、指示板８にＧａＡｓ基板５を貼付けた状
態を示す図であり、この内図４(Ａ)はＧａＡｓ基板の表
面から見た透過の斜傾図、図４(Ｂ)はＧａＡｓ基板の裏
面から見た斜傾図。
【図５】本発明の実施例２を示す図であって、工程Ａ〜
Ｅからなる製造工程順要部断面図。
Ｅからなる製造工程順要部断面図。
【図６】図５に続く工程Ｆ〜Ｉからなる製造工程順要部
断面図。
断面図。
【図７】第１の従来例を示す図であって、工程Ａ〜Ｄか
らなる製造工程順要部構造断面図。
らなる製造工程順要部構造断面図。
【図８】第２の従来例を示す図であって、工程Ａ〜Ｄか
らなる製造工程順要部構造断面図。
らなる製造工程順要部構造断面図。
１ 導電層 ２ ソ−ス電極 ３ ドレイン電極 ４ ゲ−ト電極 ５ ＧａＡｓ基板 ６ 表面通電用メッキ ７ 貼付け材 ８ 指示板 ９ 第１のレジスト １０ 貫通孔 １１ メッキ給電部 １２ Ａｕメッキ １３ 第２のレジスト １４ スクライブ領域 １５ 裏面通電用金属 １６ 第３のレジスト １７ ＰＨＳメッキ １８ ネガレジスト １９ ポジレジスト ２１ 半絶縁性基板 ２２ ポリイミド膜 ２３ 絶縁膜 ２４ Ｔｉ ２５ フォトレジスト ２６ 開孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 7376−4Ｍ Ｈ０１Ｌ 29/44 Ｂ
Claims (2)
- 【請求項１】 (1)半絶縁性基板上に、能動層を有し該
能動層とオ−ム性接合する２つのオ−ミック電極及び前
記オ−ミック電極に挟まれる制御電極を少なくとも含む
パタ−ンのうち一つのオ−ミック電極の引き出し電極が
スクライブ領域上の導電性金属と金属配線で結ばれるパ
タ−ンを形成する工程、 (2)前記半絶縁性基板を指示板に貼り付ける工程、 (3)前記半絶縁性基板の裏面を薄くエッチングする工
程、 (4)一部の半絶縁性基板を選択的にエッチングし、メッ
キ給電部及び貫通孔を形成する工程、 (5)前記貫通孔に選択的に導体金属を充填する工程、 (6)スクライブ領域の半絶縁性基板を選択的エッチング
する工程、 (7)半絶縁性基板の裏面に裏面通電用金属を堆積する工
程、 (8)前記半絶縁性基板の前記裏面通電用金属上に選択的
に導体金属メッキをする工程、 (9)スクライブ領域のメッキ通電用配線を全てエッチン
グする工程、 (10)貼付け材を溶解させ、素子を指示板から離脱する工
程、 を少なくとも含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１の貫通孔を形成する工程におい
て、 (1)半絶縁性基板の裏面上にネガレジストを用いてパタ
−ニングを行う工程、 (2)前記ネガレジストをマスクに貫通孔、スクライブ領
域及びメッキ給電部を同時に形成する工程、 (3)前記スクライブ領域を覆うようにポジレジストをパ
タ−ニングする工程、 (4)前記ネガレジスト及び前記ポジレジストをマスクに
貫通孔に選択的に導体金属メッキを行い、該導体金属を
充填する工程、 を少なくとも含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223806A JP2713113B2 (ja) | 1993-08-17 | 1993-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223806A JP2713113B2 (ja) | 1993-08-17 | 1993-08-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758132A true JPH0758132A (ja) | 1995-03-03 |
| JP2713113B2 JP2713113B2 (ja) | 1998-02-16 |
Family
ID=16804020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223806A Expired - Fee Related JP2713113B2 (ja) | 1993-08-17 | 1993-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713113B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664640B2 (en) | 2001-07-30 | 2003-12-16 | Nec Compound Semiconductor Devices, Ltd. | Semiconductor device |
| JP2006344662A (ja) * | 2005-06-07 | 2006-12-21 | Mitsubishi Electric Corp | プローブカード、およびこれを用いた直流特性測定方法、および半導体装置 |
| EP1804287A2 (en) * | 2005-12-28 | 2007-07-04 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP2009094540A (ja) * | 2001-08-24 | 2009-04-30 | Schott Ag | コンタクトを形成するための方法およびプリント回路パッケージ |
| JP4828075B2 (ja) * | 2000-04-07 | 2011-11-30 | シリコニックス・インコーポレイテッド | 半導体ウェーハレベルチップスケールパッケージのための製造プロセス |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62122279A (ja) * | 1985-11-22 | 1987-06-03 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH02187057A (ja) * | 1989-01-13 | 1990-07-23 | Sharp Corp | 半導体装置の製造方法 |
| JPH0399470A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH03253038A (ja) * | 1990-03-01 | 1991-11-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1993
- 1993-08-17 JP JP5223806A patent/JP2713113B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1804287A2 (en) * | 2005-12-28 | 2007-07-04 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| EP1804287A3 (en) * | 2005-12-28 | 2009-10-28 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2713113B2 (ja) | 1998-02-16 |
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