JPS61131435A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61131435A JPS61131435A JP25158184A JP25158184A JPS61131435A JP S61131435 A JPS61131435 A JP S61131435A JP 25158184 A JP25158184 A JP 25158184A JP 25158184 A JP25158184 A JP 25158184A JP S61131435 A JPS61131435 A JP S61131435A
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- Japan
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- semiconductor substrate
- semiconductor device
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- electrode
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術的分野〕 □
゛本発明は半導体装置の表面電極と裏面電極とをスルー
ホールを介して電気的に接続される半導体装置に関する
◇ 結晶を用いたショットキーゲート型電界効果トラ°ンレ
スタは実用化が急速に進□展し、マイクロ波帯の増幅器
や発振器に多く使用されている。
ホールを介して電気的に接続される半導体装置に関する
◇ 結晶を用いたショットキーゲート型電界効果トラ°ンレ
スタは実用化が急速に進□展し、マイクロ波帯の増幅器
や発振器に多く使用されている。
しかし動作鳩波数が高くなるにつれ、ショット争−ゲー
ト型電界効果トランジスタと入出力回路とを結ぶ金線等
のボンディングワイヤの接地インダクタンスが増大する
ため高周波ｑ＃性が低下するという問題が生じている。
ト型電界効果トランジスタと入出力回路とを結ぶ金線等
のボンディングワイヤの接地インダクタンスが増大する
ため高周波ｑ＃性が低下するという問題が生じている。
特に複数個のソース、ドレイン及びゲートの各電極を備
えるＧａＡｓ電力ＦＥＴや一チツプ内に複数個の素子金
偏える□モノリフツクマイクロ波ＩＣＫあっては接地イ
ンダクタンスの低減及びその均一化は重要な課題になっ
ている。そこでこめ問題を解決する手段として従業半導
体基板をＸ通ずるスルーホールを設け、とのスルーホー
ルを通して半導体素子を接地することが知られている。
えるＧａＡｓ電力ＦＥＴや一チツプ内に複数個の素子金
偏える□モノリフツクマイクロ波ＩＣＫあっては接地イ
ンダクタンスの低減及びその均一化は重要な課題になっ
ている。そこでこめ問題を解決する手段として従業半導
体基板をＸ通ずるスルーホールを設け、とのスルーホー
ルを通して半導体素子を接地することが知られている。
この方法を第３図及び第４図に示すＧ ａＡ ｓ亀カＦ
ＢＴの例について述べる。例えばＧ ａ Ａ ｓからな
る半導体基板１０表面に動作層２．オーミック接
触からなる複数個のソース電極３及びドレイン電極４
．ショットーー接触からなる複数個のゲート電極５がそ
れぞれ形成されるととも−、ソース電極３はその下に形
成されたスルーホール６を通して半導体基板１の裏面く
形成された接地導体７と電気的に接続されている０又、
スルーホール６の内部が外部とつながるように、スルー
ホール６の一部が半導体基板ｌに設けられた外部とつな
がる切欠部８によって開放されている。なおこの構造は
特開昭５９−１３．６９６９に示されている。この構造
にすることでソース電極３と接地電極７との接続距離が
短くすることが可能となりその結果接地インダクタンス
が減少して特性が改善される０又この半導体装置をハン
ダ等を用いて容器に接着する場合にスルーホール６の一
部が半導体基板１の切欠部８をかできる。しかしながら
、このようなスルーホール檎造罠おいては、半導体基板
１にスルーホール６を形成した後にスルーホール６の一
部を開放させるために半導体基板１に切欠部８を設ける
工程を行なわなければならなく工程が複雑になり、又半
導体基板１の切欠部８をスルーホール６に対応して設け
たために半導体基板ｌが製作工程において割れやすい等
の欠点があった。
ＢＴの例について述べる。例えばＧ ａ Ａ ｓからな
る半導体基板１０表面に動作層２．オーミック接
触からなる複数個のソース電極３及びドレイン電極４
．ショットーー接触からなる複数個のゲート電極５がそ
れぞれ形成されるととも−、ソース電極３はその下に形
成されたスルーホール６を通して半導体基板１の裏面く
形成された接地導体７と電気的に接続されている０又、
スルーホール６の内部が外部とつながるように、スルー
ホール６の一部が半導体基板ｌに設けられた外部とつな
がる切欠部８によって開放されている。なおこの構造は
特開昭５９−１３．６９６９に示されている。この構造
にすることでソース電極３と接地電極７との接続距離が
短くすることが可能となりその結果接地インダクタンス
が減少して特性が改善される０又この半導体装置をハン
ダ等を用いて容器に接着する場合にスルーホール６の一
部が半導体基板１の切欠部８をかできる。しかしながら
、このようなスルーホール檎造罠おいては、半導体基板
１にスルーホール６を形成した後にスルーホール６の一
部を開放させるために半導体基板１に切欠部８を設ける
工程を行なわなければならなく工程が複雑になり、又半
導体基板１の切欠部８をスルーホール６に対応して設け
たために半導体基板ｌが製作工程において割れやすい等
の欠点があった。
〔発明の目的〕
本発明の目的は上記の欠点を除去するもので、簡単な工
程でかつ強固であるスルーホールを有した半導体装置を
提供することにある。
程でかつ強固であるスルーホールを有した半導体装置を
提供することにある。
上記目的を達成する丸めに、本発明においてはスルーホ
ールから表面側に気体の抜けうる開孔を有すること・を
特徴とする半導体装置を提供することＫある。
ールから表面側に気体の抜けうる開孔を有すること・を
特徴とする半導体装置を提供することＫある。
以下この発明の一実施例について第１図を参照して説明
する。
する。
第１図（ａ） 〜にりＦｉＧ ａ Ａ ｓ電力ＦＥＴの
各製造工程での断面図である。半導体基板ｌ上にイオン
注入による動作層２を形成する。（第１図（ａ））複数
ｉのソース電極３．ドレイン電極４及びゲート電極５を
通常用いられる製造方法により形成し、ソース電極３０
表面上に開孔を有する第１の７オトレジスト９を形成さ
せ、第１のフォトレジスト９をマスクとして露出したソ
ース電極３を化学処理により除去して第１の開孔部１０
を形成する。（第１図（目） 次にプラズマ処理などにより第１の７オトレジスト９を
除去し、その後半導体基板１の裏面を適当な浮みく研摩
を行い、半導体基板１の裏面全体に５ｉ０２等の絶縁膜
１１を堆積させる。
各製造工程での断面図である。半導体基板ｌ上にイオン
注入による動作層２を形成する。（第１図（ａ））複数
ｉのソース電極３．ドレイン電極４及びゲート電極５を
通常用いられる製造方法により形成し、ソース電極３０
表面上に開孔を有する第１の７オトレジスト９を形成さ
せ、第１のフォトレジスト９をマスクとして露出したソ
ース電極３を化学処理により除去して第１の開孔部１０
を形成する。（第１図（目） 次にプラズマ処理などにより第１の７オトレジスト９を
除去し、その後半導体基板１の裏面を適当な浮みく研摩
を行い、半導体基板１の裏面全体に５ｉ０２等の絶縁膜
１１を堆積させる。
次に半導体基板１の裏面にソース電極３の第１の開孔部
１０に対応する位置に第１の開孔部１０より大きな開孔
を有する第２の７オトレジスト１２を形成させ、この第
２のフォトレジスト１２をマスクとして露出した５ｉＯ
ｚ膜１１を化学処理罠より除去して第２の開孔部１３を
形成する。（第１図（Ｃ）） その後プラズマ処理などによシ第２の７オトレジスト１
２を除去し、次に８ｉ０ｚ膜１１をマスクとして半導体
、基板１を例えば反応性イオンエツチングにより表面側
のソース電極３が露出するまでエツチングを行い、ソー
ス電極３の第１の開孔部１０と貫通するスルーホール６
を形成する。（第１図（ｄ）） 最後に８ｉ０ｚ膜１１を化学処理により除去し。
１０に対応する位置に第１の開孔部１０より大きな開孔
を有する第２の７オトレジスト１２を形成させ、この第
２のフォトレジスト１２をマスクとして露出した５ｉＯ
ｚ膜１１を化学処理罠より除去して第２の開孔部１３を
形成する。（第１図（Ｃ）） その後プラズマ処理などによシ第２の７オトレジスト１
２を除去し、次に８ｉ０ｚ膜１１をマスクとして半導体
、基板１を例えば反応性イオンエツチングにより表面側
のソース電極３が露出するまでエツチングを行い、ソー
ス電極３の第１の開孔部１０と貫通するスルーホール６
を形成する。（第１図（ｄ）） 最後に８ｉ０ｚ膜１１を化学処理により除去し。
その後例えばスパッタ蒸着方法によ５Ａｕ層から成る接
地導体７を半導体基板１の裏面とスルーホール６の内壁
を介してソース電極３に接するように形成する。これに
よってソースＩＬ＆３の表面に貫通したスルーホール６
を有するＧａＡｓ電力ＦＥＴが得られる。（第１図（ｅ
））このようにして製造されたＧ ａ Ａ ｓ電力ＦＥ
Ｔはスルーホール部に残留するカスを放出する部分を表
面電極の開孔部（設けているので、従来の様に半導体基
板へ切欠部を設けたために半帰体基板に生じる割れを防
止することができる。
地導体７を半導体基板１の裏面とスルーホール６の内壁
を介してソース電極３に接するように形成する。これに
よってソースＩＬ＆３の表面に貫通したスルーホール６
を有するＧａＡｓ電力ＦＥＴが得られる。（第１図（ｅ
））このようにして製造されたＧ ａ Ａ ｓ電力ＦＥ
Ｔはスルーホール部に残留するカスを放出する部分を表
面電極の開孔部（設けているので、従来の様に半導体基
板へ切欠部を設けたために半帰体基板に生じる割れを防
止することができる。
また半導体基板（スルーホールを形成した後にスルーホ
ールの一部を開放させるために半導体基板ｌ切欠部を設
ける工程を行う心安がなく、この工程を省略することが
できる。
ールの一部を開放させるために半導体基板ｌ切欠部を設
ける工程を行う心安がなく、この工程を省略することが
できる。
なお上記実施例においてソース電極３形収後ソース電極
３上に開孔を有するフォトレジスト９をマスクとして化
学処理によりンース電極３に開孔部ｌＯを形成したが、
あらかじめノース電極３形成時に開孔部ｌＯを有する電
極構造にすることでさらに工程の簡略化を行うことも可
能である。
３上に開孔を有するフォトレジスト９をマスクとして化
学処理によりンース電極３に開孔部ｌＯを形成したが、
あらかじめノース電極３形成時に開孔部ｌＯを有する電
極構造にすることでさらに工程の簡略化を行うことも可
能である。
又第２図ｔａｔは上記実施例による（ｊ ａ Ａ−ｓ電
力ＦＥＴの一部の斜視図であり、ソース電極３内に円形
の開孔部１０とこの開孔部１０に対応する位置にスルー
ホール６を有する場合であるが、この実施例のように開
孔部１０を必ずしも円形にする会費は無く、例えば第２
図ｔｂ）のように人江伏の開孔部１０を有するソース電
極構造でも使用ｆｉ■能である。あるいは第２図（Ｃ）
のように半導体基板３のスルーホール６がソースｔ＆Ｑ
１Ｎ域内より一部外部にはみだす構造でも可能でるり、
この場合外側にはみだした領域のスルーホール６は半導
体基板亭の表面側に貫通している１ ため実施例
で述べ九ソース電極３の開孔部ｌＯで を省略しても上記実施例と同様な効果を得ることができ
る。
力ＦＥＴの一部の斜視図であり、ソース電極３内に円形
の開孔部１０とこの開孔部１０に対応する位置にスルー
ホール６を有する場合であるが、この実施例のように開
孔部１０を必ずしも円形にする会費は無く、例えば第２
図ｔｂ）のように人江伏の開孔部１０を有するソース電
極構造でも使用ｆｉ■能である。あるいは第２図（Ｃ）
のように半導体基板３のスルーホール６がソースｔ＆Ｑ
１Ｎ域内より一部外部にはみだす構造でも可能でるり、
この場合外側にはみだした領域のスルーホール６は半導
体基板亭の表面側に貫通している１ ため実施例
で述べ九ソース電極３の開孔部ｌＯで を省略しても上記実施例と同様な効果を得ることができ
る。
ところで本発明の実施例としてＧ ａ Ａ ｓ電力ＦＥ
Ｔの製造方法九ついて述べたが本発明は表面電極と裏面
電極とをスルーホールを介して接続する半導体装置であ
れば使用材料に関係なく広く本発明を適用することも可
能である。
Ｔの製造方法九ついて述べたが本発明は表面電極と裏面
電極とをスルーホールを介して接続する半導体装置であ
れば使用材料に関係なく広く本発明を適用することも可
能である。
以上述べたように本発明によれば、スルーホール内の残
留ガスを放出する開孔部を半導体基板の表面電極に設け
ることによってスルーホールを有した半導体装置を強固
にすることができ、かつ簡単な工程で製造することがで
きる。
留ガスを放出する開孔部を半導体基板の表面電極に設け
ることによってスルーホールを有した半導体装置を強固
にすることができ、かつ簡単な工程で製造することがで
きる。
第１図（、り〜（１り ＊本発明による半導体装置を製
作する各工程を示す断面図、第２図（１）は本発明によ
る半導体装置の一実施例を示す斜視図、第２図（ｂ）
（Ｃ）は本発明の他の実施例を示す半導体装置の斜視図
、第３図は従来の半導体装置を示す斜視図、第４図は第
３図のＡ−Ａ’線で切断した断面図である。 ｌ・・・半導体基板、′３・・・ソース電極、６・・・
スルーホール、７・・・接地導体、８・・・切欠部、１
０・・・開孔部。 代理人 弁理士 則 近 憲 佑 （ほか１名）
作する各工程を示す断面図、第２図（１）は本発明によ
る半導体装置の一実施例を示す斜視図、第２図（ｂ）
（Ｃ）は本発明の他の実施例を示す半導体装置の斜視図
、第３図は従来の半導体装置を示す斜視図、第４図は第
３図のＡ−Ａ’線で切断した断面図である。 ｌ・・・半導体基板、′３・・・ソース電極、６・・・
スルーホール、７・・・接地導体、８・・・切欠部、１
０・・・開孔部。 代理人 弁理士 則 近 憲 佑 （ほか１名）
Claims (1)
- 半導体基板の裏面電極より表面電極に達するスルーホ
ールの内壁を介して前記表面電極と裏面電極を接続する
接地導体を有する半導体装置において、前記スルーホー
ルへ通じる開孔を前記表面電極に有することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25158184A JPS61131435A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25158184A JPS61131435A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131435A true JPS61131435A (ja) | 1986-06-19 |
Family
ID=17224941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25158184A Pending JPS61131435A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4828075B2 (ja) * | 2000-04-07 | 2011-11-30 | シリコニックス・インコーポレイテッド | 半導体ウェーハレベルチップスケールパッケージのための製造プロセス |
-
1984
- 1984-11-30 JP JP25158184A patent/JPS61131435A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4828075B2 (ja) * | 2000-04-07 | 2011-11-30 | シリコニックス・インコーポレイテッド | 半導体ウェーハレベルチップスケールパッケージのための製造プロセス |
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