JPS59124746A - 半導体装置 - Google Patents
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- JPS59124746A JPS59124746A JP57233827A JP23382782A JPS59124746A JP S59124746 A JPS59124746 A JP S59124746A JP 57233827 A JP57233827 A JP 57233827A JP 23382782 A JP23382782 A JP 23382782A JP S59124746 A JPS59124746 A JP S59124746A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マイクロ波帯など高い周波数帯で使用するの
に好適な半導体装置に関する。
に好適な半導体装置に関する。
従来技術と問題点
従来、前記種類の半導体装置として第1図及び第2図に
見られるものが知られている。
見られるものが知られている。
第1図は前記半導体装置の要部斜面図、第2図は要部切
断側面図をそれぞれ示している。
断側面図をそれぞれ示している。
各図に於いて、1は半導体チップ、2は接地基台、3及
び4は例えばアルミナ(A/zo3)か(1) らなる絶縁物基板、5及び6はマイクロ・ストリップ線
路、7はボンディング・ワイヤ、Sはソース、Dはドレ
イン、Gはゲートをそれぞれ示している。
び4は例えばアルミナ(A/zo3)か(1) らなる絶縁物基板、5及び6はマイクロ・ストリップ線
路、7はボンディング・ワイヤ、Sはソース、Dはドレ
イン、Gはゲートをそれぞれ示している。
この従来例では、外部入出力回路がマイクロ・ストリッ
プ線路5及び6になっていて、例えば記号Aで指示した
部分は分布定数回路になっているが、半導体チップ1と
マイクロ・ストリップ線路5及び6との接続はボンディ
ング・ワイヤ7を介して行なっているから、この部分で
はインピーダンス整合の面で不連続になっている。
プ線路5及び6になっていて、例えば記号Aで指示した
部分は分布定数回路になっているが、半導体チップ1と
マイクロ・ストリップ線路5及び6との接続はボンディ
ング・ワイヤ7を介して行なっているから、この部分で
はインピーダンス整合の面で不連続になっている。
また、半導体チップ1の内部に於ける記号Bで指示しで
ある部分近傍では電磁波の状態がどうなっているか解析
することは甚だ困難であるが、かなり築中定数的な構成
になっているので、少なくとも、マイクロ・ストリップ
線Ii!85及び6上のように電磁波を安定にさせる作
用はしていないと考えられる。
ある部分近傍では電磁波の状態がどうなっているか解析
することは甚だ困難であるが、かなり築中定数的な構成
になっているので、少なくとも、マイクロ・ストリップ
線Ii!85及び6上のように電磁波を安定にさせる作
用はしていないと考えられる。
前記したような理由から、この従来の半導体装置では、
電磁波の輻射in、正帰還や負帰還に依る(2) 不安定動作、発振、利得低下等が発生し易い欠点があっ
た。
電磁波の輻射in、正帰還や負帰還に依る(2) 不安定動作、発振、利得低下等が発生し易い欠点があっ
た。
発明の目的
本発明は、半導体チップ及びその近傍から電磁波が輻射
されるのを防止し、前記の如き半導体装置の不安定動作
、発振、利得低下等の欠点を解消しようとするものであ
る。
されるのを防止し、前記の如き半導体装置の不安定動作
、発振、利得低下等の欠点を解消しようとするものであ
る。
発明の構成
本発明は、半導体チップ上に於ける例えばゲート電極引
き出し部分である入力端子を誘電体膜を介して接地部分
と対向させて分布定数回路となし、且つ、例えばドレイ
ン電極引き出し部分である出力端子を誘電体膜を介して
接地部分と対向させて分布定数回路としである。
き出し部分である入力端子を誘電体膜を介して接地部分
と対向させて分布定数回路となし、且つ、例えばドレイ
ン電極引き出し部分である出力端子を誘電体膜を介して
接地部分と対向させて分布定数回路としである。
発明の実施例
第3図、第4図、第5図は本発明一実施例の要部平面図
、要部切断側面図、要部切断拡大側面図である。
、要部切断側面図、要部切断拡大側面図である。
各図に於いて、11はGaAs半導体部分11S及び金
属部分11Mとからなる基板、12はメ(3) す状活性領域、13はソース電極及びその引き出し部分
、14はドレイン電極及びその引き出し部分、15は二
酸化シリコン或いはポリイミド等の誘電体膜、16はゲ
ート電極及びその引き出し部分をそれぞれ示している。
属部分11Mとからなる基板、12はメ(3) す状活性領域、13はソース電極及びその引き出し部分
、14はドレイン電極及びその引き出し部分、15は二
酸化シリコン或いはポリイミド等の誘電体膜、16はゲ
ート電極及びその引き出し部分をそれぞれ示している。
尚、金属部分11Mは具体的には、第5図から明らかな
ように、金・ゲルマニウム/ニッケル/金(Au−Ge
/Ni/Au)からなる層111Ila及び金(Au)
がラナル層11mbとで構成されている。
ように、金・ゲルマニウム/ニッケル/金(Au−Ge
/Ni/Au)からなる層111Ila及び金(Au)
がラナル層11mbとで構成されている。
本実施例に於いては、ドレイン電極の引き出し部分14
は誘電体膜の一種である半導体部分IISとその下面の
金属部分(図示せず)とで分布定数回路を構成するよう
に、また、ゲート電極の引き出し部分16は誘電体膜1
5とその下面のソース電極及びその引き出し部分I3或
いは金属部分11Mとで分布定数回路を構成するように
設計されているものである。尚、基板11としては、全
てをG a A s半導体で形成し、該基板11にバイ
ア(via) ・ホールを形成し、そのバイア・ホー
ルに埋め込んだ金属で接地部分となるソース電(4) 極の引き出し部分と基板11の下面の金属部分とを結合
するようにしても良い。
は誘電体膜の一種である半導体部分IISとその下面の
金属部分(図示せず)とで分布定数回路を構成するよう
に、また、ゲート電極の引き出し部分16は誘電体膜1
5とその下面のソース電極及びその引き出し部分I3或
いは金属部分11Mとで分布定数回路を構成するように
設計されているものである。尚、基板11としては、全
てをG a A s半導体で形成し、該基板11にバイ
ア(via) ・ホールを形成し、そのバイア・ホー
ルに埋め込んだ金属で接地部分となるソース電(4) 極の引き出し部分と基板11の下面の金属部分とを結合
するようにしても良い。
次に、第6図乃至第8図を参照しつつ、金属部分11M
を形成する場合について説明する。
を形成する場合について説明する。
第6図は半導体チップとバイア・ホールとの位置関係を
明らかにする為のウェハの要部平面図である。
明らかにする為のウェハの要部平面図である。
図に於いて、Wはウェハ、Cpは半導体チップ、VHは
ウェハWの裏面から形成されたバイア・ホール、DLは
チップ分割ラインをそれぞれ示している。
ウェハWの裏面から形成されたバイア・ホール、DLは
チップ分割ラインをそれぞれ示している。
図示されたウェハWは、バイア・ホールvHが形成され
、そのバイア・ホールVHを埋め、且つ、ウェハWの裏
面にも延在する金属部分11Mが形成されてから、ダイ
シング・ソーに依り複数の半導体チップCpとして分離
されるものである。
、そのバイア・ホールVHを埋め、且つ、ウェハWの裏
面にも延在する金属部分11Mが形成されてから、ダイ
シング・ソーに依り複数の半導体チップCpとして分離
されるものである。
第7図及び第8図は工程要所に於けるウェハの要部切断
側面図であり、第3図乃至第6図に関して説明した部分
と同部分は同記号で指示しである。
側面図であり、第3図乃至第6図に関して説明した部分
と同部分は同記号で指示しである。
第7図参照
(5)
■ ウェハWの表面側にロウ材Xを適用して全体をガラ
ス板Gに貼着する。
ス板Gに貼着する。
■ 当初、厚さが約400〔μm〕程度であるウェハW
の裏面をラッピング或いはエツチングする等して厚さ約
40〔μm〕程度にする。
の裏面をラッピング或いはエツチングする等して厚さ約
40〔μm〕程度にする。
■ バイア・ホール形成用の開口を有するフォト・レジ
スト膜Rを形成する。
スト膜Rを形成する。
■ フォト・レジスト膜RをマスクとしてウェハWのエ
ツチングを行ないバイア・ホールVHを形成する。
ツチングを行ないバイア・ホールVHを形成する。
第8図参照
■ フォト・レジスト膜Rを除去し、蒸着法を通用する
ことに依り、金・ゲルマニウム/ニッケル/金屓11m
aを形成する。
ことに依り、金・ゲルマニウム/ニッケル/金屓11m
aを形成する。
■ バイア・ホールVHの部分以外を適当なマスク膜で
覆い、鍍金法を適用することに依り、金層limbを形
成する。尚、この場合、マスク膜を用いずに、金I!1
1mbを破線で示すように延在させたままにしても良い
。
覆い、鍍金法を適用することに依り、金層limbを形
成する。尚、この場合、マスク膜を用いずに、金I!1
1mbを破線で示すように延在させたままにしても良い
。
■ ロウ材Xを熔解してウェハWをガラス板Gが(6)
ら判断1し、ダイシング・ソーで分離して半導体チップ
Cpを得る。
Cpを得る。
第9図は第3図、第4図、第5図に示した実施例を実装
した場合を説明する為の要部切断側面図であり、第3図
、第4図、第5図に関して説明した部分と同部分は同記
号で指示しである。
した場合を説明する為の要部切断側面図であり、第3図
、第4図、第5図に関して説明した部分と同部分は同記
号で指示しである。
図に於いて、17は接地基台、18及び19はとAl2
O3からなる絶縁物基板、20及び21はマイクロ・ス
トリップ線路、22及び23は接続リボンをそれぞれ示
している。
O3からなる絶縁物基板、20及び21はマイクロ・ス
トリップ線路、22及び23は接続リボンをそれぞれ示
している。
各図の説明から判るように、本発明に依る半導体装置で
は、半導体チップに於けるトランジスタ動作する部分の
極く近傍まで分布定数回路になっている。唯、半導体チ
ップ上の入力端子或いは出力端子と外部回路のマイクロ
・ストリップ線路とを接続する部分は不連続となってい
るが、半導体チップ内の入出力端子がマイクロ・ストリ
ップ線路化されているので、前記接続を図示例の如く接
続リボンを用いて行なうことに依り、不連続の影響を殆
ど無視し得るようにすることができる。
は、半導体チップに於けるトランジスタ動作する部分の
極く近傍まで分布定数回路になっている。唯、半導体チ
ップ上の入力端子或いは出力端子と外部回路のマイクロ
・ストリップ線路とを接続する部分は不連続となってい
るが、半導体チップ内の入出力端子がマイクロ・ストリ
ップ線路化されているので、前記接続を図示例の如く接
続リボンを用いて行なうことに依り、不連続の影響を殆
ど無視し得るようにすることができる。
(7)
発明の効果
本発明に依れば、半導体チソブ−ヒの入出力端子を分布
定数回路にしてあり、それを外部回路のマイクロ・スト
リップ線路と接続することに依り、電磁波の不要な輻射
を低減することができるので、従来、この種半導体装置
に発生し易かった電磁波の輻射用、正帰還や負帰還に依
る不安定動作、発振、利得低下等の問題を解消すること
ができるものである。また、ボンディング・ワイヤに依
る寄生素子の影響が無くなり、広帯域の整合が可能であ
り、そして、活性領域の極く近傍まで、均一な動作をす
ることができる。更にまた、ゲート抵抗は従来の半導体
装置に比較して小さくなる。
定数回路にしてあり、それを外部回路のマイクロ・スト
リップ線路と接続することに依り、電磁波の不要な輻射
を低減することができるので、従来、この種半導体装置
に発生し易かった電磁波の輻射用、正帰還や負帰還に依
る不安定動作、発振、利得低下等の問題を解消すること
ができるものである。また、ボンディング・ワイヤに依
る寄生素子の影響が無くなり、広帯域の整合が可能であ
り、そして、活性領域の極く近傍まで、均一な動作をす
ることができる。更にまた、ゲート抵抗は従来の半導体
装置に比較して小さくなる。
第1図は従来例の要部斜面図、第2図は第1図に見られ
る従来例の要部切断側面図、第3図乃至第5図は本発明
一実施例の要部平面図、要部切断側面図、要部切断拡大
側面図、第6図乃至第8図はウェハに於ける金属部分を
形成する場合を説明する為の工程要所に於けるウェハの
要部平面図及(8) び要部切断側面図、第9図は第3図乃至第5図に示した
半導体チップの実装状態を表わす要部切断側面図である
。 図に於いて、11は基板、113はQa7!、s半導体
部分、IIMは金属部分、12はメサ状活性領域、13
はソース電極及びその引き出し部分、14はドレイン電
極及びその引き出し部分、15は二酸化シリコン或いは
ポリイミド等の誘電体膜、16はゲート電極及びその引
き出し部分、17は接地基台、18及び19はA7!2
03からなる絶縁物基板、20及び21はマイクロ・ス
トリップ線路、22及び23は接続リボンである。 特許出願人 富±1ffi株式会社代理人弁理士
玉蟲 久五部 (外3名) (9) 第7図 第8図 第9図
る従来例の要部切断側面図、第3図乃至第5図は本発明
一実施例の要部平面図、要部切断側面図、要部切断拡大
側面図、第6図乃至第8図はウェハに於ける金属部分を
形成する場合を説明する為の工程要所に於けるウェハの
要部平面図及(8) び要部切断側面図、第9図は第3図乃至第5図に示した
半導体チップの実装状態を表わす要部切断側面図である
。 図に於いて、11は基板、113はQa7!、s半導体
部分、IIMは金属部分、12はメサ状活性領域、13
はソース電極及びその引き出し部分、14はドレイン電
極及びその引き出し部分、15は二酸化シリコン或いは
ポリイミド等の誘電体膜、16はゲート電極及びその引
き出し部分、17は接地基台、18及び19はA7!2
03からなる絶縁物基板、20及び21はマイクロ・ス
トリップ線路、22及び23は接続リボンである。 特許出願人 富±1ffi株式会社代理人弁理士
玉蟲 久五部 (外3名) (9) 第7図 第8図 第9図
Claims (1)
- 半導体チップ上の入力端子を誘電体棒を介して接地部分
と対向させて分布定数回路とし、且つ、出力端子を誘電
体課を介して接地部分と対向させて分布定数回路として
なることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57233827A JP2520584B2 (ja) | 1982-12-30 | 1982-12-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57233827A JP2520584B2 (ja) | 1982-12-30 | 1982-12-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59124746A true JPS59124746A (ja) | 1984-07-18 |
JP2520584B2 JP2520584B2 (ja) | 1996-07-31 |
Family
ID=16961179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57233827A Expired - Lifetime JP2520584B2 (ja) | 1982-12-30 | 1982-12-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2520584B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4852176A (ja) * | 1971-10-29 | 1973-07-21 | ||
JPS4927171A (ja) * | 1972-07-06 | 1974-03-11 | ||
JPS5869947U (ja) * | 1981-11-06 | 1983-05-12 | 三菱電機株式会社 | マイクロ波半導体回路 |
-
1982
- 1982-12-30 JP JP57233827A patent/JP2520584B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4852176A (ja) * | 1971-10-29 | 1973-07-21 | ||
JPS4927171A (ja) * | 1972-07-06 | 1974-03-11 | ||
JPS5869947U (ja) * | 1981-11-06 | 1983-05-12 | 三菱電機株式会社 | マイクロ波半導体回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2520584B2 (ja) | 1996-07-31 |
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