DE102009030958B4 - Halbleiteranordnung mit einem Verbindungselement und Verfahren zur Herstellung einer solchen - Google Patents
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Abstract
Halbleiteranordnung, umfassend: einen ersten Chip (122) mit einem ersten Kontakt (126); einen zweiten Chip (124; 160) mit einer ersten Isolationsregion (134) und einem zweiten Kontakt (128), der die erste Isolationsregion (134) mindestens teilweise überlappt; und ein erstes Verbindungselement (132), das den zweiten Kontakt (128) mit dem ersten Kontakt (126) koppelt, wobei das erste Verbindungselement (132) durch eine Durchkontaktierung durch die erste Isolationsregion (134) definiert wird, dadurch gekennzeichnet, dass der zweite Kontakt (128) in einem Back-End-Of-Line- bzw. BEOL-Stapel (130) enthalten ist, welcher in dem zweiten Chip (124; 160) gebildete aktive Komponenten verbindet.
Description
- Ein System auf einem Chip (SoC) integriert verschiedene Technologien, wie etwa digitale Schaltungen, analoge Schaltungen, Mischsignalschaltungen, Speicherschaltungen usw., zu einem einzigen Halbleiterchip. Ein SoC wird typischerweise in eingebetteten Anwendungen verwendet, um die Platz- und Stromanforderungen des Systems zu verringern und um die Aufbaukosten des Systems im Vergleich zu der Verwendung von mehreren Halbleiterchips zur Erzielung derselben Funktion wie der des SoC zu verringern. SoC sind typischerweise aufgrund der mehreren in einem einzigen Halbleiterchip enthaltenen Technologien (z. B. analog, digital usw.) und aufgrund der typischerweise niedrigeren Ausbeuten, die erzielt werden, wenn mehrere Technologien auf einem einzigen Halbleiterchip kombiniert werden, kostspielig herzustellen.
- Eine Alternative zu SoC sind zwei oder mehr gestapelte Halbleiterchips, die ähnliche Funktionen wie ein SoC in einer kleinen Kapselung bereitstellen können. Jeder Halbleiterchip in dem Stapel von Halbleiterchips kann eine einzige Technologie enthalten, wodurch die Kosten jedes Halbleiterchips verringert und die Ausbeuten typischerweise vergrößert werden. Um die Halbleiterchips in einem Stapel von Halbleiterchips miteinander zu verbinden, werden jedoch typischerweise spezialisierte Werkzeuge und/oder kostspielige Prozesse verwendet.
- In den gattungsbildenden Schriften
US 5 904 495 A undUS 6 498 053 B2 ist ein Verfahren zur Herstellung eines integrierten Schaltkreises beschrieben, bei der zwei Wafer bzw. Halbleiterchips mittels einer Durchkontaktierung an einer Oberfläche eines der Wafer/Chips elektrisch miteinander verbunden werden. - Die
US 6 566 232 B1 zeigt eine Möglichkeit, vertikale Chips anhand einer vor dem Vereinzeln hergestellten Durchgangsbohrung zu stapeln, auszurichten und zu kontaktieren. - Die Schrift
US 6 593 645 B2 beschreibt eine dreidimensionale System-on-chip-Struktur, bei der die Chips gestapelt werden und daraufhin aufgebrachte elektrische Kontakte mit den elektrischen Anschlüssen der anderen Chips verbunden werden. - In der Schrift
US 5 851 894 A ist eine elektrische Verbindung zwischen zwei Halbleiterchips, die sich auf verschiedenen Substraten befinden, beschrieben. Diese Verbindung erfolgt mittels Durchkontakten, Metallisierungsschichten und anschließender elektrischer Kontaktierung. - Es ist nun Aufgabe der Erfindung, eine Halbleiteranordnung anzugeben, die eine einfache und kostengünstige Verbindung mehrerer Halbleiterchips ermöglicht.
- Ein Beispiel zeigt eine Halbleiteranordnung. Die Halbleiteranordnung enthält einen ersten Chip, ein Substrat und ein erstes Verbindungselement. Der erste Chip enthält eine erste Isolationsregion und einen ersten Kontakt, der die erste Isolationsregion mindestens teilweise überlappt. Das Substrat enthält einen zweiten Kontakt. Das erste Verbindungselement koppelt den ersten Kontakt mit dem zweiten Kontakt. Das erste Verbindungselement wird durch eine Durchkontaktierung durch die erste Isolationsregion definiert.
- Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen und Beispielen zu geben und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und Beispiele und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien dieser Ausführungsformen und Beispiele. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander.
- Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
-
1 zeigt eine Draufsicht eines Beispiels einer Halbleiteranordnung. -
2A zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiteranordnung. -
2B zeigt eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleiteranordnung. -
3 zeigt eine Querschnittsansicht einer Ausführungsform eines Substrats mit Isolationsregionen. -
4 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiterchips. -
5 zeigt eine Draufsicht einer Ausführungsform eines Wafers mit mehreren auf dem Wafer platzierten Halbleiterchips. -
6 zeigt eine Querschnittsansicht einer Ausführungsform des Platzierens eines Halbleiterchips auf einen anderen Halbleiterchip. -
7 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiterchips, der mit einem anderen Halbleiterchip gebondet ist. -
8 zeigt eine Querschnittsansicht einer Ausführungsform eines gedünnten Halbleiterchips, der mit einem anderen Halbleiterchip gebondet ist. -
9 zeigt eine Querschnittsansicht einer Ausführungsform einer Maskenmaterialschicht über dem gedünnten Halbleiterchip. -
10 zeigt eine Querschnittsansicht einer Ausführungsform der Maskenmaterialschicht nach dem Entfernen von Teilen der Maskenmaterialschicht. -
11 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips nach dem Ätzen von freigelegten Teilen der Isolationsregionen. -
12 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips nach dem Verbinden des gedünnten Halbleiterchips mit einem anderen Halbleiterchip. -
13 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips nach dem Abscheiden von Isolationsmaterial über dem gedünnten Halbleiterchip. -
14 zeigt eine Querschnittsansicht einer Ausführungsform von zwei gedünnten Halbleiterchips, die auf einem anderen Halbleiterchip gestapelt sind. -
15 zeigt eine Querschnittsansicht einer Ausführungsform einer über einem gedünnten Halbleiterchip gestapelten passiven Komponente. - In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres”, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
- Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern es nicht spezifisch anders erwähnt wird.
-
1 zeigt eine Draufsicht eines Beispiels für eine Halbleiteranordnung100 . Die Halbleiteranordnung100 enthält einen ersten Halbleiterchip bzw. ein erstes Substrat102 und einen zweiten Halbleiterchip bzw. ein zweites Substrat104 . Der zweite Halbleiterchip104 wird über dem ersten Halbleiterchip102 gestapelt und elektrisch mit dem ersten Halbleiterchip102 verbunden. Passive Komponenten wie etwa eine Spule110 und ein Kondensator112 werden über dem zweiten Halbleiterchip104 hergestellt oder gestapelt und elektrisch mit dem zweiten Halbleiterchip104 und/oder dem ersten Halbleiterchip102 verbunden. - Der zweite Halbleiterchip
104 kann ohne Verwendung von Lot, elektroplattierten Kontakten, Bonddrähten oder thermischen Bondprozessen elektrisch mit dem ersten Halbleiterchip102 verbunden werden. Der zweite Halbleiterchip104 wird durch ein oder mehrere Verbindungselemente elektrisch mit dem ersten Halbleiterchip102 verbunden, wobei jedes Verbindungselement durch eine Durchkontaktierung durch eine Isolationsregion des zweiten Halbleiterchips104 definiert wird. - In einem Beispiel enthält der erste Halbleiterchip
102 mehrere Bondkontaktstellen106 und der zweite Halbleiterchip104 enthält mehrere Bondkontaktstellen108 . Bei einer anderen Ausführungsform enthält der erste Halbleiterchip102 keine Bondkontaktstellen106 und der zweite Halbleiterchip104 enthält Bondkontaktstellen108 . Bei einer anderen Ausführungsform enthält der erste Halbleiterchip102 Bondkontaktstellen106 und der zweite Halbleiterchip104 enthält keine Bondkontaktstellen108 . Die Bondkontaktstellen106 und108 umfassen Aluminium, Kupfer oder ein anderes geeignetes Material. - In einem Beispiel werden der erste Halbleiterchip
102 und der zweite Halbleiterchip104 unter Verwendung verschiedener Technologien hergestellt. Zum Beispiel enthält bei einer Ausführungsform einer der Halbleiterchips eine digitale Schaltung und der andere der Halbleiterchips enthält eine analoge Schaltung. Bei einer anderen Ausführungsform enthält einer der Halbleiterchips einen Prozessor und der andere der Halbleiterchips enthält einen Speicher. Bei einer anderen Ausführungsform enthält einer der Halbleiterchips Elemente mit einer ersten minimalen Abmessung und der andere der Halbleiterchips enthält Elemente mit einer von der ersten minimalen Abmessung verschiedenen zweiten minimalen Abmessung. Bei anderen Ausführungsformen werden andere geeignete Kombinationen von Halbleiterchips verwendet. Durch separates Herstellen von Halbleiterchips unter Verwendung von verschiedenen Technologien und anschließendes Kombinieren dieser wie in1 dargestellt, werden die Kosten des Herstellens eines Systems mit einer einem System auf einem Chip (SoC) ähnlichen Funktionalität im Vergleich zu einem vergleichbaren SoC verringert. -
2A zeigt eine Querschnittsansicht einer Ausführungsform einer Halbleiteranordnung120a . Die Halbleiteranordnung120a enthält einen ersten Halbleiterchip (122 ) mit einem ersten Substrat138 und einen zweiten Halbleiterchip (124 ) mit einem zweiten Substrat136 . Der zweite Halbleiterchip124 wird über dem ersten Halbleiterchip122 gestapelt und elektrisch mit dem ersten Halbleiterchip122 verbunden. Der zweite Halbleiterchip124 wird ohne Verwendung von Lot, elektroplattierten Kontakten, Bonddrähten oder thermischen Bondprozessen elektrisch mit dem ersten Halbleiterchip122 verbunden. - Der erste Halbleiterchip
122 enthält ein Substrat138 , wie etwa ein Siliziumsubstrat oder ein anderes geeignetes Substrat, Kontakte126 und andere Schaltkreise und/oder Metallisierungsschichten (nicht gezeigt). Der zweite Halbleiterchip124 enthält ein gedünntes Substrat136 , Isolationsregionen134 , Verbindungselemente132 und einen BEOL-Stapel (Back-End-Of-Line)130 mit Kontakten128 . Bei einer Ausführungsform verbindet der BEOL-Stapel130 (nicht gezeigte) in dem Substrat136 gebildete aktive Komponenten. - Der erste Halbleiterchip
122 wird an der Grenzfläche140 mit dem zweiten Halbleiterchip124 gebondet. Bei einer Ausführungsform wird der erste Halbleiterchip122 adhäsiv an der Grenzfläche140 mit dem zweiten Halbleiterchip124 gebondet. Bei einer anderen Ausführungsform wird der erste Halbleiterchip122 direkt an der Grenzfläche140 mit dem zweiten Halbleiterchip124 gebondet. Bei einer anderen Ausführungsform wird der erste Halbleiterchip122 über Direktmetallbonden mit dem zweiten Halbleiterchip124 gebondet. Bei anderen Ausführungsformen wird der erste Halbleiterchip122 unter Verwendung eines anderen geeigneten Bondprozesses mit dem zweiten Halbleiterchip124 gebondet. - Die Kontakte
126 des ersten Halbleiterchips122 überlappen zumindest teilweise und kontaktieren Kontakte128 des zweiten Halbleiterchips124 entlang der Grenzfläche140 . Bei einer Ausführungsform umfassen die Kontakte126 und128 Aluminium, Kupfer, Wolfram oder ein anderes geeignetes elektrisch leitfähiges Material und sind nicht elektroplattiert. Ein Verbindungselement132 koppelt jeden Kontakt126 elektrisch mit dem Kontakt128 . Das Verbindungselement132 umfasst Aluminium, Kupfer, Wolfram oder ein anderes geeignetes elektrisch leitfähiges Material. Die Verbindungselemente132 werden in Durchkontaktierungen vorgesehen, die in den Isolationsregionen134 gebildet werden. -
2B zeigt eine Querschnittsansicht einer weiteren Ausführungsform einer Halbleiteranordnung120b . Die Halbleiteranordnung120b ist der zuvor mit Bezug auf2A beschriebenen und dargestellten Halbleiteranordnung120a ähnlich, mit der Ausnahme, dass in der Halbleiteranordnung120b die Kontakte126 des ersten Halbleiterchips122 die Kontakte128 des zweiten Halbleiterchips124 entlang der Grenzfläche140 nicht überlappen. Stattdessen trennt bei dieser Ausführungsform eine Lücke142 jeden Kontakt126 von dem Kontakt128 . Das Verbindungselement132 koppelt jeden Kontakt126 elektrisch mit dem Kontakt128 . - Die folgenden
3 –15 zeigen Ausführungsformen eines Prozesses zum Herstellen einer Halbleiteranordnung, wie etwa der zuvor mit Bezug auf1 beschriebenen und dargestellten Halbleiteranordnung100 oder der zuvor mit Bezug auf2A beschriebenen und dargestellten Halbleiteranordnung120a . Während die folgenden3 –15 Ausführungsformen zeigen, bei denen jeder Kontakt126 einen Kontakt128 überlappt, gelten die Ausführungsformen des Prozesses auch für die Herstellung der zuvor mit Bezug auf2B beschriebenen und dargestellten Halbleiteranordnung120b . -
3 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiterchips124a mit Isolationsregionen134a . Bei einer Ausführungsform umfasst der Chip124a ein Siliziumsubstrat136a . Bei einer Ausführungsform ist das Substrat136a ein Wafer. Teile des Siliziumsubstrats136a werden geätzt, um Öffnungen oder Gräben in dem Siliziumsubstrat136a bereitzustellen. Ein dielektrisches Material, wie etwa SiO2, SiN, oder ein anderes geeignetes dielektrisches Material, wird über dem Siliziumsubstrat136a und in den Öffnungen abgeschieden, um eine dielektrische Materialschicht bereitzustellen. Die dielektrische Materialschicht wird unter Verwendung von chemischer Aufdampfung (CVD), hochdichter plasmachemischer Aufdampfung (HDP-CVD), Atomschichtabscheidung (ALD), metallorganischer chemischer Aufdampfung (MOCVD), physikalischer Aufdampfung (PVD), Jet-Aufdampfung (JVP), Aufschleudern oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die dielektrische Materialschicht wird dann planarisiert, um das Siliziumsubstrat136a freizulegen und um die Isolationsregionen134a bereitzustellen. Die dielektrische Materialschicht wird unter Verwendung von chemischmechanischer Planarisierung (CMP) oder einer anderen geeigneten Planarisierungstechnik planarisiert. -
4 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleiterchips124b . Der Halbleiterchip124b enthält ein Siliziumsubstrat136a , Isolationsregionen134a und einen BEOL-Stapel130a mit Kontakten128 . In dem Siliziumsubstrat136a werden (nicht gezeigte) aktive Strukturen gebildet. Der BEOL-Stapel130a wird über dem Siliziumsubstrat136a und den Isolationsregionen134a gebildet. Der BEOL-Stapel130a verbindet die in dem Siliziumsubstrat136a gebildeten aktiven Strukturen und enthält Kontakte128 . Die Kontakte128 werden mindestens teilweise über den Isolationsregionen134a gebildet. Die Kontakte128 umfassen Aluminium, Kupfer, Wolfram oder ein anderes geeignetes elektrisch leitfähiges Material. Die Kontakte128 werden elektrisch mit Schaltungen in dem Halbleiterchip124b gekoppelt. Bei einer Ausführungsform wird der Halbleiterchip124b dann von anderen auf demselben Wafer wie der Halbleiterchip124b hergestellten Halbleiterchips getrennt. -
5 zeigt eine Draufsicht einer Ausführungsform eines Wafers150 mit mehreren auf dem Wafer150 platzierten Halbleiterchips124b . Bei einer Ausführungsform enthält der Wafer150 wie zuvor mit Bezug auf2 beschrieben und dargestellt vor der Trennung mehrere Halbleiterchips122 . Jeder Halbleiterchip122 wird an einen anderen Halbleiterchip122 angrenzend hergestellt und enthält wie bei152 angegeben Grenzen. Jeder Halbleiterchip124b wird umgedreht und an einen Halbleiterchip122 auf dem Wafer150 gebondet. -
6 zeigt eine Querschnittsansicht einer Ausführungsform des Platzierens eines Halbleiterchips124b auf einen Halbleiterchip122 . Jeder Halbleiterchip124b wird umgedreht und wie durch die Pfeile154 angegeben auf einem Halbleiterchip122 platziert. Jeder Halbleiterchip124b wird so platziert, dass jeder Kontakt128 einen Kontakt126 des Halbleiterchips122 mindestens teilweise überlappt. Es ist keine präzise Platzierung jedes Halbleiterchips124b auf einem Halbleiterchip122 notwendig, solange jeder Kontakt128 mindestens teilweise einen Kontakt126 des Halbleiterchips122 überlappt. -
7 zeigt eine Querschnittsansicht einer Ausführungsform des mit dem Halbleiterchip122 gebondeten Halbleiterchips124b . Der Halbleiterchip124b wird über adhäsives Bonden, direktes Bonden, wie etwa Direktmetallbonden, oder einen anderen geeigneten Prozess mit dem Halbleiterchip122 gebondet. -
8 zeigt eine Querschnittsansicht einer Ausführungsform eines gedünnten Halbleiterchips124c , der mit einem Halbleiterchip122 gebondet ist. Das Siliziumsubstrat136a des Halbleiterchips124b wird gedünnt, um die Isolationsregionen134a freizulegen und um das gedünnte Siliziumsubstrat136 und den gedünnten Halbleiterchip124c bereitzustellen. Das Siliziumsubstrat136a wird durch Schleifen oder durch Verwendung eines anderen geeigneten Prozesses gedünnt. Da der Halbleiterchip124b gedünnt wird, nachdem der Halbleiterchip124b mit dem Halbleiterchip122 gebondet wird, wird die Handhabung des gedünnten Halbleiterchips vermieden. -
9 zeigt eine Querschnittsansicht einer Ausführungsform einer Maskenmaterialschicht156a über dem gedünnten Halbleiterchip124c . Ein lichtempfindliches Material oder ein anderes geeignetes Maskenmaterial wird über dem gedünnten Chip124c abgeschieden, um die Maskenmaterialschicht156a bereitzustellen. Die Maskenmaterialschicht156a wird unter Verwendung einer Aufschleuder- oder einer anderen geeigneten Abscheidungstechnik abgeschieden. -
10 zeigt eine Querschnittsansicht einer Ausführungsform der Maskenmaterialschicht156b nach dem Entfernen von Teilen der Maskenmaterialschicht156a . Die Maskenmaterialschicht156a wird strukturiert, um Öffnungen158 bereitzustellen, die mindestens einen Teil jeder Isolationsregion134a freilegen, und um die Maskenmaterialschicht156b bereitzustellen. Die Maskenmaterialschicht156a wird unter Verwendung eines Fotolithografieprozesses oder eines anderen geeigneten Prozesses strukturiert. -
11 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips124d nach dem Ätzen von freigelegten Teilen der Isolationsregionen134a . Die freigelegten Teile der Isolationsregionen134a und die darunter liegenden Teile des BEOL-Stapels130a werden geätzt, um mindestens einen Teil jedes Kontakts126 und128 freizulegen, und um die Isolationsregionen134b , den BEOL-Stapel130 und den gedünnten Halbleiterchip124d bereitzustellen. Bei einer Ausführungsform verjüngen sich die Seitenwände der Öffnungen158 in den Isolationsregionen134b und dem BEOL-Stapel130 . Bei einer anderen Ausführungsform sind die Seitenwände der Öffnungen158 im Wesentlichen vertikal. -
12 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips124e nach dem Verbinden des gedünnten Halbleiterchips124d mit dem Halbleiterchip122 . Ein elektrisch leitfähiges Material, wie etwa Aluminium, Kupfer, Wolfram oder ein anderes geeignetes Material, wird in die Öffnungen158 über den Kontakten126 und128 abgeschieden, um die Verbindungselemente132 bereitzustellen. Jedes Verbindungselement132 koppelt elektrisch den Kontakt126 mit dem Kontakt128 , um den Halbleiterchip122 elektrisch mit dem Halbleiterchip124e zu verbinden. Das elektrisch leitfähige Material wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, stromloser Plattierung oder einer anderen geeigneten Abscheidungstechnik abgeschieden. - Bei einer Ausführungsform wird das elektrisch leitfähige Material über der Maskenmaterialschicht
156b und in die Öffnungen158 abgeschieden. Bei dieser Ausführungsform wird das elektrisch leitfähige Material dann vertiefungsgeätzt, um die Verbindungselemente132 bereitzustellen. Bei einer anderen Ausführungsform wird das elektrisch leitfähige Material planarisiert, um die Maskenmaterialschicht156b freizulegen und um die Öffnungen158 füllende Verbindungselemente bereitzustellen. Das elektrisch leitfähige Material wird unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnik planarisiert. Bei anderen Ausführungsformen wird die Maskenmaterialschicht156b entfernt, bevor das elektrisch leitfähige Material abgeschieden wird, um die Verbindungselemente132 bereitzustellen. -
13 zeigt eine Querschnittsansicht einer Ausführungsform des gedünnten Halbleiterchips124 nach der Abscheidung von Isolationsmaterial über dem gedünnten Halbleiterchip124 . Ein dielektrisches Material wie etwa SiO2, SiN oder ein anderes geeignetes dielektrisches Material wird über dem Siliziumsubstrat136 , den Isolationsregionen134b und den Verbindungselementen132 abgeschieden, um eine dielektrische Materialschicht bereitzustellen. Die dielektrische Materialschicht wird unter Verwendung von CVD, HDP-CVD, ALD, MOCVD, PVD, JVP, Aufschleudern oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die dielektrische Materialschicht wird dann planarisiert, um die Isolationsregionen134 bereitzustellen. Die dielektrische Materialschicht wird unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnik planarisiert. Bei einer Ausführungsform wird die dielektrische Materialschicht planarisiert, um das Substrat136 freizulegen. Bei einer anderen Ausführungsform verbleibt nach der Planarisierung eine Schicht aus dielektrischem Material über dem Substrat136 , um den Halbleiterchip124 für das Stapeln zusätzlicher Halbleiterchips oder passiver Komponenten auf dem Halbleiterchip124 vorzubereiten. -
14 zeigt eine Querschnittsansicht einer Ausführungsform von zwei auf dem Halbleiterchip122 gestapelten gedünnten Halbleiterchips160 und162 , wobei der Halbleiterchip162 in den Ansprüchen als ”weiterer Chip” bezeichnet wird. Jeder Halbleiterchip160 und162 ist dem zuvor mit Bezug auf13 beschriebenen und dargestellten Halbleiterchip124 ähnlich, mit der Ausnahme, dass die Verbindungselemente132 mit Verbindungselementen164 ersetzt sind. Zusätzlich sind die Verbindungselemente164 elektrisch mit Kontakten166 in dem Halbleiterchip160 und162 gekoppelt. - Der Halbleiterchip
160 wird unter Verwendung eines dem zuvor mit Bezug auf3 –12 beschriebenen und dargestellten Prozess ähnlichen Prozesses hergestellt, gebondet und elektrisch mit dem Chip122 verbunden. Die Kontakte166 werden auf dem Chip160 gebildet und elektrisch mit den Verbindungselementen164 gekoppelt. Das Isolationsmaterial168 umgibt die Kontakte166 lateral. Ein dem zuvor mit Bezug auf3 –12 beschriebenen und dargestellten Prozess ähnlicher Prozess wird dann wiederholt, um den Halbleiterchip162 herzustellen, zu bonden und elektrisch mit dem Halbleiterchip160 zu verbinden. Es kann jede beliebige geeignete Anzahl von Halbleiterchips auf dem Chip122 gestapelt werden. Jeder Halbleiterchip in dem Stapel wird elektrisch mit einem oder mehreren der unteren Halbleiterchips in dem Stapel verbunden. -
15 zeigt eine Querschnittsansicht einer Ausführungsform einer über einem gedünnten Halbleiterchip170 gestapelten passiven Komponente174 . Der gedünnte Halbleiterchip170 ist dem zuvor mit Bezug auf14 beschriebenen und dargestellten gedünnten Halbleiterchip160 ähnlich, mit der Ausnahme, dass ein Kontakt166 mit einem Kontakt172 ersetzt ist. Der Kontakt172 wird über dem Substrat136 hergestellt und elektrisch mit einem Verbindungselement164 gekoppelt. Der Kontakt172 wird lateral durch Isolationsmaterial168 umgeben. Bei einer Ausführungsform wird die passive Komponente174 über dem Isolationsmaterial168 und mindestens einem Teil des Kontakts172 unter Verwendung von Halbleiterprozessen hergestellt. Bei einer anderen Ausführungsform wird eine passive Komponente174 mit dem Isolationsmaterial168 und mindestens einem Teil des Kontakts172 gebondet. Der Kontakt172 koppelt das Verbindungselement164 und damit den Halbleiterchip170 und den Halbleiterchip122 elektrisch mit der passiven Komponente174 . Die passive Komponente174 umfasst eine Spule, einen Kondensator oder eine andere geeignete Komponente. - Ausführungsformen stellen Halbleiteranordnungen mit gedünnten Halbleiterchips oder -substraten bereit, die über einem oder mehreren anderen Halbleiterchips oder -substraten gestapelt und elektrisch mit diesen verbunden werden. Andere Ausführungsformen stellen passive Komponenten bereit, die über einem oder mehreren gedünnten Halbleiterchips oder -substraten gestapelt und elektrisch mit diesen verbunden werden. Die elektrischen Verbindungselemente zwischen den gestapelten Elementen werden durch in Isolationsregionen gebildete Durchkontaktierungen definiert. Die elektrischen Verbindungselemente zwischen den gestapelten Elementen werden ohne Verwendung von Lot, elektroplattierten Kontakten, Bonddrähten oder thermischen Bondprozessen bereitgestellt. Deshalb sind keine spezialisierten Werkzeuge notwendig, um die gestapelten Elemente zu verbinden, wodurch die Herstellungskosten verglichen mit typischen Verfahren verringert werden.
Claims (12)
- Halbleiteranordnung, umfassend: einen ersten Chip (
122 ) mit einem ersten Kontakt (126 ); einen zweiten Chip (124 ;160 ) mit einer ersten Isolationsregion (134 ) und einem zweiten Kontakt (128 ), der die erste Isolationsregion (134 ) mindestens teilweise überlappt; und ein erstes Verbindungselement (132 ), das den zweiten Kontakt (128 ) mit dem ersten Kontakt (126 ) koppelt, wobei das erste Verbindungselement (132 ) durch eine Durchkontaktierung durch die erste Isolationsregion (134 ) definiert wird, dadurch gekennzeichnet, dass der zweite Kontakt (128 ) in einem Back-End-Of-Line- bzw. BEOL-Stapel (130 ) enthalten ist, welcher in dem zweiten Chip (124 ;160 ) gebildete aktive Komponenten verbindet. - Halbleiteranordnung nach Anspruch 1, wobei der zweite Chip (
124 ;160 ) über adhäsives Bonden oder Direktmetallbonden mit dem ersten Chip (122 ) gebondet wird. - Halbleiteranordnung nach Anspruch 1 oder 2, wobei der zweite Chip (
160 ) einen dritten Kontakt umfasst und wobei die Halbleiteranordnung ferner Folgendes umfasst: einen weiteren Chip (162 ) mit einer zweiten Isolationsregion (134 ) und einem vierten Kontakt, der die zweite Isolationsregion (134 ) mindestens teilweise überlappt; und ein zweites Verbindungselement (164 ), das den dritten Kontakt mit dem vierten Kontakt koppelt, wobei das zweite Verbindungselement (164 ) durch eine Durchkontaktierung durch die zweite Isolationsregion (134 ) definiert wird. - Halbleiteranordnung nach einem oder mehreren der vorherigen Ansprüche, ferner umfassend: eine passive Komponente (
110 ,112 ), die an dem zweiten Chip (124 ;160 ) angebracht und elektrisch mit dem ersten Verbindungselement (132 ) gekoppelt ist. - Halbleiteranordnung nach einem oder mehreren der vorherigen Ansprüche, wobei der zweite Chip (
124 ;160 ) eine digitale Schaltung umfasst und wobei der erste (122 ) ein Chip einer analogen Schaltung ist. - Halbleiteranordnung nach einem oder mehreren der vorherigen Ansprüche, wobei der zweite Chip (
124 ;160 ) einen Speicher umfasst und wobei der erste Chip (122 ) ein Chip mit einem Prozessor ist. - Verfahren zum Herstellen einer Halbleiteranordnung, umfassend: Bereitstellen eines ersten Chips (
122 ) mit einem ersten Kontakt (126 ); Bereitstellen eines zweiten Chips (124 ;160 ) mit einem zweiten Kontakt (128 ) mindestens teilweise über einer ersten Isolationsregion (134 ); Anbringen des zweiten Chips (124 ;160 ) an dem ersten Chip (122 ); Entfernen eines Teils der ersten Isolationsregion (134 ), um einen Teil des ersten Kontakts (126 ) und einen Teil des zweiten Kontakts (128 ) freizulegen; und Abscheiden eines Materials über den freigelegten Teilen des ersten Kontakts (126 ) und des zweiten Kontakts (128 ), um den zweiten Chip (124 ;160 ) mit dem ersten Chip (122 ) zu verbinden. - Verfahren nach Anspruch 7, ferner umfassend: Dünnen einer Rückseite des zweiten Chips (
124 ;160 ) nach dem Anbringen des zweiten Chips (124 ;160 ) an dem ersten Chip (122 ). - Verfahren nach Anspruch 8, wobei das Dünnen der Rückseite umfasst, die Rückseite zu dünnen, um die erste Isolationsregion (
134 ) freizulegen. - Verfahren nach einem oder mehreren der Ansprüche 7 bis 9, wobei das Anbringen des zweiten Chips (
124 ;160 ) an dem ersten Chip (122 ) Direktmetallbonden oder adhäsives Bonden des zweiten Chips (124 ;160 ) mit dem ersten Chip (122 ) umfasst. - Verfahren nach einem oder mehreren der Ansprüche 7 bis 10, ferner umfassend: Herstellen eines dritten Kontakts auf dem zweiten Chip (
124 ;160 ); Herstellen einer passiven Komponente (110 ,112 ) auf dem zweiten Chip (124 ;160 ); und elektrisches Koppeln der passiven Komponente (110 ,112 ) mit dem dritten Kontakt. - Verfahren nach einem oder mehreren der Ansprüche 7 bis 11, ferner umfassend: Herstellen eines dritten Kontakts auf dem zweiten Chip (
124 ;160 ); Bereitstellen eines weiteren Chips (162 ) mit einem vierten Kontakt mindestens teilweise über einer zweiten Isolationsregion (134 ); Anbringen des weiteren Chips (162 ) an dem zweiten Chip (160 ); Entfernen eines Teils der zweiten Isolationsregion (134 ), um einen Teil des dritten Kontakts und einen Teil des vierten Kontakts freizulegen; und Abscheiden eines Materials über den freigelegten Teilen des dritten Kontakts und des vierten Kontakts, um den weiteren Chip (162 ) mit dem zweiten Chip (160 ) zu verbinden.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/178,307 US7781887B2 (en) | 2005-03-03 | 2008-07-23 | Semiconductor device including an interconnect |
US12/178,307 | 2008-07-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102009030958A1 DE102009030958A1 (de) | 2010-02-04 |
DE102009030958B4 true DE102009030958B4 (de) | 2014-01-23 |
Family
ID=41463015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102009030958.6A Expired - Fee Related DE102009030958B4 (de) | 2008-07-23 | 2009-06-29 | Halbleiteranordnung mit einem Verbindungselement und Verfahren zur Herstellung einer solchen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102009030958B4 (de) |
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DE102009030958A1 (de) | 2010-02-04 |
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Legal Events
Date | Code | Title | Description |
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OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
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R082 | Change of representative | ||
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