KR20140131786A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 관통전극(TSV) 형성 시 구리이온 마이그레이션을 방지할 수 있는 기술에 관한 것이다.
본 발명에 따른 반도체 소자는, 일면에 회로 패턴을 포함하는 반도체 기판; 상기 반도체 기판의 타면에 형성되는 절연막; 상기 반도체 기판 및 상기 절연막을 관통하는 관통전극; 및 상기 관통전극 측벽에 형성되며 상기 반도체 기판의 타면으로 돌출되어 일부가 상기 절연막과 접하도록 형성되는 산화막을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 관통전극(TSV) 형성 시 구리이온 마이그레이션을 방지할 수 있는 기술에 관한 것이다.
반도체 집적 회로의 패키징 기술 중 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수 개 적층한 패키지로서, 이를 통상 적층 칩 패키지(stack chip package)라 한다.
여기서, 적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 또한 대량 생산 등의 잇점이 있는 반면에 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서 각 칩의 본딩 패드와 기판의 전도성 회로 패턴 간에 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라 와이어 본딩을 위한 공간이 필요하고 또한 와이어가 연결되는 기판의 회로 패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여 스택 패키지의 한 예로 관통 전극(TSV: Through silicon via)를 이용한 구조가 제안되었는 바 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한다.
그런데, 이러한 관통 전극(Through Substrate Via, TSV)을 제조한 이후에도 다른 제조 공정을 통하여 지속적인 열(Thermal)에 노출되어 관통 실리콘 비아 내의 금속물질(예컨대, 구리이온)이 스트레스(stress)를 받아 반도체 소자 내의 활성영역에 게더링되어, 게더링된 금속물질이 소수 캐리어에 대한 생성 및 재결합 중심(generation & recombination center)으로 작용하여 누설전류(leakage current)를 유발하고 이로써 반도체 패키지의 전기적인 특성을 열화시키는 문제점이 있었다.
반도체 기판 및 층간절연막을 관통하는 관통전극 형성 시 관통전극 측벽에 형성된 산화막 통해 구리이온 마이그레이션(Cu migration)이 발생하여, 구리이온이 셀 영역의 반도체 기판의 활성영역에 흡수되어 활성영역 상부의 비트라인 콘택에 크랙 등을 유발시키는 문제점이 있었다.
본 발명에서는 관통전극(TSV) 형성 시 구리이온 마이그레이션(Cu migration)을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 일면에 회로 패턴을 포함하는 반도체 기판; 상기 반도체 기판의 타면에 형성되는 절연막; 상기 반도체 기판 및 상기 절연막을 관통하는 관통전극; 및 상기 관통전극 측벽에 형성되며 상기 반도체 기판의 타면으로 돌출되어 일부가 상기 절연막과 접하도록 형성되는 산화막을 포함할 수 있다.
또한, 상기 산화막은 상기 절연막 외부로 노출되지 않도록 할 수 있다. 또한, 관통전극 상에 형성되는 금속장벽막을 더 포함할 수 있고, 상기 금속장벽막 상에 형성되는 방지막을 더 포함할 수 있다.
상기 절연막 및 상기 방지막은 질화막(nitride)을 포함할 수 있고, 상기 산화막은 상기 반도체 기판의 타면으로부터 적어도 1~2.5㎛ 높이로 돌출되어 형성될 수 있다. 또한, 상기 반도체 기판의 타면 상에 형성되는 마스크막을 더 포함할 수 있고, 상기 마스크막은 포토 레지스트(photoresist) 또는 카본(carbon) 계열의 물질로 형성될 수 있으며, 상기 관통전극은 상기 마스크막을 관통하여 상기 마스크막 상으로 돌출되도록 형성될 수 있다.
또한, 상기 산화막은 상기 반도체 기판의 타면 상으로 돌출되도록 형성되며 상기 마스크막 외부로 노출되지 않으며, 상기 마스크막은 적어도 3~3.5㎛ 높이로 형성될 수 있다.
본 발명에 따른 반도체 소자 제조 방법은, 일면에 회로 패턴을 포함하는 반도체 기판을 관통하는 관통전극과 상기 관통전극 측벽에 산화막을 형성하는 단계; 상기 산화막이 상기 반도체 기판의 타면으로 돌출되도록 상기 반도체 기판의 타면 및 상기 산화막 일부를 식각하는 단계; 및 상기 반도체 기판의 타면에 절연막을 형성하는 단계를 포함할 수 있다.
또한, 상기 산화막을 형성하는 단계는, 상기 반도체 기판에 관통전극 형성을 위한 수직홀을 형성하는 단계; 상기 수직홀 내면에 단차를 따라 상기 산화막을 형성하는 단계; 및 상기 산화막 상의 상기 수직홀 내부를 도전물질로 채워 상기 관통전극을 형성하는 단계를 포함할 수 있다.
또한, 상기 도전물질로 채우기 전에, 상기 수직홀 내면 상에 상기 산화막을 형성한 후, 상기 산화막 상에 방지막을 형성하는 단계; 상기 방지막 상에 금속장벽막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 산화막 일부를 식각하는 단계는, 상기 반도체 기판의 타면의 일부를 식각하여 상기 관통전극 측벽을 일부 노출시키는 단계; 상기 반도체 기판 타면에 마스크막을 형성하는 단계; 상기 마스크막을 마스크로 하여 상기 관통전극 상부 및 측벽의 산화막을 일부 제거하는 단계; 및 상기 마스크막을 제거하여 상기 반도체 기판의 타면과 상기 반도체 기판 타면보다 돌출되는 산화막을 노출시키는 단계를 포함할 수 있다.
또한, 상기 마스크막을 형성하는 단계는, 상기 관통전극이 상기 마스크막을 관통하여 상기 관통전극이 상기 마스크막 상으로 돌출되도록 상기 마스크막을 형성할 수 있다.
또한, 상기 관통전극 상부 및 측벽의 산화막을 일부 제거하는 단계에서, 상기 산화막을 상기 반도체 기판의 타면 상으로 돌출되도록 형성하고 상기 마스크막 외부로 노출되지 않도록 형성할 수 있다.
또한, 상기 반도체 기판의 타면에 절연막을 형성하는 단계는, 상기 관통전극 및 상기 산화막이 노출되지 않도록 상기 반도체 기판의 타면 전면에 상기 절연막을 증착하는 단계; 및 상기 절연막을 평탄화하여 상기 관통전극이 노출되도록 하는 단계를 포함할 수 있다.
또한, 상기 마스크막은 포토 레지스트(photoresist) 또는 카본(carbon) 계열의 물질로 형성될 수 있고, 상기 절연막 및 상기 방지막은 질화막(nitride)을 포함할 수 있다.
본 발명은 관통전극(TSV) 형성 시 구리이온 마이그레이션을 방지하여 구리이온에 의한 비트라인 콘택 크랙 발생 등을 방지하여 반도체 수율을 향상시키는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도,
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 공정 단면도,
도 3은 본 발명의 산화막과 반도체 기판 사이의 위치를 설명하기 위한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 실시예를 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자는 반도체 기판(101) 및 절연막(115)을 관통하여 형성된 관통전극(109), 관통전극(109)을 둘러싸는 금속장벽막(108), 금속장벽막(108)을 둘러싸는 방지막(107), 방지막(107) 측벽에 형성되는 산화막(105), 메탈라인 M1, M2를 포함하며 반도체 기판(101) 상면에 형성된 층간절연막(111)을 포함한다. 이때, 관통전극(109) 측벽의 산화막(105)은 반도체 기판(101)의 타면보다 돌출되도록 형성된다. 즉, 산화막(105)의 상부면이 반도체 기판(101)의 타면보다 높게 형성된다.
이처럼, 본 발명은 관통전극(109) 측벽의 산화막(105)을 일부 제거하여 반도체 기판(101)의 후면을 백그라인딩(back grinding)할 때 관통전극(109) 상부가 노출되더라도 관통전극(109) 측벽의 산화막(105)을 통해 구리 마이그레이션(Cu migration)이 발생하는 것을 방지할 수 있다.
또한, 관통전극(109) 측벽의 산화막(105)의 상부면이 반도체 기판(101) 상부면보다 높게 형성되도록 함으로써, 반도체 기판(101) 상부에 절연막(115) 형성 시 반도체 기판(101)과 절연막(1150 사이에 형성되는 보이드(void)로 인해 반도체 기판(101) 주변의 산화막(105)에 크랙(crack)이 발생하는 것을 방지할 수 있다.
이하, 도 2a 내지 도 2j를 참조하여 본 발명의 실시예에 따른 반도체 소자의 공정 방법을 구체적으로 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 트랜지스터(미도시) 등이 구비된 반도체 기판(101)을 식각하여 수직홀(103)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 반도체 기판(101) 및 수직홀(103) 측벽 및 바닥면 상에 소정 두께의 산화막(105)을 형성한다.
그 후, 도 2c에 도시된 바와 같이, 산화막(105)을 평탄화하여 반도체 기판(101) 상부를 노출시키고, 산화막(105)이 수직홀(103) 내에만 존재하도록 한다. 이때, 평탄화는 화학 기계적 연마(CMP:chemical mechanical polishing)를 수행하는 것이 바람직하다.
이어서, 도 2d에 도시된 바와 같이, 수직홀(103) 내의 산화막(105) 상 및 노출된 반도체 기판(101) 상에 방지막(107)을 소정 두께로 증착한다. 이때, 방지막(107)은 질화물질(nitride) 등으로 형성될 수 있다.
그 후, 도 2e에 도시된 바와 같이, 방지막(107)을 평탄화하여 반도체 기판(101) 상부를 노출시키고 방지막(107)이 수직홀(103) 내에만 존재하도록 한다. 이어서, 방지막(107) 상 및 반도체 기판(101) 상에 금속 장벽막(metal barrier)(108)을 소정 두께 증착한 후, 평탄화하여 반도체 기판(101)의 상부면을 노출시킨다. 이때, 금속장벽막(108)은 탄탈륨(Ta), 티타늄(Ti) 등의 단일막으로 형성할 수 있고, 적어도 하나 이상의 금속물질을 이용하여 하이브리드 형태로 적층하여 형성할 수 있다. 적어도 하나 이상의 금속물질을 사용하는 예로는 탄탈륨(Ta)과 질화탄탈륨(TaN)을 적층, 탄탈륨(Ta)과 티타늄(Ti)과 질화티타늄(TiN)의 적층, 탄탈륨(Ta)과 텅스텐(W)의 적층, 또는 탄탈륨(Ta)과 질화텅스텐(WN)의 적층 구조를 들 수 있다. 또한, 금속장벽막(108)은 1000Å 이상 5000Å 이하 두께로 형성하는 것이 바람직하다.
이후, 산화막(105), 방지막(107), 금속장벽막(108)에 의해 측벽 및 바닥이 순차적으로 둘러싸인 수직홀(103) 내에 금속 시드(seed)를 증착하여 홀(103) 내부가 금속 시드를 이용하여 도전막(110)을 증착함으로써 관통전극(109)을 형성한다. 이때, 금속 시드는 구리(Cu)를 포함하며, 금속 시드의 증착은 스퍼터링(sputtering) 방법을 사용하여 수행할 수 있고, 도전막(110)의 증착은 전기도금(electroplating) 방법을 사용하여 수행할 수 있다. 이후, 도전막(110)에 대한 열처리(annealing)를 수행하여 도전막(110)의 특성을 개선시킨다. 열처리는 대략 100℃의 온도에서 수행한다. 여기서, 방지막(107)은 산화막(105)보다 선택비가 낮은 물질로 형성되며, 예로서, 질화막(nitride), 폴리물질 등이 있다.
이후, 도 2f에 도시된 바와 같이, 도전막(110)에 대한 평탄화를 수행하여 반도체 기판(101) 내에 관통된 관통전극(109)을 형성한다.
상술한 도 2a의 도 2f에서 개시되고 있는 관통전극을 형성하기 위해 반도체 기판내에 트렌치를 형성하는 방법은 하나의 실시예로서 기재된 것일 뿐, 관통전극을 형성하는 다양한 방법으로 형성할 수 있다.
이하, 도 2g 내지 도 2j는 반도체 기판(101)의 타면(후면)이 상부로 노출되도록 뒤집은 상태의 도면을 도시하고 이를 기준으로 설명하기로 한다. 먼저, 도 2g에 도시된 바와 같이, 관통전극(109)을 포함한 반도체 기판(101) 상면에 층간절연막(111)을 증착하고, 층간절연막(111) 상부에 포토레지스트막(미도시)을 형성한 후 금속 배선 마스크를 이용한 노광 및 현상 공정으로 포토레지스트막 패턴(미도시)을 형성한다. 이때, 층간절연막(111)은 산화물질을 이용하는 것이 바람직하다. 그 후, 포토레지스트막 패턴을 식각 마스크로 하부의 층간절연막(111)을 식각하고 금속 물질을 매립하여 관통 전극(109)과 연결되는 메탈라인(M1, M2)를 형성한다. 이후, 메탈라인(M1, M2)은 관통전극(109) 뿐만 아니라 후속 공정에서 다른 반도체 기판과의 연결을 위한 범프(Bump) 등과 연결되도록 형성하는 것이 바람직하다.
이때, 반도체 기판(101)의 타면을 그라인딩(grinding) 하기 위해 반도체 기판(101)의 메탈라인(M2)와 연결되는 캐리어 기판(미도시)을 부착할 수 있다. 그 후, 반도체 기판(101)의 후면을 그라인딩(grinding) 하기 위해 도 2g와 같이 반도체 기판(101)을 뒤집어 반도체 기판(101)의 타면이 노출되도록 한다. 또한, 반도체 기판(101)의 타면을 그라인딩(grinding) 하기 위해 반도체 기판(101)의 범프(미도시)와 연결되는 캐리어 기판(미도시)을 부착하도록 한다. 이때, 캐리어 기판은 반도체 기판의 타면 그라인딩 시 반도체 기판을 지지하고 고정시키는 역할을 할 수 있다.
그 후, 도 2h에 도시된 바와 같이, 노출된 반도체 기판(101)을 식각하여 관통전극(109)의 상단 및 양측벽을 감싸고 있는 산화막(105)이 노출되도록 한다. 이때, 관통전극(109)의 양측벽의 산화막(105)은 반도체 기판(101)이 식각된 부분까지만 노출되며, 도 3에 도시된 바와 같이 반도체 기판(101)은 대략 4~8 ㎛깊이만큼 식각되도록 하는 것이 바람직하다. 이어서, 관통전극(109) 양측벽의 산화막(105)을 일부 제거하기 위해 관통전극(109) 양측의 반도체 기판(101)의 타면에 마스크막(113)을 형성한다. 이때, 마스크막(113)의 높이는 3~3.5㎛로 형성하는 것이 바람직하다. 이때, 마스크막(113)은 포토레지스트(photoresist) 또는 카본(carbon) 계열의 물질로 형성될 수 있다. 즉, 관통전극(109)이 마스크막(113)을 관통하여 마스크막(113)상으로 돌출되도록 형성된다.
그 후, 도 2i에 도시된 바와 같이, 마스크막(113)을 마스크로 하여 관통전극(109)의 상부 및 양측벽의 산화막(105)을 일부 식각한다. 이때, 관통전극(109)과 마스크막(113) 사이의 산화막(105)이 일부 식각되어, 관통전극(109)과 마스크막(113) 사이에 홀(112)이 형성된다. 이때, 산화막(105)이 반도체 기판(101)의 타면상으로 돌출되도록 형성되며 마스크막(113) 외부로 노출되지 않도록 한다.
이어서, 도 2j에 도시된 바와 같이, 마스크막(113)을 제거하여 반도체 기판(101)의 타면을 노출킨다. 이때, 산화막(105)의 상부면이 반도체 기판(101)의 타면 보다 높게 형성되어 돌출되며, 산화막(105)의 높이는 1~2.5㎛가 되도록 형성하는 것이 바람직하다. 그 후, 홀(112)이 매립되도록 노출된 반도체 기판(101) 타면에 절연막(115)을 증착한 후 평탄화를 수행하여 방지막(107)이 노출되도록 한다. 이때, 절연막(115)은 질화물질로 형성할 수 있다.
이때, 산화막(105)을 더 깊이 식각하여 산화막(105)의 상부면이 반도체 기판(101)의 타면보다 낮게 형성하는 경우, 후속 공정에서 반도체 기판(101) 타면에 형성되는 절연막(115)이 반도체 기판(101)과 관통전극(109) 사이에 형성되는데, 반도체 기판(101)이 인접하는 절연막(115)이 물결모양으로 형성되어 반도체 기판(101)과 절연막(115) 사이에 보이드(Void)가 형성될 수 있다. 이러한 보이드는 절연막(115) 하부의 산화막(105)에 영향을 미쳐 산화막(105)에 크랙(crack)이 발생하여 크랙부분을 통해 구리이온 마이그레이션이 발생할 수 있다. 이에, 본 발명에서는 관통전극(109) 측벽의 산화막(105)의 상부면이 반도체 기판(101)의 타면보다 높게 형성하도록 한다.
이와 같이, 본 발명은 관통전극(109) 양측벽의 산화막(105)을 일부 제거하여 구리이온의 마이그레이션을 방지하되, 산화막(105)의 상부면이 반도체 기판(101)의 타면 보다 소정 높이만큼 돌출되도록 형성되도록 함으로써 추후 절연막(115) 형성 공정 시 발생 될 수 있는 보이드에 의한 산화막(105) 열화를 원천적으로 방지할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판 103 : 수직홀
105 : 산화막 107 : 방지막
108 : 금속장벽막 109 : 관통전극
111 : 층간절연막 113 : 포토레지스트막
112 : 홀 115 : 절연막

Claims (20)

  1. 일면에 회로 패턴을 포함하는 반도체 기판;
    상기 반도체 기판의 타면에 형성되는 절연막;
    상기 반도체 기판 및 상기 절연막을 관통하는 관통전극; 및
    상기 관통전극 측벽에 형성되며 상기 반도체 기판의 타면으로 돌출되어 일부가 상기 절연막과 접하도록 형성되는 산화막
    을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 산화막은 상기 절연막 외부로 노출되지 않는 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 관통전극 상에 형성되는 금속장벽막을 더 포함하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 금속장벽막 상에 형성되는 방지막을 더 포함하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 절연막 및 상기 방지막은 질화막(nitride)을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 산화막은 상기 반도체 기판의 타면으로부터 적어도 1~2.5㎛ 높이로 돌출되어 형성되는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 반도체 기판의 타면 상에 형성되는 마스크막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 마스크막은 포토 레지스트(photoresist) 또는 카본(carbon) 계열의 물질로 형성된 것을 특징으로 하는 반도체 소자.
  9. 청구항 7에 있어서,
    상기 관통전극은 상기 마스크막을 관통하여 상기 마스크막 상으로 돌출되도록 형성되는 것을 특징으로 하는 반도체 소자.
  10. 청구항 7에 있어서,
    상기 산화막은 상기 반도체 기판의 타면 상으로 돌출되도록 형성되며 상기 마스크막 외부로 노출되지 않는 것을 특징으로 하는 반도체 소자.
  11. 청구항 7에 있어서,
    상기 마스크막은 적어도 3~3.5㎛ 높이로 형성된 것을 특징으로 하는 반도체 소자.
  12. 일면에 회로 패턴을 포함하는 반도체 기판을 관통하는 관통전극과 상기 관통전극 측벽에 산화막을 형성하는 단계;
    상기 산화막이 상기 반도체 기판의 타면으로 돌출되도록 상기 반도체 기판의 타면 및 상기 산화막 일부를 식각하는 단계; 및
    상기 반도체 기판의 타면에 절연막을 형성하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  13. 청구항 12에 있어서,
    상기 산화막을 형성하는 단계는,
    상기 반도체 기판에 관통전극 형성을 위한 수직홀을 형성하는 단계;
    상기 수직홀 내면에 단차를 따라 상기 산화막을 형성하는 단계; 및
    상기 산화막 상의 상기 수직홀 내부를 도전물질로 채워 상기 관통전극을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  14. 청구항 13에 있어서,
    상기 도전물질로 채우기 전에,
    상기 수직홀 내면 상에 상기 산화막을 형성한 후, 상기 산화막 상에 방지막을 형성하는 단계;
    상기 방지막 상에 금속장벽막을 형성하는 단계;
    를 더 포함하는 반도체 소자 제조 방법.
  15. 청구항 12에 있어서,
    상기 산화막 일부를 식각하는 단계는,
    상기 반도체 기판의 타면의 일부를 식각하여 상기 관통전극 측벽을 일부 노출시키는 단계;
    상기 반도체 기판 타면에 마스크막을 형성하는 단계;
    상기 마스크막을 마스크로 하여 상기 관통전극 상부 및 측벽의 산화막을 일부 제거하는 단계; 및
    상기 마스크막을 제거하여 상기 반도체 기판의 타면과 상기 반도체 기판 타면보다 돌출되는 산화막을 노출시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  16. 청구항 15에 있어서,
    상기 마스크막을 형성하는 단계는,
    상기 관통전극이 상기 마스크막을 관통하여 상기 관통전극이 상기 마스크막 상으로 돌출되도록 상기 마스크막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 청구항 15에 있어서,
    상기 관통전극 상부 및 측벽의 산화막을 일부 제거하는 단계에서,
    상기 산화막을 상기 반도체 기판의 타면 상으로 돌출되도록 형성하고 상기 마스크막 외부로 노출되지 않도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 청구항 12에 있어서,
    상기 반도체 기판의 타면에 절연막을 형성하는 단계는,
    상기 관통전극 및 상기 산화막이 노출되지 않도록 상기 반도체 기판의 타면 전면에 상기 절연막을 증착하는 단계; 및
    상기 절연막을 평탄화하여 상기 관통전극이 노출되도록 하는 단계
    를 포함하는 반도체 소자 제조 방법.
  19. 청구항 15에 있어서,
    상기 마스크막은 포토 레지스트(photoresist) 또는 카본(carbon) 계열의 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 청구항 14에 있어서,
    상기 절연막 및 상기 방지막은 질화막(nitride)을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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