KR20120022193A - 반도체 소자 및 그 형성 방법 - Google Patents

Abstract

본 발명의 반도체 소자는 반도체 기판 내 매립된 관통 실리콘 비아와, 상기 관통 실리콘 비아 상부에 구비되되 일부는 상기 반도체 기판 내 매립되고, 일부는 상기 반도체 기판 상에 구비되는 전도성 범프를 포함하여, 관통 실리콘 비아와 전도성 범프와의 접착력을 향상시켜 반도체 소자의 수율을 향상시키는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 관통 실리콘 비아를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.

반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.

적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며, 또한 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.

즉, 기존의 적층 칩 패키지는, 기판의 칩 부착영역에 복수의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성 회로패턴 간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.

이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via;TSV)를 이용한 구조가 제안되었는 바, 칩 내에 관통 실리콘 비아를 형성해서 상기 관통 실리콘 비아에 의해 수직으로 칩들 간 물리적 및 전기적 연결이 이루어지도록 한 구조이며, 그 종래의 관통 실리콘 비아 및 이를 이용한 칩 적층 방법을 간단히 살펴보면 다음과 같다.

먼저, 웨이퍼 각 칩의 본딩패드의 인접부분에 홀을 형성하고, 홀에 전도성 금속을 매립하여 관통 실리콘 비아(Through silicon via)를 형성한다. 이어서, 웨이퍼 후면을 백 그라인딩(back grinding)하여 상기 관통 실리콘 비아를 노출시킨다. 이어서, 웨이퍼를 쏘잉(sawing)하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩이 관통 실리콘 비아를 통해 신호 교환 가능하게 수직으로 쌓아올려 적층시킨다.

보다 상세하게는, 서로 적층된 상부칩과 하부칩간의 전기적 연결 구조를 보면, 상부칩의 관통 실리콘 비아를 통해 저부로 노출된 금속과, 하부칩의 관통 실리콘 비아를 통해 상부로 노출된 금속간이 전도성 범프에 의하여 서로 전기적으로 연결된다.

이후, 적층된 상부 및 하부칩들을 기판에 실장하여, 기판과 상부칩 간의 와이어 본딩을 실시한 후, 몰딩 컴파운드 수지로 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 트렌치를 정의하기 위한 마스크 패턴(미도시)을 형성한 후, 이 마스크 패턴(미도시)을 마스크로 반도체 기판(10)을 식각하여 트렌치를 형성한다. 이어서 트렌치에 도전층을 매립하여 관통 실리콘 비아(12)를 형성한다.

도 1b에 도시된 바와 같이, 반도체 기판을 뒤집은 후 관통 실리콘 비아(12)가 형성된 반도체 기판(10)의 저면을 백 그라인딩(14)하여 관통 실리콘 비아(12)가 노출될 때까지 반도체 기판(10)을 식각한다.

도 1c에 도시되 바와 같이, 관통 실리콘 비아(12)가 노출된 반도체 기판(10)의 저면 상부에 층간절연막(16)을 형성한다.

도 1d에 도시된 바와 같이, 관통 실리콘 비아(12)가 노출되도록 층간절연막(16)을 식각한 후 전도성 범프(18)을 형성한다.

그런데, 관통 실리콘 비아(12)와 전도성 범프(18)는 동일한 물질로 형성되어 있어 웨이퍼 백 그라인딩 후 관통 실리콘 비아(12)의 표면 상태에 따라 관통 실리콘 비아(12)와 전도성 범프(18)의 접착력이 저하되는 문제가 발생한다.

본 발명은 관통 실리콘 비아를 형성한 후 백 그라인딩 시 관통 실리콘 비아의 표면 상태에 따라 전도성 범프와의 접착력이 상이해져 불량을 유발하는 문제를 해결하고자 한다.

본 발명의 반도체 소자의 형성 방법은 반도체 기판이 식각되어 형성된 트렌치 저부에 매립층을 형성하는 단계와, 상기 매립층 상에 관통 실리콘 비아를 형성하는 단계와, 상기 매립층이 노출되도록 상기 반도체 기판의 저면에 백 그라인딩을 실시하는 단계와, 상기 매립층을 제거하여 리세스를 형성하는 단계와, 상기 리세스가 매립되도록 상기 반도체 기판 상에 절연막을 형성하는 단계와, 상기 관통 실리콘 비아가 노출되도록 상기 절연막을 식각한 후 도전물질을 매립하여 전도성 범프를 형성하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 트렌치 저부에 매립층을 형성하는 단계는 상기 트렌치가 매립되도록 SOG(spin on glass)를 형성하는 단계와, 상기 SOG에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 관통 실리콘 비아를 형성하는 단계는 상기 매립층 상부에 구리를 형성하는 것을 특징으로 한다.

그리고, 상기 매립층을 제거하여 리세스를 형성하는 단계는 상기 매립층에 딥 아웃 공정을 수행하는 것을 특징으로 한다.

그리고, 상기 전도성 범프를 형성하는 단계는 상기 관통 실리콘 비아의 폭 보다 큰 폭으로 상기 절연막을 식각하는 것을 특징으로 한다.

그리고, 상기 전도성 범프를 형성하는 단계는 상기 절연막을 식각한 후 구리를 매립하는 것을 특징으로 한다.

본 발명은 관통 실리콘 비아와 전도성 범프와의 접착력을 향상시켜 반도체 소자의 수율을 향상시키는 효과를 제공한다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

이하에서는 본 발명에 따라 첨부된 실시예를 참조하여 상세히 설명하기로 한다.

도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100) 내 매립된 관통 실리콘 비아(104,Through silicon via)와, 관통 실리콘 비아(104) 상부에 구비되되 일부는 상기 반도체 기판(100) 내 매립되고, 일부는 상기 반도체 기판(100)보다 상부에 구비되는 전도성 범프(112, bump)를 포함한다.

여기서, 반도체 기판(100) 내에 매립된 전도성 범프(112)는 관통 실리콘 비아(104)의 폭과 동일한 제 1 폭을 갖는 것이 바람직하며, 반도체 기판(100) 상부에 구비되는 전도성 범프(112)는 제 1 폭 보다 큰 제 2 폭을 갖는 것이 바람직하다. 또한, 관통 실리콘 비아(104)와 전도성 범프(112)는 구리를 포함하는 것이 바람직하다.

상술한 바와 같이, 전도성 범프(112)는 제 1 폭을 가지며 반도체 기판(100)에 매립되도록 구비됨으로써 관통 실리콘 비아(104)와의 접착력이 증가되고, 반도체 기판(100) 상에 제 1 폭 보다 큰 제 2 폭을 가지며 형성되어 칩이 연결되는 면적을 확보할 수 있다.

상술한 구성을 갖는 반도체 소자의 형성 방법은 다음과 같다.

도 3a에 도시된 바와 같이, 반도체 기판(100) 상에 트렌치를 정의하기 위한 마스크 패턴(미도시)을 형성한 후 마스크 패턴(미도시)을 마스크로 반도체 기판(100)을 식각하여 트렌치를 형성한다. 이어서 트렌치가 매립되도록 매립층(102)을 형성한 후, 매립층(102)에 에치백공정을 수행하여 트렌치 저부에만 매립층(102)이 남아있도록 한다. 여기서 매립층(102)은 매립특성이 좋은 물질인 것이 바람직하고, SOG(Spin On Glass)인 것이 바람직하다. 여기서 트렌치 저부에 매립되는 물질은 SOG에 한정되는 것은 아니고 매립특성이 좋은 물질이라면 어느 물질로도 변경가능하다. 이어서, 매립층(102) 상부에 트렌치가 완전히 매립되도록 도전물질을 형성하여 관통 실리콘 비아(104,Through silicon via)를 형성한다. 여기서 관통 실리콘 비아(104)를 형성하기 위해 매립되는 도전물질은 구리를 포함하는 것이 바람직하다.

도 3b에 도시된 바와 같이, 매립층(102)이 노출되도록 반도체 기판(100)의 저면에 백 그라인딩(106,Back Grinding)을 수행하여 반도체 기판(100)을 식각한다.

도 3c에 도시된 바와 같이, 반도체 기판(100)을 뒤집어 매립층(102; 도 3b 참조)이 상면에 놓이도록 한 후, 매립층(102)을 제거하여 리세스(108)를 형성한다. 이때, 리세스(108)는 매립층(102)을 딥 아웃으로 제거하여 형성되는 것이 바람직하다. 이와 같이 리세스(108)를 형성하는 것은 후속 공정에서 전도성 범프가 반도체 기판(100)과 연결되는 면적을 확장시켜 접착력을 향상시키기 위함이다.

도 3d에 도시된 바와 같이, 리세스(108)가 매립되도록 관통 실리콘 비아(104) 및 반도체 기판(100) 상부에 절연막(110)을 형성한다.

도 3e에 도시된 바와 같이, 절연막(110) 상부에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴(미도시)을 마스크로 관통 실리콘 비아(104)가 노출되도록 절연막(119)을 식각한 후, 도전물질을 매립하여 전도성 범프(112)를 형성한다. 여기서, 전도성 범프(112)를 형성하는 도전물질은 구리를 포함하는 것이 바람직하다.

이때 절연막(110)이 식각되는 폭은 리세스(108)의 폭보다 큰 것이 바람직하다. 이는 칩 사이에 연결되는 면적을 확보하면서 전도성 범프(112)와 관통 실리콘 비아(104)의 접착력을 향상시킬 수 있어 반도체 소자의 불량을 용이하게 방지할 수 있다.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (6)

1. 반도체 기판이 식각되어 형성된 트렌치 저부에 매립층을 형성하는 단계;
   상기 매립층 상에 관통 실리콘 비아를 형성하는 단계;
   상기 매립층이 노출되도록 상기 반도체 기판의 저면에 백 그라인딩을 실시하는 단계;
   상기 매립층을 제거하여 리세스를 형성하는 단계;
   상기 리세스가 매립되도록 상기 반도체 기판 상에 절연막을 형성하는 단계; 및
   상기 관통 실리콘 비아가 노출되도록 상기 절연막을 식각한 후 도전물질을 매립하여 전도성 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
2. 청구항 1에 있어서,
   상기 트렌치 저부에 매립층을 형성하는 단계는
   상기 트렌치가 매립되도록 SOG(spin on glass)를 형성하는 단계; 및
   상기 SOG에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
3. 청구항 1에 있어서,
   상기 관통 실리콘 비아를 형성하는 단계는
   상기 매립층 상부에 구리를 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
4. 청구항 1에 있어서,
   상기 매립층을 제거하여 리세스를 형성하는 단계는
   상기 매립층에 딥 아웃 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
5. 청구항 1에 있어서,
   상기 전도성 범프를 형성하는 단계는
   상기 관통 실리콘 비아의 폭 보다 큰 폭으로 상기 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.
6. 청구항 1에 있어서,
   상기 전도성 범프를 형성하는 단계는
   상기 절연막을 식각한 후 구리를 매립하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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