KR20230002752A - 반도체 구조물 및 그 제조 방법 - Google Patents

반도체 구조물 및 그 제조 방법 Download PDF

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Abstract

반도체 디바이스 및 그 제조 방법이 제공된다. 반도체 디바이스는 제1 웨이퍼(300), 제2 웨이퍼(400), 및 컨택트 플러그(360)를 포함할 수 있다. 제1 웨이퍼(300)는 제1 유전체 층(320)을 포함할 수 있고, 제1 유전체 층(320)은 제1 접속 패드(330)를 갖는다. 제2 웨이퍼(400)는 제1 웨이퍼(300)에 본딩되고, 제2 웨이퍼(400)는 제2 유전체 층(420)을 포함하고, 그리고 제2 유전체 층(420)은 제2 접속 패드(430)를 갖는다. 컨택트 플러그(360)는 수직 관통 홀 내에 충진된 전도성 재료로 이루어지며, 제1 접속 패드(330)와 제2 접속 패드(430)를 전기적으로 접속하도록 구성된다. 수직 관통 홀은, 에칭을 통해 형성되고, 제1 웨이퍼(300)를 관통하고, 제2 웨이퍼(400)를 부분적으로 관통하여 제2 접속 패드(430)의 상부 표면 및/또는 측벽에까지 이어지는 관통 홀이다. 제1 접속 패드(330)는 수직 관통 홀 내에 위치하며, 제1 접속 패드(330) 아래에 위치하는 제1 유전체 층(320)에 대해서는 에칭이 수행되지 않는다. 컨택트 플러그(360)는 제1 접속 패드(330)의 주변부에서 제2 접속 패드(430)와 접촉하여, 간단한 공정을 사용하여 컨택트 플러그(360)와 제2 접속 패드(430) 간의 안정적인 접속물을 구현할 수 있게 된다.

Description

반도체 구조물 및 그 제조 방법
본 출원은 반도체 제조 기술 분야에 관한 것으로, 특히 반도체 구조물 및 그 제조 방법에 관한 것이다.
최근 수 년 간, 반도체 디바이스 및 집적 회로에 대한 집적 밀도 및 전력 밀도는 급격히 증가하고 있다. 이 경우, 평면 공간은 제한되고, 무어의 법칙은 병목 현상에 빠지게 된다. 3차원 적층 기술은 현재의 주류 혁신 솔루션이다. 3차원 적층 기술을 이용하여 다층 또는 3D 구조물을 형성할 수 있다. 3D 구조물은, 예를 들어, 3차원 집적 회로(three dimensional integrated circuit: 3D-IC), 미세전자기계 시스템(micro-electro-mechanical system: MEMS), 또는 상보형 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 이미지 센서(CMOS image sensor: CIS)이다. 3차원 적층 기술에서, 본딩은, 마이크로 범프(micro-bump) 본딩 기술에서 Cu 필러(Cu pillar) 본딩 기술까지 그리고 웨이퍼 본딩 기술까지 기술 반복 과정을 경험하는 핵심 공정이다. 현재, 3차원 적층 기술은 웨이퍼 본딩 기술을 중심으로 하고 있다. 웨이퍼 본딩 기술은 3차원 적층 기술에서 각 제조사의 핵심 경쟁 기술로 발전했다.
웨이퍼 본딩은 웨이퍼들과 웨이퍼 표면들을 피팅(fitting)하여 기계적 접속물 및 전기적 접속물을 형성하는 기술이다. 유전체 층 본딩은 유전체 층들 간의 공유 결합을 형성하기 위한 웨이퍼 본딩 기술의 웨이퍼 본딩 구현예이다. 이 경우, 본딩되는 두 개의 웨이퍼 간에는 전기적 접속물이 구현되지는 않는다. 유전체 층을 통해 본딩된 웨이퍼들 간의 상호 접속물을 구현하기 위해 실리콘 관통 비아(through silicon via: TSV) 기술이 사용될 수 있다. TSV 기술에서, 웨이퍼 후면에 관통 홀(through hole)을 형성하고, 관통 홀 내에 전도성 재료를 충진하여 웨이퍼들 간의 수직 상호 접속물을 구현하게 된다. 예를 들어, 두 개의 관통 홀을 서로 다른 웨이퍼에 별도로 배치하고, 관통 홀 내에 전도성 재료를 충진하여 두 개의 웨이퍼에 개별적으로 접속된 컨택트 플러그를 획득한다. 그 후, 두 개의 웨이퍼에 개별적으로 접속되는 접속 라인을 추가로 배치하여 서로 다른 웨이퍼 간의 접속물을 구현한다. 이와 같이, 두 개의 웨이퍼 사이에 컨택트 플러그와 접속 라인을 사용하여, 접속물을 구현한다. 두 개의 웨이퍼 간의 케이블이 상대적으로 길어, 상대적으로 신호 지연을 초래한다. 이 경우, 일부 시나리오에서는 실제 요건을 충족할 수 없다. 또한, 3차원 상호 접속물은 비교적 넓은 평면 공간을 차지하는 복수의 컨택트 플러그를 사용하여 구현된다. 이것은 디바이스의 집적 밀도를 향상시키지는 못한다.
이러한 관점에서, 본 출원의 제1 양태는 웨이퍼들 간의 신호 지연을 감소시키기 위한 반도체 구조물 및 그 제조 방법을 제공한다.
제1 양태에 따르면, 본 출원의 일 실시예는 반도체 디바이스를 제공한다. 반도체 디바이스는 제1 웨이퍼, 제2 웨이퍼, 및 컨택트 플러그를 포함할 수 있다. 제1 웨이퍼는 제1 유전체 층을 포함할 수 있다. 제1 유전체 층은 제1 접속 패드를 가질 수 있다. 제1 접속 패드는 제1 웨이퍼의 신호를 리드 아웃(lead out)하도록 구성될 수 있다. 제2 웨이퍼는 제1 웨이퍼에 본딩된다. 제2 웨이퍼는 제2 유전체 층을 포함할 수 있다. 제2 유전체 층은 제2 접속 패드를 가질 수 있다. 제2 접속 패드는 제2 웨이퍼의 신호를 리드 아웃하도록 구성될 수 있다. 컨택트 플러그는 수직 관통 홀 내에 충진된 전도성 재료일 수 있다. 컨택트 플러그는 제1 접속 패드와 제2 접속 패드를 전기적으로 접속하도록 구성된다. 수직 관통 홀은, 에칭을 통해 형성되고, 제1 웨이퍼를 관통하고, 그리고 제2 웨이퍼를 부분적으로 관통하여 제2 접속 패드의 상부 표면 및/또는 측벽에까지 이어지는 관통 홀이다. 제1 접속 패드는 수직 관통 홀 내에 위치된다. 제1 접속 패드 아래에 위치한 제1 유전체 층은 에칭되지 않는다. 이와 같이, 수직 관통 홀 내의 컨택트 플러그는 제1 접속 패드의 상부 층 및/또는 제2 접속 패드의 상부 층 및/또는 측벽과 접촉하여, 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물을 구현하고, 제1 웨이퍼와 제2 웨이퍼 간의 수직 상호 접속물을 구현할 수 있게 된다. 컨택트 플러그는 제1 접속 패드와 제2 접속 패드 간의 신호 전송 경로로서 기능한다. 이 경로는 상대적으로 짧다. 따라서, 신호 지연은 감소된다. 또한, 수직 관통 홀은 에칭 공정을 사용하여 형성되며, 제1 접속 패드의 측벽을 관통하여 제2 접속 패드에까지 이어진다. 컨택트 플러그는 제1 접속 패드의 주변부에서 제2 접속 패드와 접촉하여, 간단한 공정을 사용하여 컨택트 플러그와 제2 접속 패드 간의 안정적인 접속물을 구현할 수 있게 된다. 또한, 본 출원의 이 실시예에서는 하나의 금속 플러그만이 존재하므로, 두 개의 금속 플러그 간의 거리를 고려할 필요가 없다. 따라서, 수평 크기를 어느 정도 줄여서, 디바이스 크기를 줄이고 디바이스 집적도를 높일 수 있다.
가능한 구현예에서, 제2 접속 패드는 수직 방향으로 제1 접속 패드의 반대편에 배치되고, 제2 접속 패드의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 초과한다. 이 경우, 수직 관통 홀은 제2 접속 패드의 적어도 일 측면의 측벽에 인접한 상부 표면을 노출시키거나, 또는 제2 접속 패드의 적어도 일 측면의 측벽에 인접한 인접 상부 표면 및 제2 접속 패드의 적어도 일 측면의 측벽을 노출시킨다.
본 출원의 이 실시예에서, 제2 접속 패드의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 확장시킨다. 이 경우, 수직 관통 홀은 적어도 제2 접속 패드의 상부 표면으로서 제1 접속 패드를 초과하는 측벽에 인접한 상부 표면을 노출시켜, 컨택트 플러그와 제2 접속 패드 간의 컨택트를 구현할 수 있게 된다. 물론, 수직 관통 홀은 제1 접속 패드를 초과하는 제2 접속 패드의 측벽을 추가로 노출시켜, 컨택트 플러그와 제2 접속 패드 간의 컨택트 신뢰성을 어느 정도 향상시킬 수 있으며, 이에 의해, 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물의 신뢰성을 향상시킬 수 있다.
가능한 구현예에서, 수직 관통 홀은 제1 접속 패드의 측벽을 노출하거나; 또는 수직 관통 홀 내에서, 제1 유전체 층은 제1 접속 패드의 측벽 상에서 보존된다.
본 출원의 이 실시예에서, 수직 관통 홀은 제1 접속 패드의 측벽을 노출시켜, 수직 관통 홀 내에 형성된 컨택트 플러그와 제1 접속 패드 간의 컨택트 신뢰성을 향상시킬 수 있다. 물론, 수직 관통 홀은 제1 접속 패드의 측벽을 노출시키지 않을 수 있다. 대신에, 제1 접속 패드의 측벽의 제1 유전체 층은 에칭 공정에서 보존된다. 이와 같이, 제1 유전체 층은 제1 접속 패드의 측벽을 보호하여, 제1 접속 패드의 구조 무결성을 향상시킬 수 있고, 추가로 제1 접속 패드의 기능 무결성을 향상시킬 수 있다.
가능한 구현예에서, 제2 접속 패드는 수직 방향으로 제1 접속 패드의 반대편에 배치되고, 제2 접속 패드의 적어도 일 측면의 측벽은 제1 접속 패드의 측벽과 동일한 높이에 있다. 이 경우, 수직 관통 홀은 제2 접속 패드의 적어도 일 측면의 측벽 및 제2 접속 패드와 동일한 높이에 있는 제1 접속 패드의 측벽을 노출시킨다.
본 출원의 이 실시예에서, 제2 접속 패드의 적어도 일 측면의 측벽은 제1 접속 패드의 측벽과 동일한 높이에 있다. 이 경우, 제1 접속 패드의 측벽과 제2 접속 패드의 측벽은 수직 관통 홀을 사용하여 노출될 수 있고, 그에 따라 제1 접속 패드의 측벽은 컨택트 플러그를 사용하여 제2 접속 패드의 측벽에 접속되어, 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물을 구현하게 된다. 따라서, 수직 상호 접속 구조물의 중복성 수평 구역을 줄여, 디바이스 구역을 감소시키고 디바이스 집적도를 향상시킨다.
가능한 구현예에서, 제2 접속 패드와 제1 접속 패드는 수직 방향으로 지그재그 방식(staggered manner)으로 배치된다. 수직 관통 홀의 상단 개구부의 크기는 제2 접속 패드와 제1 접속 패드 사이의 수평 거리보다 크거나 같다.
본 출원의 이 실시예에서, 제2 접속 패드와 제1 접속 패드는 수직 방향으로 지그재그 방식으로 배치될 수 있다. 이 경우, 제1 접속 패드와 제2 접속 패드 사이에서는 수직 방향의 중첩 영역은 존재하지 않고, 제1 접속 패드와 제2 접속 패드 사이에서는 수평 방향의 수평 거리가 존재한다. 이 경우, 상단 개구부의 수직 관통 홀의 크기는 제2 접속 패드와 제1 접속 패드 사이의 수평 거리보다 크거나 같을 수 있어, 제1 접속 패드와 제2 접속 패드를 성공적으로 노출시킬 수 있고, 이에 의해 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물을 구현하고 이러한 전기적 접속물의 신뢰성을 향상시킬 수 있다.
가능한 구현예에서, 반도체 디바이스는 제3 웨이퍼를 더 포함한다.
제3 웨이퍼는 제3 접속 패드를 갖는다. 제3 웨이퍼는 제1 웨이퍼에 본딩되어, 제3 접속 패드와 컨택트 플러그 간의 전기적 접속물을 구현하게 된다.
본 출원의 이 실시예에서, 반도체 디바이스는 제3 웨이퍼를 더 포함할 수 있다. 제3 웨이퍼의 제3 접속 패드는 컨택트 플러그와 전기적으로 접속될 수 있고, 추가적으로 제1 웨이퍼 및 제2 웨이퍼와 접속될 수 있다. 구체적으로, 제3 웨이퍼는 제1 웨이퍼에 본딩되어, 디바이스 집적도를 추가로 향상시킬 수 있다.
가능한 구현예에서, 수직 관통 홀은 제1 접속 패드의 다측면의 측벽 방향을 관통한다.
본 출원의 이 실시예에서, 수직 관통 홀은 제1 접속 패드의 다측면의 측벽을 관통할 수 있다. 이와 같이, 수직 관통 홀 내에 형성된 컨택트 플러그는 복수의 측면에서 제1 접속 패드를 둘러쌀 수 있어, 컨택트 플러그와 제1 접속 패드 간의 컨택트 신뢰성을 향상시킬 수 있고, 컨택트 플러그와 제2 접속 패드 간의 컨택트 구역을 어느 정도 증가시킬 수 있으며, 컨택트 플러그와 제2 접속 패드 간의 컨택트 신뢰성을 향상시킬 수 있다.
제2 양태에 따르면, 본 출원의 일 실시예는 다음을 포함하는 반도체 디바이스의 제조 방법을 제공한다:
본딩되는 제1 웨이퍼 및 제2 웨이퍼를 제공하는 단계 ― 여기서 제1 웨이퍼는 제1 유전체 층을 포함하고, 제1 유전체 층은 제1 접속 패드를 갖고, 제2 웨이퍼는 제2 유전체 층을 포함하고, 제2 유전체 층은 제2 접속 패드를 가짐 ―;
제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀을 형성하기 위해 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계 ― 여기서 수직 관통 홀은 제1 웨이퍼를 관통하여 제1 접속 패드의 상부 표면에까지 이어지며, 제2 웨이퍼를 관통하여 제1 접속 패드의 측벽을 따라 제2 접속 패드에까지 이어지며, 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시킴 ―; 및
수직 관통 홀 내에 전도성 재료를 충진하여 컨택트 플러그를 형성하는 단계 ― 여기서 컨택트 플러그는 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물을 구현하도록 구성됨 ―.
가능한 구현예에서, 제2 접속 패드는 수직 방향으로 제1 접속 패드의 반대편에 배치된다. 제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀을 형성하기 위해 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계는 다음을 포함한다:
제1 웨이퍼의 상부 표면을 에칭하여 제1 개구부를 획득하는 단계 ― 여기서 제1 개구부는 제1 접속 패드 위에 위치되고, 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 초과함 ―;
제1 개구부의 측벽이 수평 방향으로 제1 접속 패드를 초과하는 위치에서 하단을 에칭하는 것에 의해 제2 개구부를 형성하는 단계; 및
제1 접속 패드를 차단 층으로 사용하고, 제1 개구부 및 제2 개구부의 깊이를 심화시켜, 깊어진 제1 개구부가 제1 접속 패드의 상부 표면을 노출시키고, 깊어진 제2 개구부가 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시키는 단계.
가능한 구현예에서, 제1 개구부의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 초과하는 방향에서, 제2 접속 패드의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 확장시킨다. 이 경우, 깊어진 제2 개구부는 수평 방향으로 제1 접속 패드를 초과하는 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시키거나, 또는 수평 방향으로 제1 접속 패드를 초과하는 제2 접속 패드의 측벽, 및 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시킨다.
및/또는, 제1 개구부의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 확장시키는 방향에서, 제2 접속 패드의 적어도 일 측면의 측벽은 제1 접속 패드의 측벽과 동일한 높이에 있다. 이 경우, 깊어진 제2 개구부는 제1 접속 패드와 동일한 높이에 있는 제2 접속 패드의 측벽을 노출시킨다.
가능한 구현예에서, 제2 접속 패드의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 초과하는 방향에서, 제1 유전체 층은 깊어진 제2 개구부 내의 제1 접속 패드의 측벽 상에서 보존된다.
가능한 구현예에서, 제2 접속 패드는 수직 방향으로 제1 접속 패드의 반대편에 배치된다. 제1 유전체 층은 제3 개구부를 갖는다. 제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀을 형성하기 위해 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계는 다음을 포함한다:
제1 웨이퍼의 상부 표면을 에칭하여 제1 개구부를 획득하는 단계 ― 여기서 제1 개구부는 제1 접속 패드 위에 위치되고, 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 초과함 ―; 및
제1 접속 패드를 차단 층으로 사용하고, 제1 개구부의 하단에서 제1 유전체 층 및 제2 유전체 층을 에칭하여, 깊어진 제1 개구부가 제3 개구부에 접속되고, 제3 개구부의 깊이가 에칭 공정에서 심화되고, 깊어진 제1 개구부가 제1 접속 패드의 상부 표면을 노출시키고, 그리고 깊어진 제3 개구부가 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시키는 단계.
가능한 구현예에서, 제1 개구부의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 초과하는 방향에서, 제2 접속 패드의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 확장시킨다. 깊어진 제3 개구부는 수평 방향으로 제1 접속 패드를 초과하는 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시키거나, 또는 수평 방향으로 제1 접속 패드를 초과하는 제2 접속 패드의 측벽, 및 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시킨다.
및/또는, 제1 개구부의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 확장시키는 방향에서, 제2 접속 패드의 적어도 일 측면의 측벽은 제1 접속 패드의 측벽과 동일한 높이에 있다. 이 경우, 깊어진 제3 개구부는 제1 접속 패드와 동일한 높이에 있는 제2 접속 패드의 측벽을 노출시킨다.
가능한 구현예에서, 제2 접속 패드의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 초과하는 방향에서, 제1 유전체 층은 깊어진 제3 개구부 내의 제1 접속 패드의 측벽 상에서 보존된다.
가능한 구현예에서, 제2 접속 패드는 수직 방향으로 제1 접속 패드의 반대편에 배치된다. 제1 접속 패드를 차단 층으로 사용하고, 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계는 다음을 포함한다:
제1 웨이퍼의 상부 표면으로부터 에칭을 수행하여 제1 개구부를 획득하는 단계 ― 여기서 제1 개구부는 제1 접속 패드 위에 위치되고, 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 초과함 ―; 및
제1 접속 패드를 차단 층으로 사용하고, 제1 개구부의 깊이를 심화시켜, 깊어진 제1 개구부가 제1 접속 패드의 상부 표면을 노출시키고, 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시키는 단계.
가능한 구현예에서, 제1 개구부의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 초과하는 방향에서, 제2 접속 패드의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 확장시킨다. 깊어진 제1 개구부는 수평 방향으로 제1 접속 패드를 초과하는 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시키거나, 또는 수평 방향으로 제1 접속 패드를 초과하는 제2 접속 패드의 측벽, 및 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시킨다.
및/또는, 제1 개구부의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 확장시키는 방향에서, 제2 접속 패드의 적어도 일 측면의 측벽은 제1 접속 패드의 측벽과 동일한 높이에 있다. 이 경우, 깊어진 제1 개구부는 제1 접속 패드와 동일한 높이에 있는 제2 접속 패드의 측벽을 노출시킨다.
가능한 구현예에서, 제2 접속 패드는 수직 방향으로 제1 접속 패드의 반대편에 배치된다. 제1 접속 패드를 차단 층으로 사용하고, 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계는 다음을 포함한다:
제1 웨이퍼의 상부 표면을 에칭하여 제4 개구부를 획득하는 단계 ― 여기서 제4 개구부의 적어도 일 측면의 측벽은 제1 접속 패드의 측벽을 초과함 ―; 및
제1 접속 패드를 차단 층으로 사용하고, 제1 접속 패드, 및 제4 개구부의 하단에 대해 에칭을 수행하여, 제1 접속 패드의 상부 표면을 노출시키는 단계 ― 여기서 깊어진 제4 개구부는 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시킴 ―.
가능한 구현예에서, 제4 개구부의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 초과하는 방향에서, 제2 접속 패드의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드의 측벽을 확장시킨다. 깊어진 제4 개구부는 수평 방향으로 제1 접속 패드를 초과하는 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시키거나, 또는 수평 방향으로 제1 접속 패드를 초과하는 제2 접속 패드의 측벽, 및 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시킨다.
및/또는, 제4 개구부의 측벽이 수평 방향으로 제1 접속 패드의 측벽을 확장시키는 방향에서, 제2 접속 패드의 적어도 일 측면의 측벽은 제1 접속 패드의 측벽과 동일한 높이에 있다. 이 경우, 깊어진 제4 개구부는 제1 접속 패드와 동일한 높이에 있는 제2 접속 패드의 측벽을 노출시킨다.
가능한 구현예에서, 컨택트 플러그를 형성하기 위해 수직 관통 홀 내에 전도성 재료를 충진하는 단계는 다음을 포함한다:
전기 도금 공정 또는 퇴적 공정을 사용하여, 수직 관통 홀 내에 그리고 제1 웨이퍼의 상부 표면 상에 전도성 재료를 형성하는 단계; 및
평탄화 공정을 사용하여, 제1 웨이퍼의 상부 표면 상의 전도성 재료를 제거하여, 수직 관통 홀 내에 컨택트 플러그를 형성하는 단계.
본 출원은 종래 기술과 비교하여 다음과 같은 유익한 효과를 갖는다:
앞선 기술적 솔루션으로부터 본 출원이 반도체 디바이스 및 그 제조 방법을 제공한다는 것을 알 수 있다. 반도체 디바이스는 제1 웨이퍼, 제2 웨이퍼, 및 컨택트 플러그를 포함할 수 있다. 제1 웨이퍼는 제1 유전체 층을 포함할 수 있다. 제1 유전체 층은 제1 접속 패드를 갖는다. 제2 웨이퍼는 제1 웨이퍼에 본딩된다. 제2 웨이퍼는 제2 유전체 층을 포함한다. 제2 유전체 층은 제2 접속 패드를 갖는다. 컨택트 플러그는 수직 관통 홀 내에 충진된 전도성 재료일 수 있다. 컨택트 플러그는 제1 접속 패드와 제2 접속 패드를 전기적으로 접속하도록 구성된다. 수직 관통 홀은, 에칭을 통해 형성되고, 제1 웨이퍼를 관통하고, 그리고 제2 웨이퍼를 부분적으로 관통하여 제2 접속 패드의 상부 표면 및/또는 측벽에까지 이어지는 관통 홀이다. 제1 접속 패드는 수직 관통 홀 내에 위치된다. 제1 접속 패드 아래에 위치한 제1 유전체 층은 에칭되지 않는다. 다시 말해서, 수직 관통 홀은 제1 웨이퍼의 상부 표면과 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시킬 수 있다. 이와 같이, 수직 관통 홀 내의 컨택트 플러그는 제1 접속 패드 및 제2 접속 패드 모두와 접촉하여, 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물을 구현할 수 있게 된다. 컨택트 플러그는 제1 접속 패드와 제2 접속 패드 간의 신호 전송 경로로서 기능한다. 이 경로는 상대적으로 짧다. 따라서, 신호 지연은 감소된다. 또한, 수직 관통 홀은 에칭 공정을 사용하여 형성되며, 제1 접속 패드의 측벽을 관통하여 제2 접속 패드에까지 이어진다. 컨택트 플러그는 제1 접속 패드의 주변부에서 제2 접속 패드와 접촉하여, 간단한 공정을 사용하여 컨택트 플러그와 제2 접속 패드 간의 안정적인 접속물을 구현할 수 있게 된다. 또한, 본 출원의 이 실시예에서는 하나의 금속 플러그만이 존재하므로, 두 개의 금속 플러그 간의 거리를 고려할 필요가 없다. 따라서, 측방 크기를 어느 정도 줄여서, 디바이스 크기를 줄이고 디바이스 집적도를 높일 수 있다.
본 출원의 특정 구현예를 명확하게 이해하기 위해, 이하에서는 본 출원의 특정 구현예를 기술하는 데 사용되는 첨부 도면을 간략하게 설명한다. 명백하게도, 첨부 도면은 본 출원의 일부 실시예만을 도시한 것이다.
도 1은 종래 기술의 본딩 구조물의 개략도이다.
도 2는 종래 기술의 3차원 상호 접속 구조물의 평면도이다.
도 3은 본 출원의 일 실시예에 따른 반도체 디바이스 구조물의 개략도이다.
도 4는 본 출원의 일 실시예에 따른 제1 접속 패드 및 제2 접속 패드의 형상의 개략도이다.
도 5는 본 출원의 일 실시예에 따른 반도체 디바이스 구조물의 개략도이다.
도 6은 본 출원의 일 실시예에 따른 다른 반도체 디바이스 구조물의 개략도이다.
도 7은 본 출원의 일 실시예에 따른 또 다른 반도체 디바이스 구조물의 개략도이다.
도 8은 본 출원의 일 실시예에 따른 3차원 상호 접속 구조물의 구조의 개략도이다.
도 9는 본 출원의 일 실시예에 따른 3차원 상호 접속 구조물의 평면도이다.
도 10은 본 출원의 일 실시예에 따른 또 다른 반도체 디바이스 구조물의 개략도이다.
도 11은 본 출원의 일 실시예에 따른 제1 접속 패드 및 제2 접속 패드의 다른 형상의 개략도이다.
도 12는 본 출원의 일 실시예에 따른 또 다른 반도체 디바이스 구조물의 개략도이다.
도 13은 본 출원의 일 실시예에 따른 추가 반도체 디바이스 구조물의 개략도이다.
도 14는 본 출원의 일 실시예에 따른 여전히 추가적인 반도체 디바이스 구조물의 개략도이다.
도 15는 본 출원의 일 실시예에 따른 반도체 디바이스의 제조 방법의 플로우차트이다.
도 16 내지 도 20은 본 출원의 일 실시예에 따른 반도체 디바이스의 제조 공정에 있어서의 반도체 디바이스의 개략도이다.
본 출원의 전술한 목적, 특징, 및 이점을 보다 명확하고 이해하기 쉽게 하기 위해, 이하에서는 첨부된 도면을 참조하여 본 출원의 특정 구현예를 보다 상세하게 설명한다.
이하 설명에서는 본 출원의 완전한 이해를 용이하게 하기 위해 많은 특정 세부사항이 설명된다. 그러나, 본 출원은 본원에 설명된 것과 다른 방식으로 구현될 수도 있으며, 본 기술 분야의 기술자는 본 출원의 함의를 위반하지 않고 유사한 진전을 이룰 수 있다. 따라서, 본 출원은 아래에 개시되는 특정 실시예에 제한되지는 않는다.
또한, 본 출원은 개략도를 참조하여 상세히 설명된다. 본 출원의 실시예를 상세히 설명하는 경우, 설명의 편의를 위해, 디바이스 구조물을 나타내는 단면도는 일반적인 축척에 따라 부분적으로 확대되지는 않는다. 개략도는 단지 예에 불과할 뿐이며, 본 출원의 보호 범위를 제한하지는 않는다. 또한, 실제 제조 시에는 길이, 폭, 및 깊이의 3차원 공간 치수가 고려되어야 한다.
이를 고려하여, 본 출원은 신호 지연 및 점유 구역을 감소시키는 반도체 디바이스 및 그 제조 방법을 제공하며, 이에 의해 디바이스의 집적 밀도를 향상시킨다.
배경 기술에서 설명된 바와 같이, 3차원 적층 기술을 사용함으로써 서로 다른 웨이퍼를 본딩하여, 3차원 디바이스의 평면 공간을 줄이고 집적 밀도를 향상시킬 수 있다.
예를 들어, 도 1은 종래 기술의 본딩 구조물의 개략도이다. 제1 디바이스(130)는 제1 웨이퍼(100) 내에 형성될 수 있다. 제1 디바이스(130)는, 예를 들어, CIS일 수 있다. 제2 디바이스(230)는 제2 웨이퍼(200) 내에 형성될 수 있다. 제2 디바이스(230)는, 예를 들어, 이미지 시스템 프로세서(image system processor: ISP)일 수 있다. 그 후, 제1 웨이퍼(100)를 제2 웨이퍼(200)에 본딩하여, 이미지 센서 시스템을 형성한다. 제1 디바이스는 기판(110) 상의 유전체 층(120) 내에 형성된다. 제2 디바이스는 기판(210) 상의 유전체 층(220) 내에 형성된다. 본딩된 제1 웨이퍼(100)와 제2 웨이퍼(200) 사이에는 본딩 표면(1001)이 형성된다.
구체적으로, 제1 웨이퍼(100)와 제2 웨이퍼(200) 사이에서는 유전체 층 본딩이 수행될 수 있다. 실리콘 비아 기술을 사용하여 제1 웨이퍼(100)의 기판(110)을 에칭하여, CIS에 대한 실리콘 비아 및 ISP에 대한 실리콘 비아를 형성한다. 두 개의 실리콘 비아에 금속 재료를 충진한 후, CIS와 ISP에 각각 접속된 두 개의 금속 플러그(140 및 240)를 획득한다. 이들 금속 플러그(140, 240)는 본딩 구조물 내에서 수직 방향의 신호 전송을 구현하는 데 사용될 수 있다. 그 후, 제1 웨이퍼(100)의 기판(110)의 후면에 수평 재배선 층(redistribution layer: RDL)(150)을 형성하여, 두 개의 금속 플러그(140 및 240) 간의 전기적 접속물을 구현하고, 추가로 두 개의 금속 플러그(140 및 240)를 통해 재배선 층(150)과 각각의 CIS 및 ISP 간의 전기적 접속물을 구현하게 된다. 다시 말해서, 서로 다른 웨이퍼의 층들 간에는 3차원 상호 접속물이 구현된다.
그러나, 유전체 층 본딩과 실리콘 비아 기술을 통해 접속물을 구현하는 방식에서, 제2 웨이퍼(200) 내의 ISP의 신호는 먼저 ISP에 접속된 금속 플러그(240)를 통해 상방으로 전송된 다음, 수평 재배선 층(150)을 통해 ISP에 접속된 금속 플러그(140)로 전송되고, 그 후 제1 웨이퍼(100) 내의 CIS로 하방으로 전송되어야 한다. 도 1에서 점선을 사용하여 표시된 방향을 참조하면, 신호는 상대적으로 긴 π 형상의 경로를 통과해야 한다. 지연은 경로 내의 저항 및 캐패시턴스와 관련이 있다. 따라서, 신호 전송은 상대적으로 큰 지연을 갖는다. 일부 시나리오에서는 실제 요건이 충족될 수 없다. 또한, CIS와 ISP 간의 접속물을 구현하려면 두 개의 금속 플러그가 필요하다. 도 2는 종래 기술의 3차원 상호 접속 구조물의 평면도이다. 두 개의 금속 플러그(140 및 240)의 크기의 최소값은 제한되어 있다. 제조 공정에서 두 개의 금속 플러그(140 및 240) 간의 최소 거리도 제한되어 있다. 이는 두 개의 금속 플러그(140 및 240)를 배치하는 데 상대적으로 큰 평면 공간이 필요하다는 것을 나타낸다. 이에 대응하여, 금속 플러그(140 및 240)와 접촉하는 제1 디바이스(130) 및 제2 디바이스(140)의 접속물 층은 지나치게 작을 수는 없다. 따라서, 이러한 접속 방식에서 디바이스의 집적 밀도는 영향을 받는다.
전술한 기술적 문제에 기반하여, 본 출원의 실시예는 반도체 디바이스 및 그 제조 방법을 제공한다. 반도체 디바이스는 제1 웨이퍼, 제2 웨이퍼, 및 컨택트 플러그를 포함할 수 있다. 제1 웨이퍼는 제1 유전체 층을 포함할 수 있다. 제1 유전체 층은 제1 접속 패드를 갖는다. 제2 웨이퍼는 제1 웨이퍼에 본딩된다. 제2 웨이퍼는 제2 유전체 층을 포함한다. 제2 유전체 층은 제2 접속 패드를 갖는다. 컨택트 플러그는 수직 관통 홀 내에 충진된 전도성 재료일 수 있다. 컨택트 플러그는 제1 접속 패드와 제2 접속 패드를 전기적으로 접속하도록 구성된다. 수직 관통 홀은, 에칭을 통해 형성되고, 제1 웨이퍼를 관통하고, 그리고 제2 웨이퍼를 부분적으로 관통하여 제2 접속 패드의 상부 표면 및/또는 측벽에까지 이어지는 관통 홀이다. 제1 접속 패드는 수직 관통 홀 내에 위치된다. 제1 접속 패드 아래에 위치한 제1 유전체 층은 에칭되지 않는다. 다시 말해서, 수직 관통 홀은 제1 웨이퍼의 상부 표면과 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시킬 수 있다. 이와 같이, 수직 관통 홀 내의 컨택트 플러그는 제1 접속 패드 및 제2 접속 패드 모두와 접촉하여, 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물을 구현할 수 있게 된다. 컨택트 플러그는 제1 접속 패드와 제2 접속 패드 간의 신호 전송 채널로서 기능한다. 이 채널은 상대적으로 짧다. 따라서, 신호 지연은 감소된다. 또한, 수직 관통 홀은 에칭 공정을 사용하여 형성되며, 제1 접속 패드의 측벽을 관통하여 제2 접속 패드에까지 이어진다. 컨택트 플러그는 제1 접속 패드의 주변부에서 제2 접속 패드와 접촉하여, 간단한 공정을 사용하여 컨택트 플러그와 제2 접속 패드 간의 안정적인 접속물을 구현할 수 있게 된다. 또한, 본 출원의 이 실시예에서는 하나의 금속 플러그만이 존재하므로, 두 개의 금속 플러그 간의 거리를 고려할 필요가 없다. 따라서, 측방 크기를 어느 정도 줄여서, 디바이스 크기를 줄이고 디바이스 집적도를 높일 수 있다.
본 출원의 구체적인 구현예를 보다 명확하게 이해하기 위해, 이하에서는 첨부된 도면을 참조하여 본 출원의 실시예에서 제공되는 반도체 디바이스를 상세히 설명한다.
도 3은 본 출원의 일 실시예에 따른 반도체 디바이스 구조물의 개략도이다. 반도체 디바이스는 제1 웨이퍼(300), 제2 웨이퍼(400), 및 제1 웨이퍼(300)와 제2 웨이퍼(400) 간의 수직 상호 접속물을 구현하기 위한 컨택트 플러그(360)를 포함할 수 있다. 제1 웨이퍼(300)는 제1 기판(310), 제1 기판(310) 상의 제1 유전체 층(320), 및 제1 유전체 층(320) 내의 제1 접속 패드(330)를 포함할 수 있다. 제2 웨이퍼(400)는 제2 기판(410), 제2 기판(410) 상의 제2 유전체 층(420), 및 제2 유전체 층(420) 내의 제2 접속 패드(430)를 포함할 수 있다.
제1 기판(310) 및 제2 기판(410)은 반도체 기판, 예를 들어, Si 기판, Ge 기판, SiGe 기판, 실리콘 온 인슐레이터(silicon on insulator: SOI), 또는 게르마늄 온 인슐레이터(germanium on insulator: GOI)일 수 있다. 다른 실시예에서, 제1 기판(310) 및 제2 기판(410)은 또한 다른 원소를 갖는 반도체 또는 다른 화합물, 예를 들어, GaAs, InP, 또는 SiC를 갖는 반도체를 포함하는 기판일 수 있거나; 또는 적층 구조물, 예를 들어, Si/SiGe일 수 있거나; 또는 다른 에피택셜 구조물, 예를 들어, 게르마늄 실리콘 온 인슐레이터(germanium silicon on insulator: SGOI)일 수 있다. 제1 기판(310) 및 제2 기판(410)은 동일한 재료일 수 있거나, 서로 다른 재료일 수 있다. 본 실시예에서, 제1 기판(310) 및 제2 기판(410)은 실리콘 기판일 수 있다.
제1 기판(310) 및 제2 기판(410) 상에서 본딩 전의 모든 공정이 완료될 수 있다. 예를 들어, 제1 기판(310) 및 제2 기판(410) 상에 디바이스 구조물 및 전기적으로 접속된 디바이스 구조물의 상호 접속 구조물을 형성한다. 디바이스 구조물은 층간 유전체 층으로 피복된다. 층간 유전체 층은 실리콘 산화물일 수 있다. 상호 접속 구조물은 유전체 재료 내에 형성된다. 디바이스 구조물은 MOS 디바이스, 저장 디바이스, 및/또는 다른 수동 디바이스일 수 있다. 상호 접속 구조물은 다층 구조물일 수 있다. 상호 접속 구조물은 컨택트 플러그, 비아, 또는 접속물 층을 포함할 수 있다. 접속물 층은 상호 접속 구조물의 상단 층에 위치될 수 있다. 상호 접속 구조물의 리드 아웃 구조물(lead-out structure)로서, 접속물 층은 복수의 접속 패드를 포함할 수 있다. 상호 접속 구조물은 금속 재료, 예를 들어, 텅스텐, 알루미늄, 또는 구리일 수 있다. 본 출원의 이 실시예의 도면에서, 첨부 도면을 단지 단순화하기 위해, 상단 층의 접속물 층만이 도시된다. 이것은 단지 예에 불과하다는 것으로 이해될 수 있다. 서로 다른 설계물 및 애플리케이션에서, 필요한 양의 층을 포함하는 상호 접속 구조물이 요건에 따라 형성될 수 있다.
제1 기판(310) 및 제2 기판(410) 상에는 동일한 디바이스 구조물 또는 서로 다른 디바이스 구조물이 형성될 수 있다. 예를 들어, 제1 기판(310) 및 제2 기판(410) 상의 디바이스들은 둘 다 DRAM 디바이스일 수 있거나, 또는 둘 다 로직 디바이스일 수 있거나, 또는 각각 DRAM 디바이스 및 로직 디바이스에서의 2개의 디바이스일 수 있거나, 또는 각각 SRAM 디바이스 및 로직 디바이스에서의 2개의 디바이스일 수 있거나, 또는 각각 CIS와 ISP에서의 2개의 디바이스일 수 있다.
제1 기판(310) 및 제2 기판(410) 상에는 동일한 상호 접속 구조물 또는 서로 다른 상호 접속 구조물이 형성될 수 있다. 제1 기판(310) 및 제2 기판(410) 상의 상호 접속 구조물들 내의 접속 패드들은 동일한 구조물을 갖거나 서로 다른 구조물을 가질 수 있다. 구별의 편의를 위해, 본 출원의 이 실시예에서는 서로 다른 웨이퍼들 간의 상호 접속 구조물들을 설명하기 위한 예로서, 제1 기판(310) 상의 상호 접속 구조물 내의 제1 접속 패드(330)와 제2 기판(410) 상의 상호 접속 구조물 내의 제2 접속 패드(430)가 사용된다.
제1 접속 패드(330)는 본딩 전의 제1 웨이퍼(300)의 상호 접속 구조물 내의 접속 패드이며, 제1 웨이퍼(300) 내의 상단 금속 층(top metal)일 수 있다. 제1 접속 패드(330)의 재료는 금속 구리일 수 있다. 제1 접속 패드(330)는 제1 유전체 층(320)에 의해 피복되어, 서로 다른 제1 접속 패드(330) 간의 분리를 구현할 수 있다. 제1 유전체 층(320)은 실리콘 산화물 층일 수 있거나, 또는 적층 구조물일 수 있고, 예를 들어, 실리콘 질화물 층 및 실리콘 질화물 층 상의 실리콘 산화물 층을 포함할 수 있다.
유사하게, 제2 접속 패드(430)는 본딩 전의 제2 웨이퍼(400)의 상호 접속 구조물 내의 접속 패드이며, 제2 웨이퍼(400) 내의 상단 금속 층일 수 있다. 제2 접속 패드(430)의 재료는 금속 구리일 수 있다. 제2 접속 패드(430)는 제2 유전체 층(420)에 의해 피복되어, 서로 다른 제2 접속 패드(430) 간의 분리를 구현할 수 있다. 제2 유전체 층(420)은 실리콘 산화물 층일 수 있거나, 또는 적층 구조물일 수 있고, 예를 들어, 실리콘 질화물 층 및 실리콘 질화물 층 상의 실리콘 산화물 층을 포함할 수 있다.
설명의 편의를 위해, 제1 기판(310) 상에 디바이스 구조물이 형성되는 표면은 제1 웨이퍼(300)의 전면으로서 사용되고, 제1 기판(310) 상에 디바이스가 형성되는 표면의 반대편의 표면은 제1 웨이퍼(300)의 후면으로서 사용되고; 제2 기판(410) 상에 디바이스 구조물이 형성되는 표면은 제2 웨이퍼(400)의 전면으로서 사용되고, 제2 기판(410) 상에 디바이스가 형성되는 표면의 반대편의 표면은 제2 웨이퍼(400)의 후면으로서 사용된다.
본 출원의 이 실시예에서, 제1 웨이퍼(300)는 제2 웨이퍼(400)에 본딩될 수 있다. 실제로, 제1 웨이퍼(300) 및 제2 웨이퍼(400)는 복수의 본딩된 웨이퍼 내의 2개의 웨이퍼일 수 있다. 제1 웨이퍼(300)의 전면은 제2 웨이퍼(400)의 전면에 본딩될 수 있다. 제1 웨이퍼(300)의 전면은 대안적으로 제2 웨이퍼(400)의 후면에 본딩될 수 있다. 제1 웨이퍼(300)의 후면은 대안적으로 제2 웨이퍼(400)의 전면에 본딩될 수 있다. 제1 웨이퍼(300)의 후면은 대안적으로 제2 웨이퍼(400)의 후면에 본딩될 수 있다. 제1 웨이퍼(300)와 제2 웨이퍼(400)를 본딩하는 데 사용되는 표면은 본딩 표면이다. 이러한 본딩 표면 상에는 본딩에 사용되는 재료 층이 형성될 수 있다. 본딩 재료 층은 유전체 재료, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 갖는 접착제 층일 수 있어, 접착제 층에서 분자력을 이용하여 두 개의 웨이퍼 간의 본딩을 구현할 수 있게 된다.
주목해야 하는 것은 본 출원의 이 실시예에서, "상부" 및 "하부"는 서로에 대해 상대적인 것이고, 제1 웨이퍼(300) 및 제2 웨이퍼의 본딩 방식에 관련된다는 것이다. 구체적으로, 제1 웨이퍼(300)는 상부 웨이퍼로서 사용될 수 있고, 제2 웨이퍼(400)는 하부 웨이퍼로서 사용될 수 있다. 제1 웨이퍼(300)의 전면을 본딩 표면으로서 사용하는 경우, 제1 웨이퍼(300)는 반전되고, 원래의 '상부'는 '하부'로 변경된다. 제1 웨이퍼(300)의 후면을 본딩 표면으로서 사용하는 경우, 제1 웨이퍼(300)는 반전되지 않고, 원래의 '상부'는 여전히 '상부'로 유지된다. 유사하게, 제2 웨이퍼(400)의 전면을 본딩 표면으로서 사용하는 경우, 제2 웨이퍼(400)는 반전되지 않고, 원래의 '상부'는 여전히 '상부'로 유지된다. 제2 웨이퍼(400)의 후면을 본딩 표면으로서 사용하는 경우, 제2 웨이퍼는 반전되고, 원래의 '상부'는 '하부'로 변경된다. 또한, 상부, 하부, 좌측, 우측, 전방, 후방, 상단, 및 하단과 같은 설명은 디바이스들 간의 상대적인 위치 및/또는 상대적인 방향의 표시를 용이하게 하기 위한 것일 뿐, 임의의 특정 고정 방향을 의미하기 위한 것은 아니다.
제1 웨이퍼(300)가 제2 웨이퍼(400)에 본딩된 후, 두 개의 웨이퍼는 유전체 층을 사용하여 본딩되며, 제1 웨이퍼(300) 내의 제1 접속 패드(330)와 제2 웨이퍼(400) 내의 제2 접속 패드(430) 사이에서는 전기적 접속물이 구현되지는 않는다. 따라서, 제1 웨이퍼(300)와 제2 웨이퍼(400) 사이의 접속물은 수직 관통 홀(359)을 사용하여 구현되어야 한다. 본 출원의 이 실시예에서, 제1 웨이퍼(300)는 본딩 구조물에서 상부 웨이퍼로서 사용될 수 있다. 제1 웨이퍼(300)의 상부 표면에 대해 에칭을 수행하여 수직 관통 홀(359)을 형성한다. 제1 웨이퍼(300)의 후면이 본딩 표면(1001)으로서 사용되는 경우, 제1 웨이퍼(300)의 전면에 대해 에칭이 수행될 수 있거나; 또는 제1 웨이퍼(300)의 전면이 본딩 표면(1001)으로서 사용되는 경우, 제1 웨이퍼(300)의 후면에 대해 에칭이 수행될 수 있다는 것으로 이해될 수 있다.
현재, TSV 기술을 사용하여 제1 웨이퍼의 상부 표면에 대해 에칭을 수행하여, 제1 접속 패드 및 제2 접속 패드를 관통하는 2개의 실리콘 관통 비아를 형성할 수 있다. 그 후, 실리콘 관통 비아에 금속 재료를 충진하여, 컨택트 플러그를 형성한다. 그 후, 제1 웨이퍼의 상부 표면에 대해 재배선이 수행되어 두 개의 컨택트 플러그 간의 접속을 수립한다. 그러나, 이러한 접속 방식에서, 제1 접속 패드와 제2 접속 패드 간의 경로는 상대적으로 길고, 각 컨택트 플러그의 크기는 에칭 공정에 의해 제한되고, 제한 없이 축소될 수 없으며, 컨택트 플러그들 간의 거리가 또한 제한된다. 따라서, 이 공정에서 두 개의 3차원 상호 접속된 구조물이 차지하는 평면 구역은 상대적으로 크다. 또한, 컨택트 플러그는 제1 접속 패드 또는 제2 접속 패드와 접촉하기 때문에, 제1 접속 패드 및 제2 접속 패드의 크기는 또한 에칭 공정에 의해 제한되고, 컨택트 플러그의 크기와 매칭된다. 따라서, 제1 접속 패드의 크기와 제2 접속 패드의 크기는 상대적으로 크다. 또한, 제1 접속 패드와 제2 접속 패드 사이의 거리는 컨택트 플러그들 사이의 수평 거리에 대응한다. 제1 접속 패드와 제2 접속 패드 사이의 최소 거리도 제한된다. 따라서, 배선 설계물도 또한 제한된다.
전술한 문제를 해결하기 위해, 본 출원의 이 실시예에서는 제1 웨이퍼(300)의 상부 표면으로부터 에칭을 시작할 수 있다. 제1 접속 패드(330)를 차단 층으로서 사용하여 수직 관통 홀(359)을 형성한다. 이러한 수직 관통 홀(359)에서, 제1 접속 패드(330)의 상부 표면과 제2 접속 패드(430)의 상부 표면 및/또는 측벽이 노출된다. 제1 접속 패드(330)는 제1 접속 패드(330) 아래의 제1 유전체 층 및 제2 유전체 층이 에칭되는 것을 방지할 수 있다. 이 경우, 수직 관통 홀(359)에 금속이 충진된 후, 형성된 컨택트 플러그(360)는 제1 접속 패드(330)의 상부 표면과 접촉하고, 또한 제2 접속 패드(430)의 상부 표면 및/또는 측벽과도 접촉한다. 다시 말해서, 형성된 컨택트 플러그(360)는 제1 접속 패드(330) 및 제2 접속 패드(430) 모두와 접촉하여, 제1 접속 패드(330)와 제2 접속 패드(430) 간의 접속물을 형성하게 된다. 컨택트 플러그(360)는 적어도 일 측면에서 제1 접속 패드(330)를 둘러쌀 수 있다. 제1 접속 패드(330)의 평면 크기에 대한 요건은 높지 않다. 따라서, 디바이스의 평면 구역은 추가로 감소될 수 있다.
수직 관통 홀(359)은 상하로 치수가 고르지 않은 관통 홀일 수 있다. 구체적으로, 수직 관통 홀(359)은 제1 웨이퍼를 관통하여 제1 접속 패드(330)의 상부 표면에까지 이어져, 제1 접속 패드(330)의 상부 표면을 노출시킬 수 있다. 수직 관통 홀(359)은 제1 웨이퍼 및 제2 웨이퍼를 추가로 관통하여, 제1 접속 패드(330)의 측벽을 따라 제2 접속 패드(430)에까지 이어져, 제2 접속 패드(430)의 상부 표면 및/또는 측벽을 노출시킬 수 있다. 다시 말해서, 제1 접속 패드(330) 위의 관통 홀은 상대적으로 큰 크기를 가질 수 있고, 제1 접속 패드(330)와 제2 접속 패드(430) 사이의 관통 홀은 상대적으로 작은 크기를 가질 수 있다.
구체적으로, 수직 관통 홀(359)은 제1 접속 패드(330)의 전체 상부 표면을 노출시킬 수 있거나, 또는 제1 접속 패드(330)의 상부 표면의 일부를 노출시킬 수 있다. 수직 관통 홀(359)은 제1 접속 패드(330)의 하나 이상의 측면의 측벽을 노출시킬 수 있거나, 또는 제1 접속 패드(330)의 측벽을 노출시키지 않을 수 있다. 이 경우, 제1 접속 패드(330)의 측벽은 제1 유전체 층의 일부에 의해 피복되어 제1 접속 패드(330)에 대한 보호를 제공한다. 수직 관통 홀(359)은 제2 접속 패드(430)의 전체 상부 표면을 노출시킬 수 있거나, 또는 제2 접속 패드(430)의 상부 표면의 일부를 노출시킬 수 있다. 수직 관통 홀(359)은 제2 접속 패드(430)의 하나 이상의 측면의 측벽을 노출시킬 수 있거나, 또는 제2 접속 패드(430)의 측벽을 노출시키지 않을 수 있다. 이 경우, 제2 접속 패드(430)의 측벽은 제2 유전체 층에 의해 피복된다.
도 4는 본 출원의 일 실시예에 따른 제1 접속 패드 및 제2 접속 패드의 형상의 개략도이다. 제1 접속 패드(330)는 다각형 또는 원형일 수 있고, 제2 접속 패드(430)는 다각형 또는 원형일 수 있다. 제1 접속 패드(330)와 제2 접속 패드(430)는 동일한 형상 또는 서로 다른 형상을 가질 수 있다. 물론, 제1 접속 패드(330)와 제2 접속 패드(430) 사이의 수평 거리는 상대적으로 짧다. 제1 접속 패드(330)와 제2 접속 패드(430)는 수직 방향으로 중첩 돌출부를 가지거나, 수직 방향으로 중첩 돌출부를 가지지 않을 수 있다. 다각형은, 예를 들어, 스트립일 수 있다. 예를 들어, 원은 완전한 원 또는 타원일 수 있다. 예를 들어, 제1 접속 패드(330)는 스트립이고, 제2 접속 패드(430)도 스트립이다. 제1 접속 패드(330)와 제2 접속 패드(430)는 동일한 크기 또는 서로 다른 크기를 가질 수 있다.
가능한 구현예에서, 도 5는 본 출원의 일 실시예에 따른 반도체 디바이스 구조물의 개략도이다. 제2 접속 패드(430)와 제1 접속 패드(330)는 수직 방향으로 서로 반대편에 배치될 수 있다. 다시 말해서, 제1 접속 패드(330)와 제2 접속 패드(430) 사이에는 본딩 표면(3001)과 수직하는 방향의 중첩 영역이 존재하고, 제2 접속 패드(430)의 측벽은 적어도 일 측면에서 제1 접속 패드(330)의 측벽과 동일한 높이에 있다. 이와 같이, 수직 관통 홀(359)은 제2 접속 패드(430) 및 제1 접속 패드(330)의 측벽들을 노출시킬 수 있고, 노출된 제2 접속 패드(430) 및 제1 접속 패드(330)의 측벽들은 서로 동일한 높이에 있다. 이와 같이, 수직 관통 홀(359) 내의 컨택트 플러그(360)는 제2 접속 패드(430)의 측벽과 제1 접속 패드(330)의 측벽에 별도로 접속되어, 제2 접속 패드(430)와 제1 접속 패드(330)를 전기적으로 접속하게 된다. 구체적으로, 도 5a에 도시된 바와 같이, 제2 접속 패드(430)는 일 측면에서 제1 접속 패드(330)와 정렬될 수 있다. 제1 접속 패드(330)의 일 측면의 측벽은 수평 방향으로 제2 접속 패드(430)의 측벽을 초과한다. 컨택트 플러그(360)는 제1 접속 패드(330)의 일 측면의 측벽 및 상부 표면과 제2 접속 패드(430)의 일 측면의 측벽과 접촉할 수 있다. 도 5b에 도시된 바와 같이, 제2 접속 패드(430)는 복수의 측면에서 제1 접속 패드(330)와 정렬될 수 있다. 컨택트 플러그(360)는 제1 접속 패드(330)의 복수의 측면의 측벽 및 상부 표면과 제2 접속 패드(430)의 복수의 측면의 측벽과 접촉할 수 있다.
다른 가능한 구현예에서, 도 6은 본 출원의 일 실시예에 따른 다른 반도체 디바이스 구조물의 개략도이다. 제2 접속 패드(430)는 수직 방향으로 제1 접속 패드(330)의 반대편에 배치될 수 있다. 제2 접속 패드(430)의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과한다. 이 경우, 형성된 수직 관통 홀(359)은 수평 방향으로 제1 접속 패드(330)를 초과하는 제2 접속 패드(430)의 일 측면 상의 표면의 적어도 일부를 노출시키며, 즉, 수평 방향으로 제1 접속 패드(330)를 초과하는 제2 접속 패드(430)의 측벽에 인접한 상부 표면을 노출시키며, 수평 방향으로 제1 접속 패드(330)를 초과하는 제2 접속 패드(430)의 측벽 및 이 측벽에 인접한 상부 표면을 노출시킨다. 이와 같이, 수직 관통 홀(359)에 충진된 컨택트 플러그(360)는 적어도 제2 접속 패드(430)의 상부 표면과 접촉하게 된다. 또한, 수직 관통 홀(359)은 제1 접속 패드(330)의 상부 표면을 추가로 노출시켜, 컨택트 플러그(360)가 제1 접속 패드(330)와 제2 접속 패드(430)를 접속할 수 있게 한다.
구체적으로, 제2 접속 패드(430)의 일 측면의 측벽은 수평 방향으로 제1 접속 패드(330)를 초과할 수 있다. 도 6b에 도시된 바와 같이, 제2 접속 패드(430)의 일 측면의 측벽은 제1 접속 패드(330)와 정렬될 수 있고, 제2 접속 패드(430)의 다른 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과한다. 도 6a에 도시된 바와 같이, 컨택트 플러그(360)는 제1 접속 패드(330)의 복수의 측면의 측벽 및 상부 표면과 접촉할 수 있고, 제2 접속 패드(430)의 일 측면의 측벽 및 다른 측면의 상부 표면과 접촉할 수 있다. 도 6b에 도시된 바와 같이, 제2 접속 패드(430)의 일 측면의 측벽은 수평 방향으로 제1 접속 패드(330)를 초과할 수 있고, 제2 접속 패드(430)의 다른 측면의 측벽은 제1 접속 패드(330)에 비해 오목하다. 도 6b에 도시된 바와 같이, 컨택트 플러그(360)는 제1 접속 패드(330)의 일 측면의 측벽 및 상부 표면과 접촉할 수 있고, 제2 접속 패드(430)는 수평 방향으로 제1 접속 패드(330)를 초과하는 제2 접속 패드(430)의 일 측면의 상부 표면을 초과한다.
구체적으로, 제2 접속 패드(430)의 복수의 측면의 측벽은 수평 방향으로 제1 접속 패드(330)를 초과할 수 있다. 도 7은 본 출원의 일 실시예에 따른 또 다른 반도체 디바이스 구조물의 개략도이다. 도 7a에 도시된 바와 같이, 컨택트 플러그(360)는 제1 접속 패드(330)의 일 측면의 측벽 및 상부 표면과 접촉할 수 있고, 제2 접속 패드(430)는 제1 접속 패드(330)의 일 측면의 상부 표면을 초과한다. 도 7b 및 도 3에 도시된 바와 같이, 컨택트 플러그(360)는 제1 접속 패드(330)의 복수의 측면의 측벽 및 상부 표면과 제2 접속 패드(430)의 상부 표면과 접촉할 수 있다. 도 7c에 도시된 바와 같이, 컨택트 플러그(360)는 제1 접속 패드(330)의 복수의 측면 상의 측벽 및 상부 표면과 접촉할 수 있고, 제2 접속 패드(430)의 복수의 측면의 측벽 및 상부 표면과 접촉할 수 있다.
물론, 전술한 예에서, 제1 유전체 층의 일부는 컨택트 플러그(360)와 제1 접속 패드(330) 사이에서 보존되어, 에칭 공정에서 제1 접속 패드(330)에 대한 보호를 제공할 수 있다.
결론적으로, 본 출원의 이 실시예에서, 컨택트 플러그(360)는 제1 접속 패드(330)의 복수의 측면에서 제1 접속 패드(330)와 제2 접속 패드(430)를 접속하여, 컨택트 플러그(360)와 제2 접속 패드(430) 사이의 컨택트 구역을 어느 정도 향상시킬 수 있고, 컨택트 플러그(360)와 제2 접속 패드(430) 사이의 컨택트 신뢰성을 향상시킬 수 있다.
도 8은 본 출원의 일 실시예에 따른 3차원 상호 접속 구조물의 구조의 개략도이다. 도 9는 본 출원의 일 실시예에 따른 3차원 상호 접속 구조물의 평면도이다. 컨택트 플러그(360)는 아치 구조(arch structure)를 형성하여 제1 접속 패드(330)와 제2 접속 패드(430) 간의 접속물을 구현한다. 컨택트 플러그(360)는 제1 접속 패드(330)의 좌 측면 및 우 측면 상에 형성된다. 제1 접속 패드(330)의 좌 측면과 우 측면 사이의 폭은 상대적으로 작을 수 있다. 또한, 제1 접속 패드(330)와 제2 접속 패드(430) 사이에는 중첩 영역이 존재할 수 있다. 배선 구역을 어느 정도 줄이기 위해 비교적 큰 거리를 설정해서는 안 된다.
또 다른 가능한 구현예에서, 도 10은 본 출원의 일 실시예에 따른 또 다른 반도체 디바이스 구조물의 개략도이다. 제2 접속 패드(430)와 제1 접속 패드(330)는 수직 방향으로 지그재그 방식으로 배치된다. 다시 말해서, 제2 접속 패드(430)와 제1 접속 패드(330) 사이에는 본딩 표면(3001)에 수직하는 방향으로의 중첩 영역이 존재하지는 않는다. 따라서, 수직 관통 홀(359)의 상단 개구부의 크기는 제2 접속 패드(430)와 제1 접속 패드(330) 사이의 수평 거리보다 크거나 같다. 구체적으로, 수직 관통 홀(359)의 상단 개구부의 크기가 제2 접속 패드(430)와 제1 접속 패드(330) 사이의 수평 거리와 동일한 경우, 수직 관통 홀(359)은 제1 접속 패드(330) 및 제2 접속 패드(430)의 양 측벽을 노출시킬 수 있고, 즉, 제2 접속 패드(430)와 마주하는 제1 접속 패드(330)의 측벽을 노출시키고, 제1 접속 패드(330)와 마주하는 제2 접속 패드(430)의 측벽을 노출시킬 수 있다. 이 경우, 수직 관통 홀(359)은 서로 다른 깊이에서도 수평 크기를 가지므로, 수직 관통 홀(359) 내의 금속 플러그(360)는 제1 접속 패드(330)와 제2 접속 패드(430)의 노출된 측벽들을 접속하여, 제1 접속 패드(330)와 제2 접속 패드(430) 사이의 전기적 접속물을 구현할 수 있다. 수직 관통 홀(359)의 상단 개구부의 크기는 제2 접속 패드(430) 및 제1 접속 패드(330)의 측방 크기보다 클 수 있다. 수직 관통 홀(359)은 제1 접속 패드(330)와 제2 접속 패드(430)의 양 측벽 외에도, 제1 접속 패드(330)의 상부 표면의 일부 및/또는 제2 접속 패드(430)의 상부 표면의 일부를 추가로 노출시킬 수 있다. 도 10a에 도시된 바와 같이, 컨택트 신뢰성을 향상시키기 위해, 실제로, 수직 관통 홀(359)이 제1 접속 패드(330)의 상부 표면을 노출시키는 경우, 제1 유전체 층의 일부는, 도 10b에 도시된 바와 같이, 제1 접속 패드(330)의 측벽을 위해 보존되어, 제1 접속 패드(330)에 대한 보호를 제공할 수 있다.
도 11은 본 출원의 일 실시예에 따른 제1 접속 패드 및 제2 접속 패드의 다른 형상의 개략도이다. 제1 접속 패드(330)의 형상은 슬릿 형상 또는 빗살 형상일 수 있다. 이 경우, 제2 접속 패드(430)의 형상은 다각형, 원형, 슬릿 형상, 또는 빗살 형상일 수 있다. 물론, 제1 접속 패드(330)의 형상이 다각형 또는 원형인 경우, 제2 접속 패드(430)의 형상은 슬릿 형상 또는 빗살 형상일 수 있다. 슬릿 형상은 단일 슬릿 형상 또는 다중 슬릿 형상일 수 있다. 슬릿 형상은 도 11a를 참조한 단일 슬릿 형상을 포함하거나, 도 11b 및 도 11c를 참조한 다중 슬릿 형상을 포함하거나, 또는 도 11d를 참조한 빗살 형상을 포함할 수 있다. 빗살 형상에서 빗살의 양은 실제 상황에 따라 결정될 수 있다.
제1 접속 패드(330) 및 제2 접속 패드(430)의 형상이 슬릿 형상이거나 빗살 형상인 경우, 슬릿 형상 또는 빗살 형상은 복수의 라인의 조합으로 간주될 수 있다. 각 라인의 접속 방식은 전술한 라인의 접속 방식이 참조된다. 다시 말해서, 형성된 수직 관통 홀(359)이 제1 접속 패드(330)의 상부 표면의 일부 및 제2 접속 패드(430)의 상부 표면의 일부를 모두 노출하여, 컨택트 플러그(360)와 제1 접속 패드(330) 및 제2 접속 패드(430) 각각 간의 컨택트를 구현할 수 있다면, 형성된 수직 관통 홀(359)은 슬릿 형상 또는 빗살 형상을 갖는 접속 패드의 측벽을 노출시키거나 노출시키지 않을 수 있다.
도 12는 본 출원의 일 실시예에 따른 또 다른 반도체 디바이스 구조물의 개략도이다. 예를 들어, 제2 접속 패드(430)는 단일 슬릿 형상이다. 이 경우, 컨택트 플러그(360)는, 도 12a에 도시된 바와 같이, 제1 접속 패드(330)의 상부 표면 및 측벽과 제2 접속 패드(430)의 상부 표면에 접속될 수 있다. 도 12b에 도시된 바와 같이, 컨택트 플러그(360)는 제1 접속 패드(330)의 상부 표면 및 측벽과, 제2 접속 패드(430)의 상부 표면 및 측벽에 접속될 수 있다. 예를 들어, 제2 접속 패드(430)는 이중 슬릿 형상이다. 도 12c에 도시된 바와 같이, 컨택트 플러그(360)는 제1 접속 패드(330)의 상부 표면 및 측벽과 제2 접속 패드(430)의 측벽에 접속될 수 있다.
다시 말해서, 수직 관통 홀(359)은 제1 웨이퍼(300)의 상부 표면을 관통하여 제1 접속 패드(330)의 상부 표면으로 이어지는 관통 홀일 수 있고, 제1 접속 패드(330)의 주변부를 관통하여 제2 접속 패드(430)의 상부 표면으로 이어지는 관통 홀일 수 있다. 관통 홀은 제1 접속 패드(330)의 상부 표면과 제2 접속 패드(430)의 상부 표면 및/또는 측벽을 노출시켜, 상부 부분에서는 비교적 큰 크기로 그리고 하부 부분에서는 상대적으로 작은 크기로 수직 관통 홀(359)을 형성한다.
본 출원의 이 실시예에서, 수직 관통 홀(359)은 에칭 공정의 영향으로 평면 위의 부분과 평면 아래의 부분에서 서로 다른 크기를 가질 수 있다. 도 13은 본 출원의 일 실시예에 따른 추가 반도체 디바이스 구조물의 개략도이다. 구체적으로, 도 3에 도시된 바와 같이, 제1 기판(310) 내의 수직 관통 홀(359)의 크기는 제1 유전체 층(320) 내의 수직 관통 홀의 크기와 다를 수 있다. 도 13a 및 도 13c에 도시된 바와 같이, 제1 접속 패드(330)의 상부 표면 위의 수직 관통 홀(359)의 크기는 제1 접속 패드(330)의 상부 표면 아래의 수직 관통 홀(359)의 크기와 다를 수 있다. 도 13b에 도시된 바와 같이, 제1 접속 패드(330)의 하부 표면 위의 수직 관통 홀(359)의 크기는 제1 접속 패드(330)의 하부 표면 아래의 수직 관통 홀(359)의 크기와 다를 수 있다. 도 12b에 도시된 바와 같이, 제2 접속 패드(430)의 상부 표면 위의 수직 관통 홀(359)의 크기는 제2 접속 패드(430)의 상부 표면 아래의 수직 관통 홀(359)의 크기와 다를 수 있다.
앞서 첨부된 도면은 예시적인 설명일 뿐, 본 출원의 실시예에서 제공되는 모든 경우를 포함하도록 의도한 것은 아니라는 것을 이해할 수 있다. 간략한 설명을 위해 여기에서는 예시를 위한 예를 일일이 제공하지는 않는다. 본 기술 분야의 기술자는 전술한 내용에 기반하여 다른 구조물을 설정할 수 있다. 이것은 본 출원의 보호 범위에 속해야 한다.
본 출원의 이 실시예에서 제공되는 반도체 디바이스는 제3 웨이퍼를 더 포함할 수 있다. 도 14는 본 출원의 일 실시예에 따른 또 다른 반도체 디바이스 구조물의 개략도이다. 제1 웨이퍼(300), 제2 웨이퍼(400), 및 제3 웨이퍼(500)는 3개의 적층된 층을 형성한다. 제3 웨이퍼(500)는 제3 기판(510)을 포함할 수 있다. 제3 기판(510) 상에는 제3 유전체 층(520)이 형성될 수 있다. 제3 유전체 층(520)은 제3 접속 패드(530)를 가질 수 있다. 제3 웨이퍼(500)는 제1 웨이퍼(300) 상에 배치될 수 있다. 제1 웨이퍼(300)와 제3 웨이퍼(500) 사이의 본딩을 통해 제3 웨이퍼(500)의 제3 접속 패드(530)와 컨택트 플러그(360) 사이의 전기적 접속물이 구현된다. 대안적으로, 제1 웨이퍼(300)와 제3 웨이퍼(500)의 유전체 층들이 본딩된 후, 제3 접속 패드(530)와 컨택트 플러그(360)는, 컨택트 플러그(360)와 유사한 제조 공정을 사용하여 형성된 다른 컨택트 플러그를 사용하여 접속될 수 있다(도면에 도시되어 있지 않다). 제1 웨이퍼(300)와 제3 웨이퍼(500) 간의 본딩 표면(5001)은 도 14가 참조된다.
본 출원의 실시예는 반도체 디바이스를 제공한다. 반도체 디바이스는 제1 웨이퍼, 제2 웨이퍼, 및 컨택트 플러그를 포함한다. 제1 웨이퍼는 제1 유전체 층을 포함할 수 있다. 제1 유전체 층은 제1 접속 패드를 갖는다. 제2 웨이퍼는 제1 웨이퍼에 본딩된다. 제2 웨이퍼는 제2 유전체 층을 포함한다. 제2 유전체 층은 제2 접속 패드를 갖는다. 컨택트 플러그는 수직 관통 홀 내에 충진된 전도성 재료이다. 컨택트 플러그는 제1 접속 패드와 제2 접속 패드를 전기적으로 접속하도록 구성된다. 수직 관통 홀은, 에칭을 통해 형성되고, 제1 웨이퍼를 관통하고, 그리고 제2 웨이퍼를 부분적으로 관통하여 제2 접속 패드의 상부 표면 및/또는 측벽에까지 이어지는 관통 홀이다. 제1 접속 패드는 수직 관통 홀 내에 위치된다. 제1 접속 패드 아래에 위치한 제1 유전체 층은 에칭되지 않는다. 이와 같이, 수직 관통 홀 내의 접속 플러그는 제1 접속 패드의 상부 층 및/또는 제2 접속 패드의 상부 층 및/또는 측벽과 접촉하여, 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물을 구현하고, 제1 웨이퍼와 제2 웨이퍼 간의 수직 상호 접속물을 구현할 수 있게 된다. 접속 플러그는 제1 접속 패드와 제2 접속 패드 간의 신호 전송 경로로서 기능한다. 이 경로는 상대적으로 짧다. 따라서, 신호 지연은 감소된다. 또한, 수직 관통 홀은 에칭 공정을 사용하여 형성되며, 제1 접속 패드의 측벽을 관통하여 제2 접속 패드에까지 이어진다. 컨택트 플러그는 제1 접속 패드의 주변부에서 제2 접속 패드와 접촉하여, 간단한 공정을 사용하여 컨택트 플러그와 제2 접속 패드 간의 안정적인 접속물을 구현할 수 있게 된다. 또한, 본 출원의 이 실시예에서는 하나의 금속 플러그만이 존재하므로, 두 개의 금속 플러그 간의 거리를 고려할 필요가 없다. 따라서, 수평 치수를 어느 정도 줄여서, 디바이스 크기를 줄이고 디바이스 집적도를 높일 수 있다.
전술한 실시예에서 제공된 반도체 디바이스에 기반하여, 본 출원의 실시예는 반도체 디바이스의 제조 방법을 더 제공한다. 도 15는 본 출원의 일 실시예에 따른 반도체 디바이스의 제조 방법의 플로우차트이다. 도 16 내지 도 20은 본 출원의 일 실시예에 따른 반도체 디바이스의 제조 공정에 있어서의 반도체 디바이스의 개략도이다. 이 방법은 다음의 단계들을 포함할 수 있다:
S101: 도 16a, 도 17a, 도 18a, 도 19a, 및 도 20a를 참조하여 본딩이 완료된 제1 웨이퍼(300)와 제2 웨이퍼(400)를 제공한다.
본 출원의 이 실시예에서, 제1 웨이퍼(300)는 제1 기판(310), 제1 기판(310) 상의 제1 유전체 층(320), 및 제1 유전체 층(320) 내의 제1 접속 패드(330)를 포함할 수 있다. 제2 웨이퍼(400)는 제2 기판(410), 제2 기판(410) 상의 제2 유전체 층(420), 및 제2 유전체 층(420) 내의 제2 접속 패드(430)를 포함할 수 있다. 제1 기판(310) 및 제2 기판(410) 상에는 동일한 디바이스 구조물 또는 서로 다른 디바이스 구조물이 형성될 수 있다. 예를 들어, 제1 기판(310) 및 제2 기판(410) 상의 디바이스들은 둘 다 DRAM 디바이스일 수 있거나, 또는 둘 다 로직 디바이스일 수 있거나, 또는 각각 DRAM 디바이스 및 로직 디바이스의 2개의 디바이스일 수 있거나, 또는 각각 SRAM 디바이스 및 로직 디바이스에서의 2개의 디바이스일 수 있거나, 또는 각각 CIS와 ISP에서의 2개의 디바이스일 수 있다.
제1 접속 패드(330)는 본딩 전의 제1 웨이퍼(300)의 상호 접속 구조물 내의 접속 패드이며, 제1 웨이퍼(300) 내의 상단 금속 층(top metal)일 수 있다. 제1 접속 패드(330)의 재료는 금속 구리일 수 있다. 제1 접속 패드(330)는 제1 유전체 층(320)에 의해 피복되어, 서로 다른 제1 접속 패드(330) 간의 분리를 구현할 수 있다. 제1 유전체 층(320)은 실리콘 산화물 층일 수 있거나, 또는 적층 구조물일 수 있고, 예를 들어, 실리콘 질화물 층 및 실리콘 질화물 층 상의 실리콘 산화물 층을 포함할 수 있다.
유사하게, 제2 접속 패드(430)는 본딩 전의 제2 웨이퍼(400)의 상호 접속 구조물 내의 접속 패드이며, 제2 웨이퍼(400) 내의 상단 금속 층일 수 있다. 제2 접속 패드(430)의 재료는 금속 구리일 수 있다. 제2 접속 패드(430)는 제2 유전체 층(420)에 의해 피복되어, 서로 다른 제2 접속 패드(430) 간의 분리를 구현할 수 있다. 제2 유전체 층(420)은 실리콘 산화물 층일 수 있거나, 또는 적층 구조물일 수 있고, 예를 들어, 실리콘 질화물 층 및 실리콘 질화물 층 상의 실리콘 산화물 층을 포함할 수 있다.
설명의 편의를 위해, 제1 기판(310) 상에 디바이스 구조물이 형성되는 표면은 제1 웨이퍼(300)의 전면으로서 사용되고, 제1 기판(310) 상에 디바이스가 형성되는 표면의 반대편의 표면은 제1 웨이퍼(300)의 후면으로서 사용되고; 제2 기판(410) 상에 디바이스 구조물이 형성되는 표면은 제2 웨이퍼(400)의 전면으로서 사용되고, 제2 기판(410) 상에 디바이스가 형성되는 표면의 반대편의 표면은 제2 웨이퍼(400)의 후면으로서 사용된다.
본 출원의 이 실시예에서, 제1 웨이퍼(300)는 제2 웨이퍼(400)에 본딩될 수 있다. 구현 동안, 제1 웨이퍼(300) 및 제2 웨이퍼(400)는 복수의 본딩된 웨이퍼 내의 2개의 웨이퍼일 수 있다. 제1 웨이퍼(300)의 전면은 제2 웨이퍼(400)의 전면에 본딩될 수 있다. 제1 웨이퍼(300)의 전면은 대안적으로 제2 웨이퍼(400)의 후면에 본딩될 수 있다. 제1 웨이퍼(300)의 후면은 대안적으로 제2 웨이퍼(400)의 전면에 본딩될 수 있다. 제1 웨이퍼(300)의 후면은 대안적으로 제2 웨이퍼(400)의 후면에 본딩될 수 있다. 본딩을 위해 사용되는 재료 층은 제1 웨이퍼(300)와 제2 웨이퍼(400)를 본딩하기 위해 사용되는 본딩 표면인 표면 상에 형성될 수 있다. 본딩 재료 층은 유전체 재료, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 갖는 접착제 층일 수 있어, 접착제 층에서 분자력을 이용하여 두 개의 웨이퍼 간의 본딩을 구현할 수 있게 된다.
제1 웨이퍼(300)가 제2 웨이퍼(400)에 본딩된 후, 두 개의 웨이퍼는 유전체 층을 사용하여 본딩되며, 제1 웨이퍼(300) 내의 제1 접속 패드(330)와 제2 웨이퍼(400) 내의 제2 접속 패드(430) 사이에서는 수직 상호 접속물이 구현되지는 않는다. 따라서, 제1 웨이퍼(300)와 제2 웨이퍼(400) 사이에서 접속물이 구현되어야 한다.
S102: 제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀(359)을 형성하기 위해 제1 웨이퍼(300)를 상단에서 하단으로 에칭한다. 수직 관통 홀(359)은 제1 웨이퍼를 관통하여 제1 접속 패드(330)의 상부 표면에까지 이어지며, 제1 웨이퍼 및 제2 웨이퍼를 관통하여, 제1 접속 패드(330)의 측벽을 따라 제2 접속 패드(430)에까지 이어지며, 그리고 제2 접속 패드(430)의 상부 표면 및/또는 측벽을 노출시킨다.
본 출원의 이 실시예에서, 제1 웨이퍼(300)는 본딩 구조물에서 상부 웨이퍼로서 사용될 수 있다. 제1 웨이퍼(300)의 상부 표면에 대해 에칭을 수행하여 수직 관통 홀(359)을 형성한다. 제1 웨이퍼(300)의 후면이 본딩 표면(1001)으로서 사용되는 경우, 제1 웨이퍼(300)의 전면에 대해 에칭이 수행될 수 있거나; 또는 제1 웨이퍼(300)의 전면이 본딩 표면(1001)으로서 사용되는 경우, 제1 웨이퍼(300)의 후면에 대해 에칭이 수행될 수 있다는 것으로 이해될 수 있다.
구체적으로, 수직 관통 홀(359)은 제1 접속 패드(330)의 전체 상부 표면을 노출시킬 수 있거나, 또는 제1 접속 패드(330)의 상부 표면의 일부를 노출시킬 수 있다. 수직 관통 홀(359)은 제1 접속 패드(330)의 하나 이상의 측면의 측벽을 노출시킬 수 있거나, 또는 제1 접속 패드(330)의 측벽을 노출시키지 않을 수 있다. 이 경우, 제1 접속 패드(330)의 측벽은 제1 유전체 층의 일부에 의해 피복되어 제1 접속 패드(330)에 대한 보호를 제공한다. 수직 관통 홀(359)은 제2 접속 패드(430)의 전체 상부 표면을 노출시킬 수 있거나, 또는 제2 접속 패드(430)의 상부 표면의 일부를 노출시킬 수 있다. 수직 관통 홀(359)은 제2 접속 패드(430)의 하나 이상의 측면의 측벽을 노출시킬 수 있거나, 또는 제2 접속 패드(430)의 측벽을 노출시키지 않을 수 있다. 이 경우, 제2 접속 패드(430)의 측벽은 제2 유전체 층에 의해 피복된다.
이하에서는 제1 웨이퍼(300)의 전면과 제2 웨이퍼(400) 간의 본딩을 예로 들어 설명한다. 에칭을 통해 수직 관통 홀(359)을 형성하는 복수의 방식이 존재한다. 서로 다른 접속 패드에 대해 그리고 서로 다른 구조를 갖는 수직 관통 홀(359)에 대해 서로 다른 에칭 방식이 사용될 수 있다. 이하에서는 설명을 위한 예를 제공한다.
가능한 구현예에서, 제2 접속 패드(430)는 수직 방향으로 제1 접속 패드(330)의 반대편에 배치된다. 제2 접속 패드(430)는 제1 접속 패드(330) 아래에 위치한다. 제2 접속 패드(430)의 측벽은 제1 접속 패드(330)의 측벽과 동일한 높이에 있을 수 있거나, 또는 제2 접속 패드(430)의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과한다. 수직 관통 홀(359)을 형성하기 위한 방식은 구체적으로 다음과 같을 수 있다: 먼저 제1 웨이퍼의 상부 표면을 에칭하여 제1 개구부를 획득하며, 여기서 제1 개구부는 제1 접속 패드(330) 위에 위치되고, 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과할 수 있다. 이와 같이, 제1 개구부의 깊이를 심화하여 제1 접속 패드(330)를 노출시킨다. 에칭은 제1 개구부의 하단이 수평 방향으로 제1 접속 패드(330)의 측벽을 초과하는 위치에서 수행된다. 제1 접속 패드(330)의 주변부 둘레에 제2 접속 패드(430)에 대한 제2 개구부를 형성하여 수직 관통 홀(359)을 형성할 수 있다. 에칭을 통해 제2 접속 패드(430)에 대한 개구부를 형성하는 경우, 제1 접속 패드(330)는 제1 접속 패드(330) 아래의 제1 유전체 층 및 제2 유전체 층을 보호할 수 있다. 일반적으로, 제2 개구부의 위치는 제1 접속 패드(330)에 대한 제2 접속 패드(430)의 위치에 기반하여 결정될 수 있다. 제2 접속 패드(430)의 측벽이 수평 방향으로 제1 접속 패드(330)의 측벽을 초과하는 방향은 제2 개구부의 측벽이 제1 접속 패드(330)의 측벽을 초과하는 방향과 일치할 수 있다.
도 16에 도시된 바와 같이, 제2 접속 패드(430)의 복수의 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과한다. 먼저, 제1 웨이퍼(300)의 후면에 대해 에칭을 수행하여, 즉, 제1 기판(310)의 후면에 대해 에칭을 수행하여, 제1 개구부(350)를 형성할 수 있다. 도 16b에 도시된 바와 같이, 제1 개구부(350)는 제1 접속 패드(330) 위에 위치할 수 있고, 제1 개구부(350)의 복수의 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 확장시킨다. 제1 개구부(350)의 에칭은 제1 기판(310)의 하부 표면의 위치에서 중지될 수 있거나, 또는 제1 유전체 층(320)(미도시)의 일부에 대해 에칭을 수행하고 제1 유전체 층(320) 내에서 중지할 수 있다. 제1 개구부(350)의 측벽을 보호하기 위해 절연 층(361)을 퇴적한다. 도 16c에 도시된 바와 같이, 제1 개구부(350)의 측벽이 수평 방향으로 제1 접속 패드(330)를 초과하는 위치에서 하단에 대해 에칭을 수행하여(이러한 에칭 시, 제1 접속 패드(330)의 측벽이 노출될 수 있거나, 또는 제1 유전체 층(320)의 일부가 보존될 수 있고, 제1 접속 패드(330)의 측벽이 노출되지 않을 수 있음), 본딩 표면(3001)에 대한 제2 개구부(351)를 형성한다. 그 후, 제1 접속 패드(330)를 차단 층으로 사용하고, 제1 개구부(350)와 제2 개구부(351)의 깊이를 함께 심화하여, 제1 접속 패드(330) 위의 제1 유전체 층(320)과 제2 접속 패드(430) 위의 제2 유전체 층(420)을 제거하고, 이에 의해 수직 관통 홀(359)을 형성한다. 도 16d에 도시된 바와 같이, 형성된 수직 관통 홀(359)은 제1 접속 패드(330)의 상부 표면과, 수평 방향으로 제1 접속 패드(330)를 초과하는 제2 접속 패드(430)의 복수의 측면 상의 일부 상부 표면을 노출시킨다. 제1 접속 패드(330)의 측벽 상의 제1 유전체 층(320)의 일부는 보존되어 제1 접속 패드(330)를 보호하고, 제1 접속 패드(330)에 대해 수행된 에칭으로 인한 손상 또는 붕괴를 방지한다.
또한, 제2 접속 패드(430)의 부분으로서 제1 접속 패드(330)를 초과하는 부분의 크기가 상대적으로 작은 경우, 제2 접속 패드(430)의 측벽의 제2 유전체 층을 에칭하여 제2 접속 패드(430)의 측벽을 노출시킬 수 있다. 도 17에 도시된 바와 같이, 제1 웨이퍼(300)의 후면부터 에칭을 수행한다. 다시 말해서, 도 17b에 도시된 바와 같이, 제1 기판(310)의 후면부터 에칭을 수행하여 제1 개구부(350)를 형성한다. 물론, 제1 개구부(350)의 에칭은 제1 기판(310)의 하부 표면의 위치에서 중지될 수 있거나, 또는 제1 유전체 층(320)(미도시)의 일부에 대해 에칭을 수행하고 제1 유전체 층(320) 내에서 중지할 수 있다. 도 17c에 도시된 바와 같이, 제1 개구부(350)의 측벽을 보호하기 위해 절연 층(361)을 퇴적한다. 도 17c에 도시된 바와 같이, 제1 개구부(350)의 측벽이 수평 방향으로 제1 접속 패드(330)를 초과하는 위치의 하단에 에칭을 수행하여 본딩 표면(3001)에 대한 제2 개구부(351)를 형성한다. 그 후, 제1 접속 패드(330)를 차단 층으로 사용하고, 제1 개구부(350)와 제2 개구부(351)의 깊이를 함께 심화시키며, 그에 따라 깊어진 제2 개구부(351)는 제2 접속 패드(430)의 하부 표면에서 중지된다. 에칭 공정에서, 제1 접속 패드(330)는 제1 접속 패드(330) 아래의 제1 유전체 층 및 제2 유전체 층을 보호하여, 수직 관통 홀(359)을 형성할 수 있다. 수직 관통 홀(359)은 제1 접속 패드(330)의 상부 표면과, 제1 접속 패드(330)에서 확장되는 제2 접속 패드(430)의 복수의 측면 상의 상부 표면 및 측벽의 일부를 노출시킨다.
또한, 제2 접속 패드(430)가 제1 접속 패드(330)와 동일한 높이에 있는 방향에서, 에칭을 통해 제1 접속 패드(330) 및 제2 접속 패드(430)의 측벽들의 유전체 층들을 제거하여, 제1 접속 패드(330) 및 제2 접속 패드(430)의 측벽들을 노출시킬 수 있다. 특정 동작 단계에 대해서는 도 16에 도시된 단계가 참조된다. 세부사항은 여기에서 다시 설명되지는 않는다.
다른 가능한 구현예에서, 제2 접속 패드(430)는 수직 방향으로 제1 접속 패드(330)의 반대편에 배치된다. 제2 접속 패드(430)는 제1 접속 패드(330) 아래에 위치한다. 또한, 제2 접속 패드(430)의 측벽은 제1 접속 패드(330)의 측벽과 동일한 높이에 있을 수 있거나, 또는 제2 접속 패드(430)의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과할 수 있다. 제3 개구부는 웨이퍼들 간의 본딩 전에 제1 웨이퍼 내에 형성될 수 있다. 제3 개구부는 제1 접속 패드(330) 둘레의 제1 유전체 층 내에 형성된다. 이와 같이, 본딩 후 에칭 부하는 감소될 수 있다. 수직 관통 홀을 형성하는 방식은 구체적으로 다음과 같을 수 있다: 웨이퍼들 간의 본딩 후, 제1 웨이퍼의 상부 표면에 대해 에칭을 수행하여 제1 개구부를 형성하고, 여기서 제1 개구부는 제1 접속 패드(330) 위에 위치되고, 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과할 수 있다. 이와 같이, 제1 개구부의 깊이를 심화하여 제1 접속 패드(330)를 노출시킬 수 있다. 또한, 제1 개구부는 제3 개구부에 접속될 수 있고, 제3 개구부의 깊이는 심화될 수 있다. 깊어진 제3 개구부는 제2 접속 패드(430)를 노출시켜 수직 관통 홀(359)을 형성할 수 있다. 에칭을 통해 제2 접속 패드(430)에 대한 개구부를 형성하는 경우, 제1 접속 패드(330)는 제1 접속 패드(330) 아래의 제1 유전체 층 및 제2 유전체 층을 보호할 수 있다. 일반적으로, 제3 개구부의 위치는 제1 접속 패드(330)에 대한 제2 접속 패드(430)의 위치에 기반하여 결정될 수 있다. 제2 접속 패드(430)의 측벽이 수평 방향으로 제1 접속 패드(330)의 측벽을 초과하는 방향은 제3 개구부가 제1 유전체 층 내에 배치되는 방향과 일치할 수 있다.
도 18에 도시된 바와 같이, 제2 접속 패드(430)의 복수의 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과한다. 제1 웨이퍼(300) 내에는 제3 개구부(352)가 형성될 수 있다. 제3 개구부(352)는 제1 접속 패드(330) 둘레의 제1 유전체 층(320) 내에 형성된다. 다시 말해서, 도 18a에 도시된 바와 같이, 제1 웨이퍼(300)와 제2 웨이퍼(400) 간의 본딩 전에, 제1 유전체 층(320)에 대해 에칭을 수행하여 제1 접속 패드(330) 둘레에 제3 개구부(352)를 형성할 수 있다. 이와 같이, 웨이퍼들 간의 본딩 후에, 제1 웨이퍼(300)의 후면에 대해 에칭을 수행하여, 즉, 제1 기판(310)의 후면에 대해 에칭을 수행하여, 제1 개구부(350)를 형성한다. 도 18b에 도시된 바와 같이, 제1 개구부(350)는 제1 접속 패드(330) 위에 위치할 수 있고, 제1 개구부(350)의 복수의 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 확장시킨다. 물론, 제1 개구부(350)의 에칭은 제1 기판(310)의 하부 표면의 위치에서 중지될 수 있거나, 또는 제1 유전체 층(320)(미도시)의 일부에 대해 에칭을 수행하고 제1 유전체 층(320) 내에서 중지할 수 있다. 도 18c에 도시된 바와 같이, 제1 개구부(350)의 측벽을 보호하기 위해 절연 층(361)을 퇴적한다. 제1 접속 패드(330)는 차단 층으로서 기능한다. 제1 개구부(350)의 깊이는 제1 개구부(350)를 제3 개구부에 접속하도록 심화된다. 그 후, 제3 개구부(352)의 깊이를 심화시키도록 에칭이 추가로 수행된다. 따라서, 깊어진 제1 개구부(350)는 제1 접속 패드의 상부 표면을 노출시키고, 깊어진 제3 개구부(352)는 제2 접속 패드(430)의 상부 표면을 노출시켜, 도 18d에 도시된 바와 같이 수직 관통 홀(359)을 형성한다.
또한, 제2 접속 패드(430)의 부분으로서 제1 접속 패드(330)를 초과하는 부분의 크기가 상대적으로 작은 경우, 제2 접속 패드(430)의 측벽의 제2 유전체 층을 에칭하여 제2 접속 패드(430)의 측벽을 노출시킬 수 있다. 여기에서는 설명을 위한 예가 제공되지는 않는다. 제2 접속 패드(430)가 제1 접속 패드(330)와 동일한 높이에 있는 방향에서, 에칭을 통해 제1 접속 패드(330) 및 제2 접속 패드(430)의 측벽들의 유전체 층들을 제거하여, 제1 접속 패드(330) 및 제2 접속 패드(430)의 측벽들을 노출시킬 수 있다. 특정 동작 단계에 대해서는 도 18에 도시된 단계가 참조된다. 세부사항은 여기에서 다시 설명되지는 않는다.
또 다른 가능한 구현예에서, 제2 접속 패드(430)는 수직 방향으로 제1 접속 패드(330)의 반대편에 배치된다. 제2 접속 패드(430)는 제1 접속 패드(330) 아래에 위치한다. 제2 접속 패드(430)의 측벽은 제1 접속 패드(330)의 측벽과 동일한 높이에 있을 수 있거나, 또는 제2 접속 패드(430)의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과한다. 수직 관통 홀(359)을 형성하기 위한 방식은 구체적으로 다음과 같을 수 있다: 먼저 제1 웨이퍼의 상부 표면을 에칭하여 제1 개구부를 획득하며, 여기서 제1 개구부는 제1 접속 패드(330) 위에 위치되고, 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과할 수 있다. 이와 같이, 제1 개구부의 깊이를 심화하여 제1 접속 패드(330)를 노출시킬 수 있다. 제1 개구부의 깊이는 추가로 심화된다. 이 경우, 제1 접속 패드(330)는 제1 접속 패드(330) 아래의 제1 유전체 층 및 제2 유전체 층을 보호할 수 있다. 제1 개구부가 수평 방향으로 제1 접속 패드(330)를 초과하는 위치에서 제1 유전체 층 및 제2 유전체 층에 대해 에칭을 수행한다. 제1 접속 패드(330) 둘레의 깊어진 제1 개구부는 제1 접속 패드(330) 둘레의 제2 접속 패드(430)를 관통하여, 수직 관통 홀(359)을 형성할 수 있다.
도 19에 도시된 바와 같이, 제2 접속 패드(430)의 복수의 측면의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과한다. 제1 웨이퍼(300)의 후면에 대해 에칭을 수행하여, 즉, 제1 기판(310)의 후면에 대해 에칭을 수행하여, 제1 개구부(350)를 형성한다. 도 19b에 도시된 바와 같이, 제1 개구부(350)는 제1 접속 패드(330) 위에 위치할 수 있고, 제1 개구부(350)의 복수의 측면의 측벽은 제1 접속 패드(330)의 측벽을 확장시킨다. 물론, 제1 개구부(350)의 에칭은 제1 기판(310)의 하부 표면의 위치에서 중지될 수 있거나, 또는 제1 유전체 층(320)(미도시)의 일부에 대해 에칭을 수행하고 제1 유전체 층(320) 내에서 중지할 수 있다. 도 19c에 도시된 바와 같이, 제1 개구부(350)의 측벽을 보호하기 위해 절연 층(361)을 퇴적한다. 제1 개구부(350)의 깊이는 심화된다. 제2 접속 패드(430)는 에칭 정지 층으로 사용된다. 에칭 공정에서, 제1 접속 패드(330)는 제2 접속 패드(430)의 상부 표면이 노출될 때까지 제1 접속 패드(330) 아래의 제1 유전체 층 및 제2 유전체 층에 대한 보호를 제공한다. 이 경우, 도 19d에 도시된 바와 같이, 깊어진 제1 개구부(350)에서 제1 접속 패드(330)의 상부 표면을 또한 노출시켜 수직 관통 홀(359)을 형성한다.
추가의 다른 가능한 구현예에서, 제2 접속 패드(430)는 수직 방향으로 제1 접속 패드(330)의 반대편에 배치된다. 제2 접속 패드(430)는 제1 접속 패드(330) 아래에 위치한다. 제2 접속 패드(430)의 측벽은 제1 접속 패드(330)의 측벽과 동일한 높이에 있을 수 있거나, 또는 제2 접속 패드(430)의 측벽은 수평 방향으로 제1 접속 패드(330)의 측벽을 초과한다. 수직 관통 홀(359)을 형성하는 방식은 구체적으로 다음과 같을 수 있다: 제1 웨이퍼의 상부 표면을 에칭하여 제4 개구부를 형성한다. 제4 개구부의 적어도 일 측면의 측벽은 제1 접속 패드(330)의 측벽을 초과한다. 그 후, 제1 접속 패드(330)는 차단 층으로 사용될 수 있다. 제1 접속 패드(330)의 상부 부분 및 제4 개구부의 하부 부분에 대해 에칭을 수행하여 제1 접속 패드(330)의 상부 표면을 노출시킨다. 또한, 깊어진 제4 개구부는 제2 접속 패드(430)의 상부 표면 및/또는 측벽을 노출시킨다. 에칭 공정에서, 제1 접속 패드(330)는 제1 접속 패드(330) 아래의 제1 유전체 층 및 제2 유전체 층을 보호할 수 있다.
도 20에 도시된 바와 같이, 제2 접속 패드(430)의 복수의 측면의 측벽은 제1 접속 패드(330)의 측벽을 초과한다. 제1 웨이퍼(300)의 후면에 대해 에칭을 수행하여, 즉, 제1 기판(310)의 후면에 대해 에칭을 수행한다. 에칭 위치는 제1 접속 패드(330) 둘레이다. 도 20b에 도시된 바와 같이, 제1 접속 패드(330)의 하부 표면 또는 상부 표면의 위치에서 에칭을 중지하여 제4 개구부(353)를 획득한다. 그 후, 도 20c에 도시된 바와 같이, 제4 개구부(353)의 측벽을 보호하기 위해 절연 층(361)을 퇴적한다. 제1 접속 패드(330)의 상부 부분의 제1 유전체 층(320)에 대해 그리고 제1 접속 패드(330) 둘레의 제4 개구부(353) 하단의 제1 유전체 층(320) 및 제2 유전체 층(420)에 대해 에칭을 수행하여, 제1 접속 패드(330)의 상부 표면 및 측벽과, 제2 접속 패드(430)의 상부 표면을 노출시키며, 이에 의해 도 20d에 도시된 바와 같이 수직 관통 홀(359)을 형성한다.
수직 관통 홀(359)을 형성하는 전술한 방법에서, 수직 관통 홀(359)을 위해 에칭을 수행하는 경우, 상부 층 웨이퍼의 제1 접속 패드(330)를 차단 층으로 사용하고; 그리고 하부 층 웨이퍼의 제2 접속 패드(430)가 노출되면 에칭을 중지한다. 일반적으로, 제1 접속 패드(330)는 전도성 재료이다. 제1 유전체 층 및 제2 유전체 층을 위해 에칭 선택도가 상대적으로 큰 재료, 예를 들어, 금속 재료 또는 도핑된 반도체 재료가 설정될 수 있다. 금속과 유전체 층 간의 에칭 선택도는 상대적으로 크며, 예를 들어, SiO2:Al은 20:1에 가깝고, SiO2:W는 80:1에 가깝다. 따라서, 제1 유전체 층(320) 및 제2 유전체 층(430) 모두에 대해 에칭이 수행될 때까지는 제2 접속 패드(430)에 대한 에칭이 수행되기 전 제1 접속 패드(330)가 여전히 존재하도록, 제1 접속 패드(330)와 제2 접속 패드(430)는 크게 손상되지 않는다. 에칭은 하부 웨이퍼의 제2 접속 패드(430)에서 중지된다. 에칭 공정은 상대적으로 간단하다.
S103: 도 16e, 도 17e, 도 18e, 도 19e, 및 도 20e를 참조하여 수직 관통 홀(359)을 전도성 재료로 충진하여 컨택트 플러그(360)를 형성한다.
본 출원의 이 실시예에서, 제1 웨이퍼(300)의 상부 표면으로부터 에칭을 시작하여 수직 관통 홀(359)을 형성할 수 있다. 이러한 수직 관통 홀(359)에서, 제1 접속 패드(330)의 상부 표면과 제2 접속 패드(430)의 상부 표면 및/또는 측벽이 노출된다. 이 경우, 수직 관통 홀(359)에 금속이 충진된 후, 형성된 컨택트 플러그(360)는 제1 접속 패드(330)의 상부 표면과 접촉하고, 또한 제2 접속 패드(430)의 상부 표면 및/또는 측벽과도 접촉한다. 다시 말해서, 형성된 컨택트 플러그(360)는 제1 접속 패드(330) 및 제2 접속 패드(430) 모두와 접촉하여, 제1 접속 패드(330)와 제2 접속 패드(430) 간의 전기적 접속물을 구현하게 된다.
수직 관통 홀(359) 내에는 컨택트 플러그(360)가 형성된다. 수직 관통 홀(359) 내에는 전도성 재료가 전기 도금 방식으로 또는 퇴적 방식으로 형성될 수 있다. 그 후, 평탄화 공정, 예를 들어, 화학 기계적 연마 공정을 사용하여 수직 관통 홀(359) 외부의 전도성 재료를 제거하여 컨택트 플러그(360)를 형성한다. 컨택트 플러그(360)의 재료는 구리 또는 알루미늄일 수 있거나, 또는 다른 전도성 금속 재료 또는 비금속 재료, 예를 들어, 도핑된 실리콘일 수 있다.
본 출원의 이 실시예에서 제공되는 반도체 디바이스의 제조 방법에서, 본딩되는 제1 웨이퍼 및 제2 웨이퍼가 제공된다. 제1 웨이퍼는 제1 유전체 층을 포함한다. 제1 유전체 층은 제1 접속 패드를 갖는다. 제2 웨이퍼는 제2 유전체 층을 포함한다. 제2 유전체 층은 제2 접속 패드를 갖는다. 제1 접속 패드는 차단 층으로 사용된다. 제1 웨이퍼에 대해 상단에서 하단으로 에칭을 수행하여 수직 관통 홀을 형성한다. 수직 관통 홀은 제1 웨이퍼를 관통하여 제1 접속 패드의 상부 표면에까지 이어지며, 제2 웨이퍼를 관통하여, 제1 접속 패드의 측벽을 따라 제2 접속 패드에까지 이어지며, 그리고 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시킨다. 수직 관통 홀 내에 전도성 재료를 충진하여 컨택트 플러그를 형성한다. 다시 말해서, 수직 관통 홀은 제1 웨이퍼의 상부 표면과 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시킬 수 있다. 이와 같이, 수직 관통 홀 내의 컨택트 플러그는 제1 접속 패드 및 제2 접속 패드 모두와 접촉하여, 제1 접속 패드와 제2 접속 패드 간의 전기적 접속물을 구현할 수 있게 된다. 컨택트 플러그는 제1 접속 패드와 제2 접속 패드 간의 신호 전송 경로로서 기능한다. 이 경로는 상대적으로 짧다. 따라서, 신호 지연은 감소된다. 또한, 수직 관통 홀은 에칭 공정을 사용하여 형성되며, 제1 접속 패드의 측벽을 관통하여 제2 접속 패드에까지 이어진다. 컨택트 플러그는 제1 접속 패드의 주변부에서 제2 접속 패드와 접촉하여, 간단한 공정을 사용하여 컨택트 플러그와 제2 접속 패드 간의 안정적인 접속물을 구현할 수 있게 된다. 또한, 본 출원의 이 실시예에서는 하나의 금속 플러그만이 존재하므로, 두 개의 금속 플러그 간의 거리를 고려할 필요가 없다. 따라서, 측방 크기를 어느 정도 줄여서, 디바이스 크기를 줄이고 디바이스 집적도를 높일 수 있다.
주목해야 하는 것은 본 출원의 실시예들 간에 상호 참조가 행해질 수 있다는 것이다. 장치 실시예에 대해서는 방법 실시예의 설명이 참조된다. 방법 실시예에 대해서는 장치 실시예의 설명이 참조된다.
전술한 내용은 본 출원의 특정 구현예이다. 결론적으로, 전술한 실시예는 단지 본 출원의 기술적 솔루션을 설명하기 위한 것일 뿐이지 본 출원을 제한하기 위한 것은 아니다. 본 출원은 전술한 실시예를 참조하여 상세히 설명되었지만, 본 기술 분야의 통상의 기술자는 본 출원의 실시예의 기술적 솔루션의 범위를 벗어나지 않고 전술한 실시예에서 기록된 기술적 솔루션에 대한 수정을 여전히 행할 수 있거나 그의 일부의 기술적 특징에 대해 등가의 대체를 여전히 행할 수 있음을 이해해야 한다.

Claims (19)

  1. 반도체 디바이스로서,
    제1 웨이퍼, 제2 웨이퍼, 및 컨택트 플러그를 포함하고,
    상기 제1 웨이퍼는 제1 유전체 층을 포함하고, 상기 제1 유전체 층은 제1 접속 패드를 가지며;
    상기 제2 웨이퍼는 상기 제1 웨이퍼에 본딩되고, 상기 제2 웨이퍼는 제2 유전체 층을 포함하고, 상기 제2 유전체 층은 제2 접속 패드를 갖고;
    상기 컨택트 플러그는 수직 관통 홀 내에 충진된 전도성 재료로 이루어지고, 상기 제1 접속 패드와 상기 제2 접속 패드를 전기적으로 접속하도록 구성되고; 상기 수직 관통 홀은, 에칭을 통해 형성되고, 상기 제1 웨이퍼를 관통하고, 상기 제2 웨이퍼를 부분적으로 관통하여, 상기 제2 접속 패드의 상부 표면 및/또는 측벽에까지 이어지는 관통 홀이고; 상기 제1 접속 패드는 상기 수직 관통 홀 내에 위치하고, 상기 제1 접속 패드 아래에 위치한 상기 제1 유전체 층에 대해서는 에칭이 수행되지 않는,
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 접속 패드는 수직 방향으로 상기 제1 접속 패드의 반대편에 배치되고, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하고, 상기 수직 관통 홀은 상기 제2 접속 패드의 상기 적어도 일 측면의 측벽에 인접한 상부 표면을 노출시키거나, 또는 상기 제2 접속 패드의 상기 적어도 일 측면의 측벽 및 상기 인접한 상부 표면을 노출시키는,
    반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 수직 관통 홀은 상기 제1 접속 패드의 측벽을 노출시키거나; 또는 상기 수직 관통 홀 내에서, 상기 제1 유전체 층은 상기 제1 접속 패드의 측벽 상에서 보존되는,
    반도체 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 접속 패드는 수직 방향으로 상기 제1 접속 패드의 반대편에 배치되고, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 제1 접속 패드의 측벽과 동일한 높이에 있고, 상기 수직 관통 홀은 상기 제2 접속 패드의 상기 적어도 일 측면의 측벽을 노출시키고, 상기 제1 접속 패드의 측벽으로서 상기 제2 접속 패드와 동일한 높이에 있는 측벽을 노출시키는,
    반도체 디바이스.
  5. 제1항에 있어서,
    상기 제2 접속 패드와 상기 제1 접속 패드는 수직 방향으로 지그재그 방식으로 배치되고, 상기 수직 관통 홀의 상단 개구부의 크기는 상기 제2 접속 패드와 상기 제1 접속 패드 사이의 수평 거리보다 크거나 같은,
    반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    제3 웨이퍼를 더 포함하고,
    상기 제3 웨이퍼는 제3 접속 패드를 가지며, 상기 제3 웨이퍼는 상기 제1 웨이퍼에 본딩되어, 상기 제3 접속 패드와 상기 컨택트 플러그 간의 전기적 접속물을 구현하게 되는,
    반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 수직 관통 홀은 상기 제1 접속 패드의 복수의 측면의 측벽 방향을 관통하는,
    반도체 디바이스.
    　
  8. 반도체 디바이스의 제조 방법으로서,
    본딩되는 제1 웨이퍼 및 제2 웨이퍼를 제공하는 단계 ― 상기 제1 웨이퍼는 제1 유전체 층을 포함하고, 상기 제1 유전체 층은 제1 접속 패드를 갖고, 상기 제2 웨이퍼는 제2 유전체 층을 포함하고, 상기 제2 유전체 층은 제2 접속 패드를 가짐 ―;
    상기 제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀을 형성하기 위해 상기 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계 ― 상기 수직 관통 홀은 상기 제1 웨이퍼를 관통하여 상기 제1 접속 패드의 상부 표면에까지 이어지며, 상기 제2 웨이퍼를 관통하여 상기 제1 접속 패드의 측벽을 따라 상기 제2 접속 패드에까지 이어지며, 상기 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시킴 ―; 및
    상기 수직 관통 홀 내에 전도성 재료를 충진하여 컨택트 플러그를 형성하는 단계를 포함하고, 상기 컨택트 플러그는 상기 제1 접속 패드와 상기 제2 접속 패드 간의 전기적 접속물을 구현하도록 구성되는,
    반도체 디바이스의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 접속 패드는 수직 방향으로 상기 제1 접속 패드의 반대편에 배치되고, 상기 제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀을 형성하기 위해 상기 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계는:
    상기 제1 웨이퍼의 상부 표면으로부터 에칭을 수행하여 제1 개구부를 획득하는 단계 ― 상기 제1 개구부는 상기 제1 접속 패드 위에 위치되고, 상기 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 상기 제1 접속 패드의 측벽을 초과함 ―;
    상기 제1 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 위치에서 하단을 에칭하는 것에 의해 제2 개구부를 형성하는 단계; 및
    상기 제1 접속 패드를 차단 층으로 사용하고, 상기 제1 개구부 및 상기 제2 개구부의 깊이를 심화시켜, 상기 깊어진 제1 개구부가 상기 제1 접속 패드의 상부 표면을 노출시키고, 상기 깊어진 제2 개구부가 상기 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시키는 단계를 포함하는,
    반도체 디바이스의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하는 방향에서, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하며, 상기 깊어진 제2 개구부는 상기 제2 접속 패드의 측벽으로서 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 측벽에 인접하는 상부 표면을 노출시키거나, 또는 상기 제2 접속 패드의 측벽으로서 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 측벽과, 상기 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시키며; 및/또는
    상기 제1 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하는 방향에서, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 제1 접속 패드의 측벽과 동일한 높이에 있고, 상기 깊어진 제2 개구부는 상기 제2 접속 패드의 측벽으로서 상기 제1 접속 패드와 동일한 높이에 있는 측벽을 노출시키는,
    반도체 디바이스의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 접속 패드의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 적어도 일 측면의 측벽을 초과하는 방향에서, 상기 제1 유전체 층은 상기 깊어진 제2 개구부 내의 상기 제1 접속 패드의 측벽 상에서 보존되는,
    반도체 디바이스의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 접속 패드는 수직 방향으로 상기 제1 접속 패드의 반대편에 배치되고, 상기 제1 유전체 층은 제3 개구부를 가지고, 상기 제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀을 형성하기 위해 상기 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계는:
    상기 제1 웨이퍼의 상부 표면으로부터 에칭을 수행하여 제1 개구부를 획득하는 단계 ― 상기 제1 개구부는 상기 제1 접속 패드 위에 위치되고, 상기 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 상기 제1 접속 패드의 측벽을 초과함 ―; 및
    상기 제1 접속 패드를 차단 층으로 사용하고, 상기 제1 개구부의 하단에서 상기 제1 유전체 층 및 상기 제2 유전체 층을 에칭하여, 상기 깊어진 제1 개구부가 상기 제3 개구부에 접속되고, 상기 제3 개구부의 깊이가 상기 에칭 공정에서 심화되고, 상기 깊어진 제1 개구부가 상기 제1 접속 패드의 상부 표면을 노출시키고, 상기 깊어진 제3 개구부가 상기 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시키는 단계를 포함하는,
    반도체 디바이스의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하는 방향에서, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하며, 상기 깊어진 제3 개구부는 상기 제2 접속 패드의 측벽으로서 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 측벽에 인접하는 상부 표면을 노출시키거나, 또는 상기 제2 접속 패드의 측벽으로서 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 측벽과, 상기 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시키며; 및/또는
    상기 제1 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하는 방향에서, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 제1 접속 패드의 측벽과 동일한 높이에 있고, 상기 깊어진 제3 개구부는 상기 제2 접속 패드의 측벽으로서 상기 제1 접속 패드와 동일한 높이에 있는 측벽을 노출시키는,
    반도체 디바이스의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 접속 패드의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 적어도 일 측면의 측벽을 초과하는 방향에서, 상기 제1 유전체 층은 상기 깊어진 제3 개구부 내의 상기 제1 접속 패드의 측벽 상에서 보존되는,
    반도체 디바이스의 제조 방법.
  15. 제8항에 있어서,
    상기 제2 접속 패드는 수직 방향으로 상기 제1 접속 패드의 반대편에 배치되고, 상기 제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀을 형성하기 위해 상기 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계는:
    상기 제1 웨이퍼의 상부 표면으로부터 에칭을 수행하여 제1 개구부를 획득하는 단계 ― 상기 제1 개구부는 상기 제1 접속 패드 위에 위치되고, 상기 제1 개구부의 적어도 일 측면의 측벽은 수평 방향으로 상기 제1 접속 패드의 측벽을 초과함 ―; 및
    상기 제1 접속 패드를 차단 층으로 사용하고, 상기 제1 개구부의 깊이를 심화시켜, 상기 깊어진 제1 개구부가 상기 제1 접속 패드의 상부 표면을 노출시키고, 상기 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시키는 단계를 포함하는,
    반도체 디바이스의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하는 방향에서, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하며, 상기 깊어진 제1 개구부는 상기 제2 접속 패드의 측벽으로서 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 측벽에 인접하는 상부 표면을 노출시키거나, 또는 상기 제2 접속 패드의 측벽으로서 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 측벽과, 상기 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시키며; 및/또는
    상기 제1 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 방향에서, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 제1 접속 패드의 측벽과 동일한 높이에 있고, 상기 깊어진 제1 개구부는 상기 제2 접속 패드의 측벽으로서 상기 제1 접속 패드와 동일한 높이에 있는 측벽을 노출시키는,
    반도체 디바이스의 제조 방법.
    　
  17. 제8항에 있어서,
    상기 제2 접속 패드는 수직 방향으로 상기 제1 접속 패드의 반대편에 배치되고, 상기 제1 접속 패드를 차단 층으로 사용하고, 수직 관통 홀을 형성하기 위해 상기 제1 웨이퍼를 상단에서 하단으로 에칭하는 단계는:
    상기 제1 웨이퍼의 상부 표면으로부터 에칭을 수행하여 제4 개구부를 획득하는 단계 ― 상기 제4 개구부의 적어도 일 측면의 측벽은 상기 제1 접속 패드의 측벽을 초과함 ―; 및
    상기 제1 접속 패드를 차단 층으로 사용하고, 상기 제1 접속 패드 위에 그리고 상기 제4 개구부의 하단에 대해 에칭을 수행하여, 상기 제1 접속 패드의 상부 표면을 노출시키는 단계 - 상기 깊어진 제4 개구부는 상기 제2 접속 패드의 상부 표면 및/또는 측벽을 노출시킴 - 를 포함하는,
    반도체 디바이스의 제조 방법.
    　
  18. 제17항에 있어서,
    상기 제4 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하는 방향에서, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하며, 상기 깊어진 제4 개구부는 상기 제2 접속 패드의 측벽으로서 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 측벽에 인접하는 상부 표면을 노출시키거나, 또는 상기 제2 접속 패드의 측벽으로서 상기 수평 방향으로 상기 제1 접속 패드를 초과하는 측벽과, 상기 제2 접속 패드의 측벽에 인접한 상부 표면을 노출시키며; 및/또는
    상기 제4 개구부의 측벽이 상기 수평 방향으로 상기 제1 접속 패드의 측벽을 초과하는 방향에서, 상기 제2 접속 패드의 적어도 일 측면의 측벽은 상기 제1 접속 패드의 측벽과 동일한 높이에 있고, 상기 깊어진 제4 개구부는 상기 제2 접속 패드의 측벽으로서 상기 제1 접속 패드와 동일한 높이에 있는 측벽을 노출시키는,
    반도체 디바이스의 제조 방법.
  19. 제8항 내지 제18항 중 어느 한 항에 있어서,
    상기 수직 관통 홀 내에 전도성 재료를 충진하여 컨택트 플러그를 형성하는 단계는:
    전기 도금 공정 또는 퇴적 공정을 사용하여, 상기 수직 관통 홀 내에 그리고 상기 제1 웨이퍼의 상부 표면 상에 상기 전도성 재료를 충진하는 단계; 및
    평탄화 공정을 사용하여, 상기 제1 웨이퍼의 상부 표면 상의 상기 전도성 재료를 제거하여, 상기 수직 관통 홀 내에 컨택트 플러그를 형성하는 단계를 포함하는,
    반도체 디바이스의 제조 방법.
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