KR20100044100A - 감소된 디싱 효과를 가지는 본드 패드 설계 - Google Patents

감소된 디싱 효과를 가지는 본드 패드 설계 Download PDF

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Abstract

감소된 디싱 효과를 가지는 본드 패드 설계가 개시된다. 본 발명에 따르면, 집적회로는 반도체 칩을 구비하고 있으며 제 1 면 및 제 1면을 통하여 노출되는 패터닝 본드 패드를 더 구비하며, 패터닝 본드 패드는 서로 전기적으로 접속되는 복수의 부분들과 내부에 형성되는 적어도 하나의 개구부를 포함하며, 집적회로는 또한 적어도 하나의 개구부의 적어도 일부에 채워지는 절연물질을 더 구비한다.
본드 패드, 디싱 효과, 절연, 반도체 칩, 개구부

Description

감소된 디싱 효과를 가지는 본드 패드 설계{BOND PAD DESIGN WITH REDUCED DISHING EFFECT}
본 발명은 집적회로에 관한 것으로, 특히 본드 패드 설계에 관한 것이다.
집적회로의 발명 이후로 다양한 전자 부품(즉, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도의 계속적인 향상으로 인해 반도체 산업은 빠른 성장을 계속 해 오고 있다. 이러한 집적도에서의 향상은 대부분 최소 피처 크기(feature size)의 거듭된 축소의 결과이며 더 많은 부품이 주어진 영역에 집적될 수 있게 한다.
이와 같은 집적도의 향상은 집적된 부품들이 차지하고 있는 공간 영역이 본질적으로 반도체 웨이퍼에 있는 반도체 기판의 표면상에 있다는 점에서 사실상 실질적으로 2차원(two-dimensional: 2D)적이다. 비록 리소그라피(lithography)에서의 혁신적인 향상이 2차원 집적회로 형성에 있어 상당한 향상을 가져왔지만 2차원에서 달성될 수 있는 집적도에는 물리적인 한계가 있다. 이와 같은 한계 중의 하나가 이러한 부품들을 만드는데 필요한 최소 크기이다. 또한, 더 많은 소자들이 하나의 칩에 들어가게 되면 더 복잡한 설계가 요구된다.
또 다른 한계는 소자의 개수가 증가함에 따라 소자 간 상호 접속의 개수와 길이가 크게 증가한다는 것이다. 상호 접속의 개수와 길이가 증가하면 회로 RC 지연과 전력 소모가 증가한다,
따라서 상술한 한계를 해결하기 위하여 3차원(three-dimensional: 3D) 집적회로가 만들어졌다. 일반적인 3차원 집적회로 형성 공정에서는 집적회로를 각각 포함하는 두 개의 웨이퍼가 형성된다. 그런 다음 웨이퍼는 정렬된 소자들과 본딩된다. 그 다음 두 개의 웨이퍼 상의 소자들을 상호 접속시키기 위해 관통 실리콘 비아(through-silicon vias)가 사용된다.
두 개의 웨이퍼를 본딩하는 종래의 방법은 점착성 본딩(adhesive bonding), 직접적인 구리 본딩(direct cooper bonding) 및 직접적인 산화물 본딩(direct oxide bonding)을 포함한다. 일반적으로 사용되는 직접적인 구리 본딩에서, 두 개의 웨이퍼 각각은 웨이퍼의 표면에 노출된 구리 패드를 가지고 있으며, 높은 압력이 인가되면 두 개의 웨이퍼는 본딩되고, 상기 구리 패드도 함께 본딩된다.
주문 제작되는 회로의 요구조건으로 인하여 어떤 본드 패드는 클 필요가 있다. 이렇게 큰 본드 패드는 문제점을 가지고 있다. 도 1은 큰 본드 패드를 통하여 두 개의 칩을 본딩하는 것을 도시한 것이다. 칩(2)은 큰 본드 패드(4) 포함하고 있으며 칩(6)은 큰 본드 패드(8)를 포함하고 있다. 상기 본드 패드(4, 8)는 직접적인 구리 본딩을 통하여 본딩된다. 상기 본드 패드(4, 8)를 형성함에 있어 일반적으로 화학적 기계적 연마(chemical mechanical polish; CMP) 과정이 관여된다. 그러나, 본드 패드(4, 8)가 크기 때문에 본드 패드(4, 8)의 각각의 영역이 패턴 밀집 영역이 된다. 그 결과, 큰 본드 패드(4, 8) 형성을 위한 CMP 과정 동안에 디 싱(dishing) 효과가 발생하여 본드 패드(4, 8)의 중앙 영역이 가장자리 영역보다 더 연마되게 된다.
디싱 효과가 여러 가지 문제점을 일으킬 수 있음을 도 1로부터 관찰된다. 첫째로 본딩의 신뢰성이 불리하게 영향을 받는다. 디싱 효과로 인해 본드 패드(4, 8)의 작은 일부분만이 서로 본딩되기 때문에 본딩의 신뢰성이 떨어진다. 둘째로, 감소된 본딩 면적으로 인해 본딩 영역에 흐를 수 있는 전류가 감소한다. 이러한 문제들은 큰 본드 패드를 설계하는 목적에 어긋나므로 처리될 필요가 있다.
본 발명은 상술한 바와 같은 필요성에 의하여 안출된 것으로서 본 발명에서 이루고자 하는 기술적 과제는 디싱 효과를 감소시켜 본딩 품질을 향상시킬 수 있는 큰 본드 패드의 설계를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 집적회로 구조는, 제 1 면, 상기 제 1면을 통하여 노출되며, 서로 전기적으로 접속되는 복수의 부분과 내부에 형성되는 적어도 하나의 개구부로 구성된 제 1 패터닝 본드 패드, 및 상기 적어도 하나의 개구부의 적어도 일부에 채워지는 절연물질로 구성된 제 1 반도체 칩을 구비한다.
또한, 본 발명에 따른 집적회로 구조는, 제1 면; 상기 제 1면을 통하여 노출되며, 복수의 부분과, 상기 복수의 부분 사이에 형성되는 복수의 개구부를 구비한 제 1 패터닝 본드 패드, 상기 제 1 패터닝 본드 패드의 상기 복수의 부분을 연결하는 연결 구조들, 상기 제 1 패터닝 본드 패드 하부에 형성된 반도체 기판, 상기 제 1 패터닝 본드 패드에 전기적으로 접속되며 상기 반도체 기판 내에 형성되는 관통-실리콘 비아(through-silicon via; TSV), 및 상기 제 1면을 통하여 노출되며 상기 제 1 패터닝 본드 패드보다 더 작은 솔리드 본드 패드로 구성된 반도체 칩을 구비한다.
또한, 본 발명에 따른 집적회로 구조는 제 1 면, 그리고 상기 제 1면을 통하여 노출되며, 복수의 부분과, 상기 복수의 부분 사이에 형성되는 복수의 개구부로 구성된 제 1 패터닝 본드 패드를 포함하는 제 1 반도체 칩과, 제 2 면, 그리고 상기 제 2면을 통하여 노출되며 직접 본딩을 통하여 상기 제 1 패터닝 본드 패드에 본딩되는 제 2 패터닝 본드 패드를 포함하는 제 2 반도체 칩을 구비한다.
본 발명의 실시예에 따른 몇 가지 유리한 특징은 다음과 같다. 즉, 본드 패드 내에 개구부/슬롯을 형성함으로써 본드 패드의 국부적 패턴 밀도가 감소함에 따라 화학적 기계적 연마 (CMP) 디싱 효과가 적어도 감소되거나 실질적으로 제거될 가능성이 있다. 또한, 별도의 공정단계를 요하지 않기 때문에 제조 비용의 추가 없이도 본 발명의 이점이 얻어진다.
이하 본 발명의 바람직한 실시예의 제조 및 사용을 상세히 설명한다. 그러나 본 발명은 광범위한 다양한 특정 환경에서 구현될 수 있는 많은 응용가능한 발명의 개념을 제공함을 이해하여야 할 것이다. 아래에 기술되는 특정한 실시예들은 단지 본 발명의 제조 및 사용하기 위하여 특정한 방식으로 예시한 것이 불과하며 본 발명의 범위를 한정하는 것은 아니다.
일반적으로 본 발명의 실시예는 반도체칩의 향상된 본드 패드 구조를 제공한다. 본 발명의 실시예는 국부적 패턴 밀도(local pattern density)를 줄이기 위하여 내부에 슬롯(slot)/개구부(opening)를 가지도록 바람직하게 설계된다. 이것은 디싱 효과를 최소화하는데 유리하다. (흔히 직접 구리 본딩으로 알려진), 예를 들어, 직접적인 금속 대 금속 본딩(metal to metal bonding)과 관련하여 사용될 수 있는 본 발명의 몇몇 실시예들이 설명될 것이다. 그러나 본 발명의 어느 실시예는 다른 상황에서도 응용될 수 있다.
도 2는 웨이퍼의 일부인 반도체 칩(10)을 도시한 것이다. 반도체 칩(10)은, 실리콘(silicon), 실리콘 게르마늄(silicon germanium) 등과 같은 일반적으로 알려진 반도체 물질로 형성될 수 있는 반도체 기판(20)을 포함한다. 반도체 기판(20)의 표면에는 집적회로(도시하지 않음)가 형성되는데 집적회로는 CMOS 트랜지스터(complementary metal-oxide-semiconductor(CMOS) transistor) 및 캐패시터(capacitor), 저항(resistor) 등과 같은 다른 소자들을 포함할 수 있다. 집적회로 위에는 상호연결 구조(24)가 존재한다. 상호연결 구조(24)는 금속 간 절연층들(inter-metal dielectrics: IMD), 패시베이션층(passivation layer) 등과 같은 복수의 절연층(26)을 포함한다. 그러나 이에 한정되지는 않는다. 상호연결 구조(24)는 하부의 집적회로를 상호 접속시키며 상기 집적회로들과 관통 실리콘 비아 들(through-silicon via; TSV)(40, 50)을 반도체 칩(20)의 전면에 형성되는 각각의 본드 패드들(42, 52)에 접속시킨다. 설명 전반에 걸쳐, 상호연결 구조(24)에 근접해 있는 반도체 칩(20) 쪽(이 경우 상부면)을 전면(front side)이라고 칭하고 반도체 칩(10)의 반대쪽을 배면(backside)이라 칭한다.
당 업계에 알려진 바와 같이, 금속 간 절연층(IMD)(26)은, 예를 들어, 약 2.5 보다 적은 k값을 가지는 낮은 유전 상수(k)의 유전 물질로 형성될 수 있다. 복수의 절연층(26) 내에는 금속 라인(30)과 비아(32)가 형성되며, 금속 라인(30)과 비아(32)는 잘 알려진 다마신(damascene) 공정을 이용한 구리, 또는 알루미늄, 텅스텐, 은 등과 같은 금속으로 형성될 수 있다.
본 발명의 일 실시예에서, 반도체 칩(10)은 기판(20)을 통하여 확장되는 TSV(40, 50)를 포함하고 있으며, 전면의 특징부들을 기판(20)의 배면에 상호 접속시킨다. TSV(40)는 본드 패드(42)에 전기적으로 접속되고 TSV(50)는 본드 패드(52)에 전기적으로 접속되며 TSV(40, 50)는 둘 다 반도체 칩(10)의 전면(front side)에 형성된다. 본드 패드(42, 52)는 동시에 형성되며 따라서 동일 물질로 형성된다. 본 발명의 일 실시예에서는 본드 패드(42)가 본드 패드(52)보다 (평면도로 보면) 더 작다. TSV(50)는 TSV(40) 보다 더 크거나 동일한 단면적(평면도에서)을 가질 수 있다. 따라서, 본드 패드(42)와 TSV(40)는 상대적으로 적은 전류, 예를 들어, 신호 전류를 운반하는데 사용되며, 본드 패드(52)와 TSV(50)는 상대적으로 큰 전류, 예를 들어, 전원 전류를 운반하는데 사용될 수 있다. 본드 패드(42)는 본드 패드(52)와 전기적으로 절연될 수 있다.
본 발명의 일 실시예에서 본드 패드(42)는 그 내부에 슬롯(slot)이나 개구부(opening)를 가지지 않은 솔리드 패드(solid pad)이다. 한편, 본드 패드(52)는 그 내부에 개구부를 가지고 패터닝된다. 도 3a부터 3d는 본드 패드(52)의 다양한 설계 평면도를 도시한 것이다. 명세서 전반에 걸쳐, 도 3a에서 도 3d까지에 도시된 본드 패드(52)를 패터닝(patterned) 본드 패드로 설명한다. 도 3a 및 3b는 개구부(53)에 의하여 분리된 부분(521)과 상기 부분(521)을 접속하기 위한 상호연결부(522)를 포함하는 본드 패드(52)를 도시하고 있다. 상호연결부(522)도 또한 상기 부분(521)과 동일한 층에 있다.
한편, 도 3c는 개구부(53)에 의하여 분리된 복수의 분리부(521)를 포함하는 본드 패드(52)의 다른 실시예를 도시한 것이다. 본드 패드(52)가 위치하고 있는 층에서는 분리부들(521)간의 전기적 접속이 없다. 하부의 비아와 금속라인을 통하여 전기적 접속이 제공된다. 도 2에 도시된 바와 같은 일 실시예와 같이 분리부들(521) 사이의 전기적 접속은 금속 라인(30')과 비아(32')를 통하여 이루어진다. 금속 라인(30')과 비아(32')는 본드 패드(52) 바로 아래에 있는, (보통 Mtop이라 불리는) 상부 금속층 혹은 재분배층이 될 수 있는 금속층 내에 (혹은 패시베이션층 내부에) 존재할 수 있다. 다른 실시예에서, 분리부들(521) 사이의 전기적 상호접속은 (흔히 M1으로 불리는) 하부 금속층으로부터 상부 금속층(Mtop)에 이르는 아래에 있는 금속층의 어느 하나 내에서 제공될 수 있다. 도 3a 내지 3c에 도시된 구조에서 본드 패드(52)는, 본드 패드부(521)의 어느 하나로의 접속이 다른 부분들로의 접속과 동일함을 의미하는 집적 본드 패드로서의 역할을 한다.
도 3a와 3b에 도시한 실시예와 도 3c에 도시한 실시예를 조합하는 방식으로 구현될 수도 있다. 상기 조합 방식에서는 상기 부분들(521)의 몇몇이 상호연결부(522)를 통하여 그룹으로 서로 연결되고, 서로 다른 그룹의 상호연결부(521)는 서로 절연된다. 부분들(521)의 각 열은 서로 접속되나 열들끼리는 분리되어 있는 실시예를 도 3d에 도시하였다. 또한, 열들의 각각에 접속되는 적어도 하나의 하부 비아(32')가 있게 되며 상기 비아들(32')은 서로 연결되어 있다(도 2 참조).
도 3a 내지 도 3d에 도시된 바와 같이 개구부(53)는 유전물질로 적어도 부분적으로 채워진다. 도 2를 참조하면, 개구부(53)의 적어도 하부가 복수의 절연층(26)의 상부의 물질로 채워진다.
도 3a 혹은 3b에 도시된 실시예가 채택되는 경우에는 도 2에 도시된 바와 같이 본드 패드부(521)에 접속되는 비아(32')가 하나 이상 있을 수 있다. 혹은 부분들(521)이 이미 서로 연결되어 있으므로, 본드 패드부(521)(도 3a 및 3b 참고) 중 하나에 형성되고 접속되는 단지 하나의 비아(32')(도 2 참고)가 있을 수 있다. 그러나 도 3c 및 3d에 도시된 실시예가 사용되는 경우에는 각 분리부(521)는 그것에 접속되는 하부 비아(32')를 구비해야 한다. 만약 그렇지 않으면 연결 비아(32')를 가지지 않는 분리부(521)는 다른 부와 접속될 수가 없을 것이다.
도 2에 도시한 바와 같은 단면도가 어디에서 얻어지느냐에 따라 본드 패드(52)의 단면도는 도 4a에 도시된 바와 같이 솔리드 본드(solid bond)로 도시되거나 도 4b에 도시된 바와 같이 하나의 연속 패드로 도시될 수 있다. 여기서, 도 4a는 도 3a의 평면 단면선 4A-4A를 따라 절취한 단면도이며 도 4b는 도 3b의 평면 단면선 4B-4B를 따라 절취한 단면도일 수 있다.
반도체 칩(10) 전체 (그리고 가능하면 웨이퍼 전체)에 걸쳐 문턱 측면 치수가 미리 결정되는 것이 바람직하며 상기 문턱 측면 치수보다 더 큰 측면 치수(폭 및/혹은 길이)를 가진 임의의 본드 패드는 예를 들어 도 3a 부터 도 3d에 도시된 바와 같이 패터닝된 디자인을 가지게 되는 반면 상기 문턱 측면 치수보다 작은 측면 치수(폭 및/혹은 길이)를 가진 임의의 본드 패드는 솔리드가 될 것이다.
다시 도 2를 참조하면 반도체 칩(10)의 배면상에는 본드 패드(62, 72)가 형성될 수 있다. 일 실시예에서, 상기 본드 패드(62, 72)는 각각 본드 패드(42, 52)의 규격과 유사한 규격을 가진다. 따라서, 본드 패드(72)는 본드 패드(62)보다 더 클 수 있다. 또한, 본드 패드(72)는 도 3a 부터 도 4b에 도시된 바와 같이 실질적으로 동일한 구조를 가진다. 재분배 라인(64, 74)은 기판(20)의 배면 상에 형성될 수 있으며 본드 패드(62)를 TSV(40)에 접속시키고 본드 패드(72)를 TSV(50)에 접속시킨다. 재분배 라인의 상세한 형성방법은 당 업계에 잘 알려져 있는 것이므로 여기서는 반복하지 않겠다. 또 다른 실시예에서, 본드 패드(62, 72)를 형성하는 대신 본딩 목적을 위해 사용되는 TSV(40, 50)가 구리 기둥 형태로 기판(20)의 배면에 노출될 수도 있다.
도 5는 또 다른 실시예로서 기판(20)의 반대면 상의 특징부들을 상호 연결하기 위한 하나의 TSV를 사용하는 대신 하나 이상의 TSV가 동일한 본드 패드에 전기적으로 접속하기 위해 사용될 수 있다. 주목할 것은, 비록 도 5에서 본드 패드(52)가 분리부(discrete portion)를 가지는 것으로 도시되어 있으나 도 3a, 3b, 3c 혹은 3d에 도시된 것과 같은 구조를 가질 수도 있다. 한편, 본드 패드(72)가 도 5에서 연속된 부분으로 도시되어 있으나 도 3a, 3b, 3c 혹은 3d에 도시된 바와 같은 구조를 가질 수 있다. 따라서 TSV(501, 502, 503)는 본드 패드(52 혹은 72) 중 어느 하나를 통해 전기적으로 상호 접속될 수 있다. 또는 금속 라인(30) 및 재분배 라인(74)(도 2 참조)과 유사한 금속 라인 및/혹은 재분배 라인이 TSV(501, 502, 503)를 상호 연결하는데 사용될 수 있다.
도 6은 반도체 칩의 전면 대 전면(face-to-face) 본딩을 도시한 것이다. 반도체 칩(110)은 도 2에서부터 도 5에 도시된 것과 동일하거나 다른 구조를 가질 수 있다. 본 발명의 실시예를 채용함으로써 디싱 효과가 (본드 패드(52, 152)를 형성하는 데 사용되는 화학적 기계적 연마에서) 일어날 수도 있다는 우려 없이도 큰 본드 패드(52, 152)를 유리하게 형성할 수 있다. 그 결과, 본드 패드(52, 152)의 표면은 평탄하다. 직접적인 본딩이 수행되면 더 많은 퍼센티지의 본드 패드(52)가 본드 패드(152)와 직접 접속될 수 있기 때문에 그로 인한 본딩은 더 신뢰할 수 있고 더 많은 전류를 유도할 수 있다. 도 8a, 8b 및 8c는 본드 패드(52, 152) 간의 본딩의 세 가지 가능한 단면도를 도시한 것으로, 여기서 서로 라는 도면은 서로 다른 위치 (도 4a 및 4b 참조)에서의 단면도를 취한 결과 및/또는 동일하거나 서로 다른 구조를 가진 본드 패드(52, 152)를 형성한 결과이다.
전술한 단락에서 논의된 실시예들은 도 7에 도시된 바와 같이 전면 대 후면(face-to-back) 본딩에 사용될 수도 있다. 또한, 후면 대 후면(back-to-back) 본딩(도시하지 않음)이 수행될 수 있다. 당업자라면 각각의 구조를 이해할 수 있을 것이다.
본 발명의 실시예는 몇 가지 유리한 특징을 가진다. 본드 패드 내에 개구부/슬롯을 형성함으로써 본드 패드의 국부적 패턴 밀도가 감소되며 따라서 CMP 디싱 효과가 적어도 감소되거나 실질적으로 제거될 가능성이 있다. 본 발명의 실시예들은 별도의 공정단계를 요하지 않기 때문에 제조 비용의 추가 없이도 본 발명의 이점이 얻어진다.
상술한 바와 같이 본 발명과 그 이점을 상세히 설명하였지만 첨부한 청구의 범위에서 정의되는 바와 같이 본 발명의 사상 및 기술 영역을 벗어나지 않는 범위 내에서 다양하게 수정, 대체 및 변경할 수 있음을 이해하여야 한다. 또한 본 출원의 기술 영역은 본 명세서에 기재된 공정, 기계, 제조 및 물질의 합성과, 수단, 방법 그리고 단계의 특정 실시예로 한정되는 것은 아니다. 해당 기술 분야의 숙련된 당업자라면 본 발명의 개시로부터 이해할 수 있는 바와 같이, 여기에 기술된 해당 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 나중에 발전될, 공정, 기계, 제조, 물질의 합성, 수단, 방법 및 단계가 본 발명에 따라 사용될 수 있다. 따라서, 첨부한 청구의 범위는 이와 같은 공정, 기계, 제조, 물질의 합성, 수단, 방법 그리고 단계 범위 내에서 포함되도록 한 것이다.
본 국제출원은, 2007년 4월 23일에 "Three-Dimensional Semiconductor Device"라는 명칭으로 출원한 미국특허출원 제11/788,974호에 기초한 우선권을 주장하는 것이며, 제11/788,974호의 전 내용을 본 국제출원에 원용한다.
도 1은 디싱 효과를 겪는 큰 본드 패드를 포함하고 있는 종래의 본딩을 도시한 것이다.
도 2는 내부에 개구부를 포함하고 있는 큰 본드 패드를 도시한 본 발명의 실시예의 단면도를 도시한 것이다.
도 3a 내지 도 3d는 도 2에 도시된 본드 패드의 평면도를 도시한 것이다.
도 4a는 도 3a의 평면 단면선 4A-4A를 따라 절취한 단면도로서, 본드 패드의 단면도를 도시한 것이다.
도 4b는 도 3b의 평면 단면선 4B-4B를 따라 절취한 단면도로서, 본드 패드의 단면도를 도시한 것이다.
도 5는 동일한 큰 본드 패드에 접속되는 복수의 관통 실리콘 비아(through-silicon via: TSV)를 구비한 실시예를 도시한 것이다.
도 6은 칩의 전면 대 전면(face-to-face) 본딩을 도시한 것이다.
도 7은 칩의 전면 대 배면(face-to-back) 본딩을 도시한 것이다. 그리고,
도 8a 내지 8c는 동일한 쌍의 본딩된 칩의 서로 다른 평면으로부터 얻어지는 가능한 단면도를 도시한 것이다.

Claims (12)

  1. 집적회로 구조에 있어서,
    제1 반도체 칩;을 포함하며,
    상기 제1 반도체 칩은,
    제 1 면;
    상기 제 1면을 통하여 노출되며, 서로 전기적으로 접속되는 복수의 부분과 내부에 형성되는 적어도 하나의 개구부로 구성된 제 1 패터닝 본드 패드; 및
    상기 적어도 하나의 개구부의 적어도 일부에 채워지는 절연물질;을 포함하는 것을 특징으로 하는 집적회로 구조.
  2. 제1항에 있어서,
    상기 제 1 패터닝 본드 패드는,
    상기 복수의 부분을 전기적으로 접속시키며 상기 복수의 부분과 동일한 층에 있는 복수의 상호연결부;를 구비함을 특징으로 하는 집적회로 구조.
  3. 제1항에 있어서,
    상기 복수의 부분은 분리되어 있으며,
    상기 집적회로 구조는,
    상기 복수의 부분을 전기적으로 접속시키며 상기 복수의 부분과 다른 층에 존재하는 복수의 상호연결부;를 더 구비함을 특징으로 하는 집적회로 구조.
  4. 제1항에 있어서,
    상기 집적회로 구조는,
    상기 제 1 반도체 칩 내에 형성되며, 상기 제 1 패터닝 본드 패드와 접속되는 관통 실리콘 비아(through-silicon via; TSV); 및
    상기 제 1 패터닝 본드 패드보다 상기 제 1 반도체 칩의 반대면 쪽에 위치하며 상기 TSV와 전기적으로 접속되는 추가 패터닝 본드 패드;를 더 구비함을 특징으로 하는 집적회로 구조.
  5. 제4항에 있어서,
    상기 추가 패터닝 본드 패드는, 서로 전기적으로 접속되는 복수의 추가부;를 포함하며,
    상기 집적회로 구조는, 상기 TSV에 인접한 추가 TSV;를 더 구비하며,
    상기 TSV 및 상기 추가 TSV의 각각은 상기 제 1 패터닝 본드 패드의 상기 복수의 부분 중 하나를 상기 추가 패터닝 본드 패드의 상기 복수의 추가부 중 하나에 접속시킴을 특징으로 하는 집적회로 구조.
  6. 제1항에 있어서,
    상기 집적회로 구조는,
    상기 제 1 패터닝 본드 패드와 동일한 레벨에 있으며 상기 제 1 패터닝 본드 패드와 전기적으로 절연되며, 상기 제 1 패터닝 본드 패드보다는 작은 솔리드 본드 패드;를 더 구비함을 특징으로 하는 집적회로 구조.
  7. 제1항에 있어서,
    상기 집적회로 구조는, 제 2면과 상기 제 2면을 통하여 노출되는 제 2 패터닝 본드 패드를 가지는 제 2 반도체 칩;을 더 구비하며,
    상기 제 2 패터닝 본드 패드는, 전기적으로 서로 접속되는 복수의 추가부와 내부에 형성되는 적어도 하나의 개구부로 구성되며,
    상기 제1 패터닝 본드 패드는 직접 본딩을 통하여 상기 제 2 패터닝 본드 패드에 본딩되는 것을 특징으로 하는 집적회로 구조.
  8. 집적회로 구조에 있어서,
    반도체 칩;을 포함하며,
    상기 반도체 칩은,
    제1 면;
    상기 제 1면을 통하여 노출되며, 복수의 부분과, 상기 복수의 부분 사이에 형성되는 복수의 개구부를 구비한 제 1 패터닝 본드 패드;
    상기 제 1 패터닝 본드 패드의 상기 복수의 부분을 연결하는 연결 구조들;
    상기 제 1 패터닝 본드 패드 하부에 형성된 반도체 기판;
    상기 제 1 패터닝 본드 패드에 전기적으로 접속되며 상기 반도체 기판 내에 형성되는 관통-실리콘 비아(through-silicon via; TSV); 및
    상기 제 1면을 통하여 노출되며 상기 제 1 패터닝 본드 패드보다 더 작은 솔리드 본드 패드;를 포함하는 것을 특징으로 하는 집적회로 구조.
  9. 제8항에 있어서,
    상기 반도체 칩은,
    상기 제 1면과 마부보고 있는 제 2 면;
    상기 제 2면을 통하여 노출되며 전기적으로 서로 접속되는 복수의 추가부로 구성되는 제 2 패터닝 본드 패드; 및
    상기 반도체 기판 내에 형성되며 상기 TSV에 인접한 추가 TSV;를 더 구비하며,
    상기 TSV 및 상기 추가 TSV의 각각은 상기 제 1 패터닝 본드 패드의 상기 복수의 부분 중 하나를 상기 제 2 패터닝 본드 패드의 상기 복수의 추가부 중 하나에 접속시킴을 특징으로 하는 집적회로 구조.
  10. 집적회로 구조에 있어서,
    제1 반도체 칩; 및
    제2 반도체 칩;를 포함하며,
    상기 제1 반도체 칩은,
    제 1 면; 및
    상기 제 1면을 통하여 노출되며, 복수의 부분과, 상기 복수의 부분 사이에 형성되는 복수의 개구부로 구성된 제 1 패터닝 본드 패드;를 구비하며,
    상기 제2 반도체 칩은,
    제 2 면; 및
    상기 제 2면을 통하여 노출되며 직접 본딩을 통하여 상기 제 1 패터닝 본드 패드에 본딩되는 제 2 패터닝 본드 패드;를 구비하는 것을 특징으로 하는 집적회로 구조.
  11. 제10항에 있어서,
    상기 제 1 반도체 칩은,
    상기 제 1면을 통하여 노출되며 상기 제 1 패터닝 본드 패드와 전기적으로 절연되고 상기 제 1 패터닝 본드 패드보다 작은 솔리드 본드 패드;를 더 구비하고,
    상기 제 2 반도체 칩은,
    상기 제 2면을 통하여 노출되며 상기 솔리드 본드 패드에 본딩되는 추가 솔리드 본드 패드;를 더 구비함을 특징으로 하는 집적회로 구조.
  12. 제10항에 있어서,
    상기 집적회로 구조는,
    상기 제 1 반도체 칩 내에 형성되며 상기 제 1 패터닝 본드 패드보다는 상기 제 1 반도체 칩의 반대면 쪽에 위치하는 제 2 패터닝 본드 패드; 및
    상기 제 1 반도체 칩 내에 형성되며, 각각은 상기 제 1 패터닝 본드 패드의 상기 복수의 부분 중 하나를 상기 제 2 패터닝 본드 패드의 복수의 추가부 중 하나에 접속시키는 복수의 TSV;를 더 구비함을 특징으로 하는 집적회로 구조.
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