KR20180034671A - 전도성 배리어 직접 하이브리드 접합 - Google Patents

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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05676—Ruthenium [Ru] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08112—Disposition the bonding area being at least partially embedded in the surface of the body
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    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
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    • H01L2224/08137—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8019—Arrangement of the bonding areas prior to mounting
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8019—Arrangement of the bonding areas prior to mounting
    • H01L2224/80194—Lateral distribution of the bonding areas
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/8093—Reshaping
    • H01L2224/80935—Reshaping by heating means, e.g. reflowing
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/8303—Reshaping the layer connector in the bonding apparatus, e.g. flattening the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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Abstract

직접 하이브리드 접합을 형성하는 방법, 및 하기를 포함하는 직접 하이브리드 접합으로부터 생성된 소자: 전도성 배리어에 의해 캡핑되는, 바람직하게는 소자 또는 회로에 접속되는 제1 세트의 금속 접합 패드를 갖고, 제1 기판 상의 금속 접합 패드에 인접한 제1 비금속 영역을 갖는 제1 기판, 바람직하게는 소자 또는 회로에 접속된, 제1 세트의 금속 접합 패드와 정렬된, 제2 전도성 배리어에 의해 캡핑된 제2 세트의 금속 접합 패드를 갖고, 제2 기판 상의 금속 접합 패드에 인접한 제2 비금속 영역을 갖는 제2 기판, 및 제1 비금속 영역을 제2 비금속 영역에 접촉 접합함으로써 형성된 전도성 배리어에 의해 캡핑된 제1 및 제2 세트의 금속 접합 패드 사이의 접촉-접합된 계면.

Description

전도성 배리어 직접 하이브리드 접합
관련 출원의 상호참조
본 출원은 미국 출원 번호 제09/505,283호, 제10/359,608호 및 제11/201,321호에 관한 것이며, 이들의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 발명은, 바람직하게는 실온 또는 저온에서의 직접 접합, 더 구체적으로는 하이브리드 직접 접합의 분야에 관한 것이며, 더 상세하게는 적층된 반도체 소자 및 집적 회로 제조에 이용되는 반도체 재료, 소자, 또는 회로의 접합, 그리고 더욱 더 상세하게는 이동 전화에서의 이미지 센서, 휴대 전화에서의 RF 프론트 엔드, 고성능 그래픽 제품에서의 3D 메모리, 및 서버에서의 3D 메모리를 포함한 소비자용 및 사업용 제품에서의 부가 가치 부품의 제조에 관한 것이다.
다이, 칩, 또는 웨이퍼 적층은 더 낮은 비용으로 더 작은 폼 팩터(form factor)에서 증가된 기능의 지속적인 요구에 대해 산업 표준 실무가 되어 왔다. 일반적으로, 적층은, 적층 공정의 일부로서 또는 적층 공정 후에 형성되는 적층체 내의 층들 사이의 전기 상호접속부와 함께 행해질 수 있다. 적층 공정 후에 형성된 전기 상호접속부의 일례는, 적층체 내의 하나의 층을 통하여 그리고 적층체 내의 인접한 층 내로 에칭 및 충전한 관통 규소 비아(through silicon via, TSV)의 사용으로 적층체 내의 층들 사이에 전기 상호접속부를 형성하는 것이다. 적층 공정의 일부로서 형성된 이러한 3차원(3D) 전기 상호접속부의 예에는 언더필(underfill)을 갖거나 갖지 않는 솔더 범프(solder bump) 및 구리 필러(pillar), 하이브리드 접합 및 직접 하이브리드 접합(direct hybrid bonding)이 포함된다. 적층 공정의 일부로서의 3D 전기 상호접속부의 실현은 TSV(관통 규소 비아) 기술의 비용 및 배제 요건의 제거를 포함하는, 그러나 이로 한정되지 않는, 다수의 이유로 유리하다. 직접 접합 상호접속(Direct Bond Interconnect, DBI®)으로도 지칭되는 직접 하이브리드 접합은, 저온에서 높은 강도를 제공하고 3D 상호접속 피치 스케일링을 서브마이크로미터 치수까지 가능하게 하는, 금속 및 유전체 표면 구성요소 위로의 평면 접합을 포함하는, 그러나 이로 한정되지 않는, 다수의 이유로 다른 적층 형태에 비하여 유리하다.
직접 하이브리드 접합에 사용되는 금속 및 유전체 표면 구성요소는 다양한 제조 기법으로 형성된 다양한 패턴의 금속 및 유전체의 다양한 조합으로 구성될 수 있다. 금속의 비제한적인 예에는 구리, 니켈, 텅스텐, 및 알루미늄이 포함된다. 예를 들어, 문헌[P. Enquist, "High Density Direct Bond Interconnect (DBI™) Technology for Three Dimensional Integrated Circuit Applications", Mater. Res. Soc. Symp. Proc. Vol. 970, 2007, p. 13-24]; 문헌[P. Gueguen, et.al., "3D Vertical Interconnects by Copper Direct Bonding," Mater. Res. Soc. Symp. Proc. Vol. 1112, 2009, p.81]; 문헌[P. Enquist, "Scalability and Low Cost of Ownership Advantages of Direct Bond Interconnect (DBI®) as Drivers for Volume Commercialization of 3-D Integration Architectures and Applications", Mater, Res. Soc. Symp. Proc. Vol. 1112, 2009, p. 81]; 문헌[Di Cioccio, et.al., "Vertical metal interconnect thanks to tungsten direct bonding", 2010 Proceedings 60th ECTC, 1359-1363]; 문헌[H. Lin, et.al., "Direct Al-Al contact using lot temperature wafer bonding for integrating MEMS and CMOS devices," Microelectronics Engineering, 85, (2008), 1059-1061]을 참조한다. 유전체의 비제한적인 예에는 산화규소, 질화규소, 옥시질화규소, 및 질화탄소규소가 포함된다. 예를 들어, 문헌[P. Enquist, "3D Technology Platform ― Advanced Direct Bond Technology", C. S. Tan, K.-N. Chen, and S. J. Koester (Editors), "3D Integration for VLSI Systems," Pan Stanford, ISBN 978-981-4303-81-1, 2011] 및 문헌[J.A. Ruan, S. K. Ajmera, C. Jin, A. J. Reddy, T.S. Kim, "Semiconductor device having improved adhesion and reduced blistering between etch stop layer and dielectric layer", 미국 특허 제7732324 B2호]을 참조한다. 다양한 패턴의 비제한적인 예에는 비아들의 어레이 또는 금속 라인들 및 스페이스들의 어레이가 포함되는데, 이는, 예를 들어, CMOS 라인 백 엔드(back-end-of-line, BEOL) 상호접속부 제조에서 비아 및 라우팅(routing) 층에서 발견되는 것과 같다. 이러한 예에서, 3D 전기 상호접속부는 금속 비아 대 금속 비아, 금속 비아 대 금속 라인, 또는 금속 라인 대 금속 라인의 정렬 및 접합에 의해 형성될 수 있다. 하이브리드 접합에 적합한 표면을 구축하기 위한 제조 기법의 비제한적인 예는 산업 표준 싱글 및 듀얼 다마신(damascene) 공정이며, 이는 필요하다면 적합한 토포그래피(topography) 규격을 만족시키도록 조정된다.
기본적으로 2가지 유형의 CMOS BEOL 제조 공정이 있다. 하나는 전형적으로 알루미늄(Al) BEOL로 지칭되고, 다른 하나는 구리(Cu) BEOL로 지칭된다. Al BEOL 공정에서는, 적합한 전도성 배리어 층을 갖는 Al이 전형적으로 라우팅 층으로서 사용되고, 적합한 전도성 배리어 층을 갖는 텅스텐(W)이 2개의 인접한 Al 라우팅 층들 사이의 전기 상호접속을 위하여 비아 층에 사용된다. Al 라우팅 층은 전형적으로 건식 에칭되고, 후속으로 유전체 침착에 이어지는 화학-기계적 폴리싱(CMP)에 의해 평탄화된다. W 비아 층은 전형적으로 싱글 다마신 공정으로 형성되는데, 이 공정은 유전체 침착, 앞서의 라우팅 층에 대한 비아 패턴화 및 에칭, 전도성 배리어 층의 물리적 증착 및 W 화학적 증착에 의한 비아 충전, 및 유전체 매트릭스 내에 W 비아, 또는 플러그를 격리시키기 위한 W 및 전도성 배리어 층의 CMP로 구성된다. Cu BEOL 공정에서는, 적합한 전도성 배리어 층을 갖는 Cu가 전형적으로 라우팅 및 비아 층으로서 사용된다. Cu 라우팅 및 비아 층은 전형적으로 듀얼 다마신 공정으로 형성되는데, 이 공정은 유전체 침착, 유전체 층을 통한 비아 패턴화 및 부분적 에칭 후, 비아 패턴화와 중첩되는 라우팅 패턴화 및 앞서의 부분 에칭된 비아와 중첩되는 라우팅 층에 대한 비아(들)의 동시 연속 에칭, 및 비아에 의해 앞서의 라우팅 층에 접속하는 라우팅을 위한 트렌치(trench)의 에칭으로 구성된다. 대안적인 듀얼 다마신 공정은 유전체 침착, 앞서의 라우팅 층의 단락(short)을 중지시키는, 유전체 층을 통한 라우팅 패턴화 및 부분적 에칭, 앞서의 라우팅 층에 대한 비아 패턴화 및 에칭으로 구성되는데, 여기서, 비아는 부분 에칭된 라우팅 내에 있고, 에칭은 앞서의 라우팅 층에 대한 비아 에치를 완성한다. 이어서, 어느 것이든 이중 에칭된 표면은, 예를 들어 물리적 증착에 의해 전도성 배리어 층으로 충전된 후, 예를 들어 전기도금 또는 물리적 증착 및 전기도금에 의해 Cu 충전이 행해지고, 마지막으로 유전체 매트릭스 내에 Cu 라우팅을 격리시키기 위하여 Cu 및 전도성 배리어 층의 CMP가 행해진다.
전술된 산업 표준 W 및 Cu 다마신 공정 플로우의 어느 것이든 이들의 사용은, 예를 들어 상기에 제공된 바와 같이, 적합한 표면 토포그래피 하에 있는, 하이브리드 접합을 위한 표면을 형성하는 데 사용될 수 있다. 그러나, 이들 표면이 하이브리드 접합에 사용되는 경우, 전형적으로, 예를 들어 비아 표면들의 오정렬로 인해, 하나의 표면 상의 금속과 다른 하나의 표면 상의 유전체 사이에 이종성 접합 성분이 존재할 것이다. 이로 인해, 하나의 접합 표면으로부터의 비아 충전 재료가, 다른 곳에서는 Cu 또는 W 충전 비아와 주위 유전체 사이에 존재하는 중간 전도성 배리어 없이, 다른 하나의 접합 표면으로부터의 유전체와 직접 접촉 상태에 있게 될 수 있다.
CMOS BEOL 파운드리(foundry)에서는 그러한 파운드리에서 직접 하이브리드 접합 공정을 적격화하는 채용 장벽을 낮추는 데 현재 적격화된 재료 및 공정을 레버리징(leveraging)하는 직접 하이브리드 접합 공정 기술에 대하여 낮은 열 버짓(thermal budget)과 함께 넓은 공정 창(process window)을 갖는 것이 바람직하다. Cu BEOL 공정은 수년 동안 산업 표준이 되어 온 Cu 다마신 공정에 기인하는 그러한 바람직한 능력 및 이러한 인프라구조를 레버리징하는 Cu 직접 하이브리드 접합 기술의 능력의 예이다. Al BEOL 산업 표준 공정을 레버리징하는 것이 상대적으로 더 어려운 과제로 되어 왔는데, 이 공정에서의 2가지 1차 금속인 W 및 Al이 높은 항복 강도, 열팽창 계수(CTE), 자연 산화물, 및 힐록(hillock) 형성을 포함한 인자들의 조합으로 인해 W 또는 Al 직접 하이브리드 접합 기술을 개발하는 데 더 어려운 재료이기 때문이다.
본 발명의 실시 형태는 직접 하이브리드 접합 표면을 형성하는 방법에 관한 것으로, 본 방법은 제1 기판의 상측 표면 내에 제1 복수의 금속 접촉 구조물을 형성하는 단계 - 상기 구조물의 상부 표면은 상기 상측 표면 아래에 있음 -; 상기 상측 표면 및 상기 복수의 금속 접촉 구조물 위로 전도성 배리어 재료의 제1 층을 형성하는 단계; 및 상기 상측 표면으로부터 상기 전도성 배리어 재료의 제1 층을 제거하는 단계를 포함한다.
본 발명 및 그의 많은 부수적인 이점에 대한 더 완전한 이해가, 이들이 첨부 도면과 함께 고려될 때 하기의 상세한 설명을 참조함으로써 더 잘 이해되게 됨에 따라 용이하게 얻어질 것이다.
도 1은 충전된 비아 및/또는 라우팅을 갖고, 충전된 비아 및/또는 라우팅과 주위 유전체 사이에 전도성 배리어를 갖는, 싱글 또는 듀얼 다마신 공정으로 형성된 전도성 층의 표면 부근 영역의 단면의 개략도이다.
도 2는 도 1에서, 주위 유전체의 표면으로부터 전도성 층을 제거한 후의 단면의 개략도이다.
도 3은 도 2에서, 전도성 배리어 재료 층을 형성한 후의 단면의 개략도이다.
도 4는 도 3에서, 주위 유전체의 표면으로부터 전도성 배리어 재료 층을 제거한 후의 단면의 개략도이다.
도 5는 2개의 하이브리드 직접 접합 표면이 접합되는 것의 개략도이다.
도 6은 각각의 유전체 층들을 접촉시킨 후의 2개의 하이브리드 직접 접합 표면의 개략도이다.
도 7은 직접 접합된 2개의 하이브리드 직접 접합 표면의 개략도이다.
도 8은 디싱(dishing)의 결과로서의 전도성 배리어 재료의 상측 표면의 만곡(curvature)의 개략도이다.
도 9는 전도성 배리어들을 갖는 라우팅 구조물들에 대한 전도성 배리어들을 갖는 비아들의 정렬 및 전도성 배리어들을 갖는 유사한 비아 구조물들의 오정렬을 갖는, 본 발명에 따른 한 쌍의 기판의 개략도이다.
도 10은 금속 층과 주위 유전체 사이에 측방향으로 전도성 배리어 층을 갖지 않고서, 패턴화된 금속 층을 노출시키는 평탄화에 의해 주위 유전체와 함께 평탄화된 패턴화된 금속 층으로 구성된 표면의 표면 부근 영역의 단면의 개략도이다.
도 11은 본 발명에 따라 도 10에서, 패턴화된 금속 층의 노출된 표면의 전도성 부분이 전도성 배리어 금속으로 캡핑된(capped) 단면의 개략도이다.
도 12는 금속 층과 주위 유전체 사이에 측방향으로 전도성 배리어들을 갖지 않고서, 라우팅 구조물들에 대한 전도성 배리어들이 없는 상태의 라우팅 구조물들의 정렬의 예를 나타내는, 본 발명에 따른 한 쌍의 접촉된 기판의 개략도이다.
도 13은 관통 규소 비아 구조물을 갖는 본 발명의 다른 실시 형태의 개략도이다.
도 14는 도 13에서, 제2 전도성 배리어 재료 층을 갖는 구조물의 개략도이다.
도 15는 유전체 층이 측벽 상에 있는 관통 규소 비아 구조물을 갖는 본 발명의 다른 실시 형태의 개략도이다.
이제 도면들을 참조하면, 이들 도면에서는 유사 도면 부호가 몇몇 도면에 걸쳐 유사 또는 상응하는 부분을 지정하고 있으며, 더 상세하게는 도 1을 참조하는데, 이 도면은 본 발명에 따른 직접 하이브리드 접합을 위한 공정에서 기판(30)의 표면의 단면을 나타내며, 단면은 전도체(1), 전도성 배리어(2), 유전체(3), 및 금속 구조물(4)로 구성되어 있다. 금속 구조물(4)은 유전체(3) 내에 형성되어 있다. 금속 구조물(4)은 유전체(3) 내에 위치되어 있고, 접점, 패드, 라인, 또는 다른 금속 상호접속 구조물일 수 있다. 개구부가 금속 구조물(4) 위의 유전체(3) 내에 형성된 후, 배리어(2) 및 전도체(1)가 형성된다. 전도체(1), 전도성 배리어(2) 및 금속 구조물(4)의 크기 및 두께는 축척대로 그려져 있지 않고 본 발명을 예시하기 위해 그려져 있다. 개구부들 및 금속 구조물들이 동일한 크기 및 형상인 것으로 도시되어 있지만, 이들은 설계 또는 필요성에 따라 크기 및 형상이 상이할 수 있다.
전도체(1)를 위한 매우 다양한 금속이 가능하며, 이에는, 각각 Cu 및 Al BEOL 파운더리에서 일반적인 Cu 및 W가 포함되지만 이로 한정되지 않는다. Cu는 물리적 증착(PVD) 또는 전기도금(EP)에 의해 침착될 수 있고, W는 화학적 증착(CVD)에 의해 침착될 수 있다. 전도성 배리어 재료(2)를 위한 매우 다양한 전도성 배리어가 또한 가능하며, 이들은 Cu 및 Al BEOL 파운더리에서 일반적인 것들이다. Cu BEOL 공정에서의 전도성 배리어는 탄탈(Ta), 질화티타늄(TiN), 질화탄탈(TaN), 질화텅스텐(WN), 산화루테늄(RuO2), 탄탈 규소 질화물(TaSiN), 티타늄 규소 질화물(TiSiN), 텅스텐 붕소 질화물(TBN), 코발트 텅스텐 붕소화물(CoWB), 코발트 텅스텐 인화물 또는 이들의 조합, 예를 들어 Ti/TiN 및 Ta/TaN을 포함하며, 이들은 PVD, CVD, 및 금속 유기 CVD(MOCVD)를 포함한 다양한 기법에 의해 침착될 수 있다. 다양한 PVD 기법이 이용가능하며, 이에는 DC 마그네트론 스퍼터링, 시준된 스퍼터링(collimated sputtering), 및 이온화 금속 플라즈마(ionized metal plasma, IMP)가 포함된다. Al BEOL 공정에서의 전도성 배리어는 Ti/TiN을 포함한다. 다른 재료, 예를 들어 니켈(Ni)이 또한 배리어로서 가능하다.
매우 다양한 유전체가 또한 가능한데, 이에는 Cu 및 Al BEOL 파운더리에서 일반적인 산화규소, 질화규소, 및 질화탄화규소가 포함되지만 이로 한정되지 않는다. 도 1에서 단면으로 나타낸 표면을 생성하기 위한 일반적인 방법은 전술된 다마신 공정을 사용하는 방법이다.
도 1의 상측 표면은 유전체(3) 상부 상의 전도체(1) 및 전도성 배리어(2)의 부분을 제거하기 위하여 CMP를 거친다. 도 2는 CMP 후의 구조물을 예시한다. 유전체(3)에 대한 전도체(1) 및 전도성 배리어(2)의 상대 높이는 다마신 공정의 CMP 부분에 의해 제어될 수 있다.
유전체(3)에 대한 전도체(1) 및 전도성 배리어(2)의 상대 높이의 다수의 구성이 존재한다. 전도체(1) 및 배리어(2)의 상부 표면은 유전체(3)의 표면 아래에, 그와 동일 높이에, 그와 공칭상 동일 높이에, 또는 그 위에 존재할 수 있다. 일반적으로, 직접 하이브리드 접합이 모든 구성에 대하여 가능하다. 그러나, 바람직한 구성은 전도체(1) 및 전도성 배리어(2)의 상대 높이가 거리(t1)만큼 유전체(3) 아래에 있는 경우이다. 이러한 구성은 무공극 접합 계면의 형성으로 이어지고, 접합 표면 전체에 걸쳐 상대 높이의 변동에 관하여 더 제조가능하다. 직접 하이브리드 접합에 가장 적합한 표면을 위한 유전체(3) 아래의 전도성 층들의 접합 표면 전체에 걸친 상대 높이의 변동의 예는 유전체(3) 아래로 1 내지 10 나노미터이지만, 더 작고 더 큰 변동이 또한 가능하다. 이러한 리세스(recess)는 전형적으로 디싱으로 지칭된다. 생성된 표면은 전도성 배리어(2)를 갖지 않는 하이브리드 접합 표면으로 지칭된다.
하이브리드 접합과 양립가능한 전형적인 디싱 양은 0 내지 20 nm이며, 이는 표준 디싱으로 지칭된다. 표준 디싱은 도 2에 도시된 이러한 증가된 디싱 형성 개구부(5)의 상부 상에 형성된 도 3에 도시된 후속 전도성 배리어(7)의 두께에 비견되는 양만큼 증가되어, 표준 디싱에 비견되고 직접 하이브리드 접합에 요구되는 것과 양립가능한 디싱을 가져온다. 표준 디싱의 증가의 예는 5 내지 20 nm이며, 그 결과 총 디싱(t1)은 약 5 내지 40 nm가 된다. 표준 디싱의 이러한 증가는 다양한 방법으로, 예를 들어 원하는 증가된 디싱이 달성될 때까지 표준 디싱을 생성하는 데 사용되는 CMP를 증가시킴으로써 형성될 수 있다. CMP의 이러한 증가는 CMP 시간의 증가에 따라 달성될 수 있으며, 이의 양은 일상적인 보정에 의해 결정될 수 있고, CMP 패드, 슬러리, 하향력(downforce), 캐리어 및 테이블 회전, 및 하이브리드 표면 상의 전도체 및 유전체의 패턴의 함수일 수 있다.
도 3에 도시된 바와 같이, 전도성 배리어 금속(6)의 층이 도 2에 도시된 표면(31) 상의 구조물 위로 형성된다. 배리어(6)는 전도성 배리어(2)와 동일하거나 상이한 재료일 수 있다. 증가된 디싱 후의 전도체(1)의 상부 상의 배리어(6)의 형성은 다수의 방법으로, 예를 들어 다마신 공정에 의해 형성될 수 있는데, 이때 다마신 공정은 전체 표면 위로 전도성 배리어를 침착시킨 후, CMP를 행하여 리세스 내로부터 층(6)의 전도성 배리어 재료의 상당량 또는 전부를 제거하지 않고서 더 높은 유전체 표면으로부터 전도성 배리어를 제거하는 것을 포함한다. 배리어 형성은 또한 선택적인 공정, 예를 들어 무전해 니켈 전기도금을 사용하여 형성될 수 있다. 생성된 구조물은 전도체(1) 및 전도성 배리어(2)의 상부 상의 개구부(5) 각각 내에 전도성 배리어(7)를 갖는다. 이렇게 생성된 디싱은 바람직하게는 직접 하이브리드 접합에 요구되는 것과 양립가능한데, 즉 전도성 배리어(7)의 표면은 유전체(3)의 표면 아래로 20 nm 미만에, 그리고 바람직하게는 1 내지 10 nm에 있다. 도 4에 개략적으로 도시된 생성된 표면의 단면은 전도성 배리어(7)를 갖는 하이브리드 접합 표면으로 지칭된다.
층(6)의 두께는 도 3에 도시된 바와 같이 전도체(1)/배리어(2)의 디싱 양보다 작을 수 있거나, 또는 이러한 디싱 양과 동일하거나 그보다 두꺼울 수 있다. 전자의 경우에, 층(6)의 일부분만이 리세스로부터 제거되거나 전혀 제거되지 않는다. 층(6)이 리세스의 양과 동일하거나 그보다 두꺼운 경우에는, 층(6)이 CMP에 의해 리세스 내로부터 제거된다. 층(6)은 모든 경우에, 생성된 디싱이, 배리어(7)를 형성할 때, 20 nm 미만, 바람직하게는 1 내지 10 nm이 되도록 제거된다.
기판(30)의 각각의 하이브리드 접합 표면은, 소자 및/또는 집적 회로(도시되지 않음)가 하이브리드 접합의 완료 후에 서로 접속될 수 있도록 이러한 소자 및/또는 집적 회로를 포함할 수 있다. 소자 및 회로는 금속 구조물(4)을 포함할 수 있거나, 또는 추가의 예시되지 않은 상호접속 구조물을 통해 금속 구조물(4)에 접속될 수 있다.
도 4에 도시된 바와 같은 단면 개략도를 갖는, 각각이 전도성 배리어(7)를 갖는 기판들(30, 32)의 2개의 하이브리드 접합 표면이 이제 도 5 및 도 6의 단면도에 도시된 바와 같이 서로 직접 하이브리드 접합되어 직접 하이브리드 접합(12)을 형성할 수 있다. 기판들(30, 32)은 정렬되고(도 5) 직접 접촉 상태에 놓이게 되어서 기판들(30, 32) 내의 유전체 층(3)들이 서로 접촉하게 된다(도 6). 정렬 및 접촉은 룸 환경(room ambient)에서 또는 진공 하에서 실온에서 수행될 수 있다. 도면들이 기판들(30, 32)의 배리어(7)들 사이의 갭을 개략적으로 도시하고 있기는 하지만, 정렬 및 접촉 후에 배리어(7)들 사이에 부분적 또는 상당한 접촉이 있을 수 있다. 일대일 접속 배열이 도 6에 도시되어 있지만, 예컨대, 하나의 기판 내의 복수의 금속 구조물이 다른 기판 내의 단일 금속 구조물에 접합되는 다른 배열이 가능하다.
기판들(30, 32)의 유전체 표면은 바람직하게는 미국 출원 번호 제09/505,283호, 제10/359,608호 및 제11/201,321호에 기재된 바와 같이 제조된다. 간략하게 말하면, 표면이 에칭, 폴리싱, 활성화 및/또는 원하는 접합 화학종으로 말단화되어(terminated) 기판들(30, 32) 상의 유전체(3) 사이의 화학적 접합을 촉진 및 향상시킬 수 있다. 조도가 0.1 내지 3 nm rms인 유전체(3)의 매끄러운 표면이 생성되고, 이것이 습식 또는 건식 공정을 통해 활성화 및/또는 말단화된다.
기판 표면들이 실온에서 접촉함에 따라, 기판 표면들의 유전체(3)는 접촉 지점 또는 지점들에서 접합을 형성하기 시작하고, 화학적으로 접합된 영역이 증가함에 따라 웨이퍼들 사이의 접합 인력(attractive bonding force)이 증가한다. 이러한 접촉은 배리어(7)를 포함할 수 있거나 배리어(7)를 포함하지 않을 있다. 접촉이 배리어(7)를 포함하는 경우, 유전체(3)에서의 기판-대-기판의 화학적 접합에 의해 생성된 압력은 힘을 발생시키고, 이러한 힘에 의해 배리어(7)의 접촉 영역이 강하게 결합되고, 기판들(30, 32)에서의 유전체(3) 사이의 화학적 접합이 2개의 상이한 웨이퍼 상의 금속 패드들 사이에 전기 접속을 생성한다.
기판들(30, 32)의 유전체(3) 사이의 접합으로부터 발생되는 서로에 대한 배리어(7)들의 내부 압력은, 예를 들어 자연 산화물 또는 다른 오염물, 예를 들어 탄화수소로 인해 바람직하게는 낮은 저항으로 전기 접속을 달성하는 데 적절하지 않을 수 있다. 개선된 접합 또는 바람직한 더 낮은 저항의 전기 접속은 배리어(7) 상의 자연 산화물을 제거함으로써 달성될 수 있다. 예를 들어, 묽은 불화수소산을 사용하여 기판들(30, 32)의 표면 또는 표면들을 세정할 수 있고, 접합이 수행될 때까지 자연 산화물을 제거한 후에 불활성 환경, 예를 들어 질소 또는 아르곤에 노출시킬 수 있다.
내부 압력은 또한 배리어(7)의 표면들을 서로 충분히 접촉시키는 데 충분하지 않을 수 있다. 대안적으로 또는 추가적으로, 배리어(7)들 사이의 개선된 접합 또는 바람직한 더 낮은 저항의 전기 접속은 가열에 의해 달성될 수 있다. 가열의 예에는 접점 구조물(4), 배리어(6) 및 전도체(1)에 사용되는 재료에 따라 10분 내지 2시간의 시간 동안 100 내지 400℃ 범위의 온도가 포함된다. 재료들의 주어진 조합에 대한 시간 및 온도 최적화가 가능하다. 예를 들어, 더 짧은 가열 시간이 더 높은 온도를 사용하여 가능할 수 있고, 더 낮은 온도가 더 긴 가열 시간을 사용하여 가능할 수 있다. 가열 시간이 최소화될 수 있고/있거나 가열 온도가 최소화될 수 있는 정도는 특정 구조 및 재료 조합에 좌우될 것이고, 일반적인 공정 최적화 실무에 의해 결정될 수 있다. 예를 들어, 배리어(7)가 니켈인 경우, 접합을 개선하고 전기 접속을 개선하는 데, 2시간 동안 300℃의 온도가 충분할 수 있거나 15분 동안 350℃의 온도가 충분할 수 있다. 배리어(7) 재료 및 배리어(7) 바로 아래의 다른 재료에 따라 더 높은 및 더 낮은 온도 및/또는 시간이 또한 가능하다. 온도 증가는, 자연 산화물 또는 다른 오염물의 감소에 의해 또는 전도체(1) 및 배리어(7)의 열팽창으로 인해 배리어(7)들 사이의 내부 압력을 증가시킴으로써, 바람직하게는 낮은 저항의 전기 접속을 가져올 수 있다. 재료(4), 및 재료(4) 아래의 다른 재료(예시되지 않음)가 또한 배리어(7) 바로 아래의 구조물의 열팽창을 증가시킬 수 있고, 이에 상응하여, 대향하는 배리어(7)들 사이의 압력을 증가시킬 수 있다. 예를 들어, 재료(4)가 관련 CTE 및 영 모듈러스(Young's modulus)를 갖는 알루미늄인 경우, 더 낮은 CTE 및/또는 영 모듈러스를 갖는 대안적인 재료(4)에 비하여 더 높은 압력이 발생될 수 있다. 가열은 또한 배리어(7)들 사이의 상호확산을 증가시켜 바람직한 더 낮은 저항의 전기 접속을 생성할 수 있다.
기판들(30, 32)의 유전체(3) 사이의 초기 접합이 배리어(7)를 포함하지 않는 경우, 가열을 사용하여 유전체(3)보다 배리어(7)의 더 높은 CTE에 기인하여 배리어(7)들 사이에 접촉을 가져올 수 있다. 가열 또는 온도 상승의 양은 배리어(7)들 사이의 간격, 배리어(7) 및 전도체(1) 및 금속 구조물(4)의 두께, CTE, 및 영 모듈러스에 좌우되는데, 이들 파라미터는 주어진 온도 상승에 대하여 대향하는 배리어(7)들 사이의 압력에 영향을 주기 때문이다. 예를 들어, 배리어(7)들 사이의 간격을, 예를 들어 10 nm 미만으로 최소화함으로써 20 nm의 간격에 비하여 가열을 감소시킬 수 있다. 추가의 예로서, 배리어(7) 및/또는 전도체(1)의 높이 또는 두께는 압력을 증가시킬 것인데, 배리어(7) 및 전도체(1)의 열팽창이 두께에 따라 증가할 것이기 때문이다. 예를 들어, 배리어(7) 및 전도체(1)의 팽창의 전형적인 증가는 두께에 비례한다. 추가의 예로서, 더 높은 영 모듈러스를 갖는 전도체(1)는 더 낮은 영 모듈러스를 갖는 대안적인 전도체(1)보다 더 높은 압력을 발생시킬 것으로 예상되는데, 더 높은 영 모듈러스 재료는 압력을 발생시킬 때 항복할 가능성이 더 적기 때문이다. 더 낮은 영 모듈러스를 갖는 배리어(7)는 그것이 더 낮은 압력에서 항복함으로써 접속의 형성을 촉진시킬 수 있을 만큼 많은 가열을 필요로 하지 않을 수 있기 때문이다. 따라서, 기판들(30, 32)의 표면이 초기에 접촉될 때 배리어(7)가 친밀한 접촉 상태에 있지 않은 경우, 가열 후에, 전도체(1) 및 배리어(7)의 열팽창은 도 7에 도시된 바와 같이 친밀하게 접촉된 저-저항 접속부를 생성한다.
전도체(1)들/배리어(2) 및 배리어(7)의 표면이 상기 예에서 평면으로서 도시되어 있지만, 하나 또는 둘 모두는 CMP 공정으로 인해 약간의 만곡을 가질 수 있다. 프로파일이 도 8에 도시되어 있는데, 여기서는 둘 모두가 만곡을 갖는다. 도 8에서, 기판(33)은 배리어(7) 및 전도체(1)/배리어(2)를 가지며, 이들의 표면은 변동하는 것으로 도시되어 있다. 배리어(7)의 두께는 바람직하게는 전도체(1)의 조도의 커버리지(coverage)를 수용하기에 충분히 두껍지만 제조를 복잡하게 할 정도로 두껍지는 않다. 전형적인 두께 범위는 5 내지 20 nm일 수 있다. 만곡의 중간 및 가장자리에서의 배리어의 상대 두께는 전도체(1) 상에의 배리어(7) 침착 전의 접촉부(1)의 표면 형성의 만곡 및 배리어(7)의 형성의 만곡에 따라, 예를 들어 접촉부(1)의 표면을 형성하는 데 사용되는 CMP 공정 및 배리어(7)의 표면을 형성하는 데 사용되는 CMP 공정의 상이한 특성으로 인해, 더 두껍거나 더 얇을 수 있다. 배리어(7)의 중심은 유전체(3)의 표면 아래로 20 nm 미만 그리고 바람직하게는 1 내지 10 nm의 리세스이다.
도 9는 하이브리드 접합 표면을 갖는 2개의 기판(34, 35)의 상측 부분을 예시한다. 전도성 배리어를 갖는 하이브리드 접합 표면은 아래에 놓인 트레이스 구성요소(도시되지 않음)에 접속되는 비아 구성요소(8) 또는 아래에 놓인 비아 구성요소(도시되지 않음)에 접속되는 트레이스 구성요소(9)를 포함할 수 있다. 접합 후에는, 전형적으로 전도성 배리어를 갖는 각각의 하이브리드 접합 표면들 사이에 약간의 오정렬이 있다. 이러한 오정렬은 제1 하이브리드 접합 표면 상의 전도성 배리어(7)와 제2 하이브리드 접합 표면 상의 유전체 표면(6)의 접촉 및 제1 하이브리드 접합 표면 상의 유전체 표면(6)과 제2 하이브리드 접합 표면 상의 전도성 배리어(7)의 접촉을 야기할 수 있으며, 이는 도 9에서 10으로 나타낸 바와 같다. 이러한 오정렬은 또한 하나의 하이브리드 접합 표면 상의 전도성 배리어(7)와 다른 표면 상의 유전체 표면(6)의 접촉 및 하나의 표면으로부터의 전도성 배리어(7)의 전체 표면과 다른 하나의 하이브리드 접합 표면 상의 전도성 배리어(7)의 표면의 일부분의 접촉을 야기할 수 있으며, 이는 도 9에서 11로 나타낸 바와 같다.
이러한 오정렬에도 불구하고, 본 발명에 따르면, 제1 또는 제2 하이브리드 접합 표면 상의 유전체(3)의 표면은 다른 하나의 하이브리드 접합 표면 상의 전도성 배리어(7)와 접촉 상태에 있고, 제1 또는 제2 하이브리드 접합 표면 상의 전도성 배리어(7)는 다른 하나의 하이브리드 접합 표면 상의 전도성 배리어(7) 또는 유전체(3)의 표면과 접촉 상태에 있다. 따라서, 전도체(1)의 상부 상의 전도성 배리어(7)는 오정렬에도 불구하고 전도체(2)와 유전체(3) 사이의 접촉을 방지한다. 본 발명의 이러한 특징은 직접 하이브리드 접합의 신뢰성을 개선할 수 있는데, 이는, 예를 들어, Cu가 전도체(1)로 사용되고, 그의 Cu 싱글 또는 듀얼 다마신 직접 하이브리드 접합 표면이, 예를 들어, Cu가 유전체(3)와 직접 접촉 상태에 있는 경우 유전체(3) 내로의 Cu 확산이 우려가 되는 응용을 위하여 Cu BEOL로 구축될 때 그러하다. 이러한 특징은 또한 일부 구조물에 대하여, 예를 들어 전도체(1)가, 대향하는 표면들 상의 전도체(1) 사이에 전기 접속을 형성하는 것이 대향하는 표면들 상의 전도체(1)들의 상부 상의 전도성 배리어(7) 사이에 전기 접속을 형성하는 것보다 더 어려울 때 Al BEOL로 구축된 W 플러그 싱글 다마신 직접 하이브리드 접합 표면인 경우에, 접합 계면을 가로지르는 전기 접속의 형성을 촉진시킬 수 있다.
도 2에 도시된 디싱의 양은 리세스된 전도성 부분들을 갖는 이들 표면을 사용하는 후속 직접 하이브리드 접합의 열 버짓에 영향을 줄 수 있다. 예를 들어, 초기에 직접 하이브리드 접합 표면들을 직접 접촉되게 한 후에, 유전체 부분들이 직접 접촉 상태에 있을 수 있고, 리세스된 전도성 부분들의 전부 또는 일부가 리세스로 인해 직접 접촉 상태에 있지 않을 수 있다. 리세스된 전도성 부분들을 갖는 이들 직접 하이브리드 접합된 표면의 가열은 리세스된 전도성 부분들의 팽창을 가져와서 이들이, 직접 하이브리드 접합 표면들이 접촉되게 하여 상당한 압력을 발생시켜 대향하는 리세스된 전도성 부분들 사이의 전기 접속을 촉진시키는 온도를 초과하는 온도에서 그리고 심지어는 더 높은 온도에서 직접 접촉되도록 할 수 있다. 이러한 더 높은 온도는 대향하는 리세스된 전도성 부분들 사이의 전기 상호접속부의 형성 및 직접 하이브리드 접합의 완료를 촉진시킬 수 있다. 리세스된 부분들이 직접 접촉되게 하는 데 그리고 상당한 압력을 발생시켜 대향하는 리세스된 전도성 부분들 사이의 전기 접속을 촉진시키는 데 필요한 온도는 전도성 재료, 전도성 재료 상의 잔류물 또는 자연 산화물, 전도성 재료의 항복 강도 및 전도성 재료의 디싱 또는 리세스의 조합이다. 예를 들어, 더 적은 디싱은, 대향하는 전도성 배리어(7) 표면들 사이에 금속 접합을 형성하는 데 더 적은 전도체(1) 및 전도성 배리어(7) 팽창이 필요하기 때문에 저온 또는 실온에서 대향하는 유전체 표면들을 초기에 직접 접합시킨 후에 하이브리드 접합을 완료하는 데 필요한 더 낮은 열 버짓을 가져올 수 있다.
예를 들어, 전도성 배리어로서 Ni를 사용하는 경우, 캡핑 전도성 배리어 없이 구리를 사용하는 경우 충분할 수 있는 약 200℃에 비하여 약 350℃로 가열함으로써 10 nm의 리세스가 수용될 수 있다. 열 버짓을 감소시키기 위하여, 일반적으로 더 낮은 항복 강도 및 더 적은 디싱과 함께 더 높은 CTE(열팽창 계수) 재료를 사용하는 것이 유용하다. 일반적으로, CTE 및 항복 강도는 선택된 배리어에 의해 제공되고, 디싱은 적합한 열 버짓을 달성하는 데 변동될 수 있는 변수이다. 열 버짓은 또한 전도체 바로 아래에 있는 재료에 의해 영향을 받을 수 있다. 예를 들어, 도 4에 도시된 바와 같이 전도체(1) 바로 아래의 더 높은 CTE(즉, 15 ppm/℃ 초과)의, 예를 들어 금속 구조물(4)을 갖는 전도체(1)는 하이브리드 접합 전기 접속부를 형성하는 데 있어서 더 낮은 CTE를 갖는 전도체(1) 및/또는 금속 구조물(4)보다 더 낮은 열 버짓을 가질 수 있다. 15 ppm/℃ 초과의 높은 CTE를 갖는 금속의 예에는 Al 및 Cu BEOL 공정에서 일반적인 전도체인 Cu 및 Al이 포함된다.
본 발명에 따른 제2 실시 형태에서, 도 10에 도시된 바와 같이 유전체 부분(14)에 의해 둘러싸인 전도성 부분(13)은 기판(36) 내에 직접 하이브리드 접합 표면(15)을 포함한다. 전도성 부분(13)의 예는 알루미늄이고, 유전체 부분(14)의 예는 층간 유전체이며, 이들의 예는 산화규소 및 Al BEOL에서 사용되는 다른 유전체이며, 이는 Al BEOL에서 사용되는 전형적인 재료의 예이다. 금속 부분(13)은 아래에 놓인 상호접속 층에 접속된 비아 및/또는 라우팅 패턴을 포함할 수 있다. 유전체 부분(14)은, 예를 들어 전도성 부분이 비아만으로 구성된다면 연속적일 수 있거나, 또는, 예를 들어 전도성 부분이 라우팅 패턴에 의해 분리된다면 연속적이지 않을 수 있다. 이 실시 형태에서, 직접 하이브리드 접합 표면(15)은 바람직하게는 직접 하이브리드 접합 규격 이내에서 디싱된 전도성 부분을 갖는다. 이 표면은 Al 금속화, 유전체 침착, 및 CMP 평탄화를 조합하여 도 10에 도시된 단면을 갖는 표면을 형성함으로써 형성될 수 있다. Al 금속화는 상부 상에 전도성 배리어, 예를 들어 Ti를 포함할 수 있다. 전도성 배리어가 존재하고 그것이 CMP 평탄화에 의해 제거되는 경우, 표면은 도 10에 도시된 단면을 가질 것이다. 전도성 배리어가 그것이 CMP 평탄화에 의해 완전히 제거되지 않을 정도로 충분히 두껍고, 하이브리드 접합을 위한 하이브리드 접합 표면의 전도성 배리어 부분의 적합한 디싱(t2), 예를 들어 0 내지 20 nm가 존재하는 경우, 예를 들어 도 11에 도시된 바와 같은 이러한 표면은 추가의 전도성 배리어 침착 및 CMP 없이 직접 하이브리드 접합에 적합할 수 있다.
도 10에 나타낸 디싱(t2)은 이러한 증가된 디싱의 상부 상에 형성된 후속 전도성 배리어(16)의 두께에 비견되는 양만큼 증가되어, 도 10에서의 것과 비견되고 직접 하이브리드 접합(도 10)에 요구되는 것과 양립가능한 디싱을 가져온다. 두께의 이러한 증가는 약 5 내지 20 nm의 범위이다. 표준 디싱의 이러한 증가는 다양한 방법으로, 예를 들어 직접 하이브리드 접합에 요구되는 것과 양립가능하기 위해 사용되는 것으로부터 CMP의 양을 증가시킴으로써 형성될 수 있다. 증가된 디싱의 상부 상의 배리어의 형성은 다수의 방법으로, 예를 들어 다마신 공정에 의해 형성될 수 있는데, 이때 다마신 공정은 전체 표면 위로 전도성 배리어를 침착시킨 후(도 3과 유사함), CMP를 행하여 리세스 내로부터 전도성 배리어의 상당량 또는 전부를 제거하지 않고서 더 높은 유전체 표면(17)으로부터 전도성 배리어를 제거하는 것을 포함한다(도 11). 형성된 배리어의 두께는, 예를 들어 약 40 nm 미만의 증가된 디싱 두께에 비견되거나, 더 크거나, 더 작을 수 있다. 이어서, 최종 배리어 두께 및 디싱은 배리어의 형성 후에 CMP에 의해 제어될 수 있다.
이 실시 형태에서, 이렇게 생성된 디싱은 바람직하게는 직접 하이브리드 접합에 요구되는 것과 양립가능하다. 생성된 표면의 단면은 기판(37)을 예시하는 도 11에 개략적으로 도시되어 있고, 아래에 놓인 전도성 배리어와 접촉 상태에 있지 않은 전도성 배리어(16)를 갖는 하이브리드 접합 표면(18)으로 지칭된다. 배리어 형성은 또한 선택적인 공정, 예를 들어 무전해 니켈 전기도금을 사용하여 형성될 수 있다.
도 11의 단면 개략도에 도시된 바와 같이 형성된 전도성 배리어(16)를 갖는 기판들(38, 39)의 2개의 하이브리드 접합 표면은 이제 도 12의 단면에 도시된 바와 같이 서로 직접 하이브리드 접합되어, 아래에 놓인 전도성 배리어 없이 전도성 배리어(16)와의 직접 하이브리드 접합을 형성할 수 있다. 각각의 하이브리드 접합 표면은 기판의 표면이고, 각각의 기판은 소자 및/또는 집적 회로가 하이브리드 접합의 완료 후에 서로 접속될 수 있도록 이러한 소자 및/또는 집적 회로를 포함할 수 있다. 전도성 배리어를 갖는 하이브리드 접합 표면은 아래에 놓인 트레이스 구성요소(도시되지 않음)에 접속되는 비아 구성요소 또는 아래에 놓인 비아 구성요소(도시되지 않음)에 접속되는 트레이스 구성요소(19)를 포함할 수 있다.
접합 후에는, 전형적으로 전도성 배리어를 갖는 각각의 하이브리드 접합 표면들 사이에 약간의 오정렬이 있다. 이러한 오정렬은 제1 하이브리드 접합 표면 상의 전도성 배리어(16)와 기판(36) 내의 제2 하이브리드 접합 표면 상의 유전체 표면(17)의 접촉 및 제1 하이브리드 접합 표면 상의 유전체 표면(17)과 제2 하이브리드 접합 표면 상의 전도성 배리어(16)의 접촉을 야기할 수 있으며, 이는 도 12에서 20으로 나타낸 바와 같다. 이러한 오정렬은 또한 하나의 하이브리드 접합 표면 상의 전도성 배리어(16)와 다른 표면 상의 유전체 표면(17)의 접촉 및 하나의 표면으로부터의 전도성 배리어(16)의 표면과 다른 하나의 하이브리드 접합 표면 상의 전도성 배리어(16)의 표면의 일부분의 접촉을 야기할 수 있으며, 이는 도 12에서 21로 나타낸 바와 같다.
이러한 오정렬에도 불구하고, 본 발명에 따르면, 제1 또는 제2 하이브리드 접합 표면 상의 유전체 표면(17)은 다른 하나의 하이브리드 접합 표면 상의 전도성 배리어(16)와 접촉 상태에 있고, 제1 또는 제2 하이브리드 접합 표면 상의 전도성 배리어(16)는 다른 하나의 하이브리드 접합 표면 상의 전도성 배리어(16) 또는 유전체 표면(17)과 접촉 상태에 있다. 이러한 특징은 일부 구조물에 대하여, 예를 들어 전도체(13)가, 대향하는 표면들 상의 전도체(13) 사이에 전기 접속을 형성하는 것이 대향하는 표면들 상의 전도체(13)들의 상부 상의 전도성 배리어(16) 사이에 전기 접속을 형성하는 것보다 더 어려울 때 Al BEOL로 구축된 Al 라우팅 표면인 경우에, 접합 계면을 가로지르는 전기 접속의 형성을 촉진시킬 수 있다.
도 11에 도시된 디싱의 양은 이들 표면을 사용하는 후속 직접 하이브리드 접합의 열 버짓에 영향을 줄 수 있다. 예를 들어, 더 적은 디싱은, 대향하는 전도성 배리어(16) 표면들 사이에 금속 접합을 형성하는 데 더 적은 전도체(13) 팽창이 필요하기 때문에 저온 또는 실온에서 대향하는 유전체 표면들을 초기에 직접 접합시킨 후에 하이브리드 접합을 완료하는 데 필요한 더 낮은 열 버짓을 가져올 수 있다.
본 발명에 따른 제3 실시 형태에서, 하이브리드 표면은 도 13 내지 도 15에 도시된 바와 같이 전도성 관통 규소 비아(TSV) 구조물들(23, 35)을 포함한다. 각각의 도면은, 예시의 편의상, 상기 도 1 내지 도 4와 유사한 방식으로 형성된 전도성 배리어 재료 층(26)을 갖는 것(23)과 이를 갖지 않는 것(25)의 2개의 상이한 구조물을 나타낸다. TSV는 기판(40)을 통해 연장되어 기판(41) 내의 금속 전도체(4)와 접촉한다. TSV(23, 25)의 전도성 재료는 Cu 또는 W와 같은 금속 또는 폴리규소와 같은 비금속으로 구성될 수 있다. 전도성 재료는 도 13에 도시된 바와 같은 절연 재료(24)에 인접할 수 있거나, 또는 기판(42)을 포함하는 도 14에 도시된 바와 같이, 전도성 재료와 절연 재료 사이에 개재된 배리어 층(27)을 가질 수 있다.
다른 예에서, TSV(23, 25)는 도 15에 도시된 바와 같이 전도성 재료와 반도체 기판(43) 사이에 개재된 절연 배리어(28)를 가질 수 있다. TSV는 제1 및 제2 실시 형태에 기재된 바와 같이 증가된 디싱으로 리세스될 수 있고, 전도성 배리어(26)가 제1 및 제2 실시 형태에 기재된 바와 같은 이러한 증가된 디싱 내에 형성되어 직접 하이브리드 접합에 적합한 디싱을 갖는 하이브리드 접합 표면을 형성할 수 있다. 이러한 유형의 표면들은 서로 직접 하이브리드 접합되어, 예를 들어, TSV 표면이 CMOS 구조물의 후방을 통해 노출되는 경우 이른바 후방-대-후방(back-to-back) 직접 하이브리드 접합을 생성할 수 있다. 또한 이들 하이브리드 접합 표면 중 하나를 사용하여, CMOS 구조물의 전방 상에, 예를 들어 Cu BEOL 또는 Al BEOL의 상부 상에 형성된 하이브리드 접합 표면에 대한 직접 하이브리드 접합을 형성하여, 이른바 전방-대-후방(front-to-back) 직접 하이브리드 접합을 형성하는 것이 가능하다.
본 발명에서, BEOL 비아 충전 금속은 전도성 배리어 내에 완전히 봉지될 수 있다. 또한, 본 발명은 하이브리드 접합 제조가, 직접 하이브리드 접합을 위하여 유전체 및 전도성 배리어 재료를 이용할 수 있게 한다. CMOS BEOL 파운더리에서 현재 적격화된 재료 및/또는 공정을 레버리징하는 직접 하이브리드 접합 공정에 대한 공정 창이 개선될 수 있다. 본 발명은 또한 제조자가 직접 하이브리드 접합 기술에 부합되는 채용 장벽을 낮추는 것을 가능하게 하고, CMOS BEOL에서 사용되는 절연 유전체 및 전도성 배리어 재료의 조합을 사용하여 직접 하이브리드 접합 표면을 생성하고, 힐록 형성을 억제하는 직접 하이브리드 접합 표면을 위한 방법 및 구조를 제공할 수 있고, 직접 하이브리드 접합에서 열 버짓을 감소시킬 수 있다.
본 발명의 응용은 3-D SOC를 위한 가공된 집적 회로의 수직 통합화, 마이크로-패드 패키징, 플립 칩 접합의 저가 및 고성능 대체, 웨이퍼 규모 패키징, 열 관리 및 고유의 소자 구조물, 예컨대 금속 베이스 소자를 포함하지만 이로 한정되지 않는다. 응용은 집적 회로, 예컨대 후면-조사형 이미지 센서, RF 프런트 엔드, 피코-프로젝터 및 자이로를 포함하지만 이로 한정되지 않는 미세-전기 기계 구조물(MEMS), 하이브리드 메모리 큐브, 높은 대역폭 메모리, 및 DIRAM을 포함하지만 이로 한정되지 않는 3D 적층 메모리, 인터포저 상의 FPGA 타일링을 포함하지만 이로 한정되지 않는 2.5D, 및 휴대 전화 및 다른 이동 장치, 랩톱, 및 서버를 포함하지만 이로 한정되지 않는, 이들 회로가 사용되는 제품을 추가로 포함하지만 이로 한정되지 않는다.
상기 교시 내용에 비추어 본 발명의 많은 변경 및 변형이 가능하다. 따라서, 첨부된 청구범위의 범주 내에서 본 명세서에 구체적으로 기재된 바와 다른 방식으로 본 발명이 실시될 수 있음이 이해되어야 한다.

Claims (23)

  1. 직접 하이브리드 접합 표면(direct hybrid bond surface)을 형성하는 방법으로서,
    제1 기판의 상측 표면 내에 제1 복수의 금속 접촉 구조물을 형성하는 단계 - 상기 구조물의 상부 표면은 상기 상측 표면 아래에 있음 -;
    상기 상측 표면 및 상기 복수의 금속 접촉 구조물 위로 전도성 배리어 재료의 제1 층을 형성하는 단계; 및
    상기 상측 표면으로부터 상기 전도성 배리어 재료의 제1 층을 제거하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 전도성 배리어 재료의 제1 층을 제거하여 상기 복수의 금속 접촉 구조물 상에 상기 전도성 배리어 재료를 남기는 단계를 포함하며, 상기 복수의 금속 접촉 구조물 상의 상기 전도성 배리어 재료의 상부 표면은 20 nm 미만만큼 상기 기판의 상기 상측 표면 아래에 있는, 방법.
  3. 제1항에 있어서,
    상기 전도성 배리어 재료의 제1 층을 제거하여 상기 복수의 금속 접촉 구조물 상에 상기 전도성 배리어 재료를 남기는 단계를 포함하며, 상기 복수의 금속 접촉 구조물 상의 상기 전도성 배리어 재료의 상부 표면은 약 1 내지 10 nm 범위로 상기 기판의 상기 상측 표면 아래에 있는, 방법.
  4. 제1항에 있어서,
    약 5 내지 40 nm만큼 상기 상측 표면 아래에 상기 상부 표면을 형성하는 단계;
    상기 전도성 배리어를 제거하여 상기 복수의 금속 접촉 구조물 상에 상기 전도성 배리어 재료를 남기는 단계를 포함하며, 상기 복수의 금속 접촉 구조물 상의 상기 전도성 배리어 재료의 상부 표면은 상기 상측 표면 아래로 1 내지 10 nm에 있는, 방법.
  5. 제1항에 있어서,
    상기 금속 접촉 구조물의 하부 및 측부 상에 전도성 배리어 재료의 제2 층을 형성하는 단계를 포함하는, 방법.
  6. 제3항에 있어서,
    상기 전도성 배리어 재료의 제1 및 제2 층을 형성하여 상기 금속 접촉 구조물을 완전히 둘러싸는 단계를 포함하는, 방법.
  7. 제1항에 있어서,
    상기 기판 상의 유전체 층 내에 상기 금속 접촉 구조물을 형성하는 단계를 포함하는, 방법.
  8. 기판들을 접합하는 방법으로서,
    제1 및 제2 기판의 각각의 상측 표면 내에 제1 및 제2 복수의 금속 접촉 구조물을 형성하는 단계 - 상기 제1 복수의 금속 접촉 구조물의 제1 상부 표면은 상기 제1 기판의 상기 상측 표면 아래에 있고, 상기 제2 복수의 금속 접촉 구조물의 제2 상부 표면은 상기 제2 기판의 상기 상측 표면 아래에 있음 -;
    상기 상측 표면들 및 상기 복수의 금속 접촉 구조물 및 상기 기판들 위로 전도성 배리어 재료의 제1 층을 형성하는 단계; 및
    상기 제1 및 제2 기판의 상기 상측 표면들로부터 상기 전도성 배리어 재료의 제1 층을 제거하여 상기 제1 및 제2 복수의 금속 접촉 구조물 상에 상기 전도성 배리어 재료를 남기는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    약 5 내지 40 nm만큼 상기 제1 및 제2 기판의 상기 상측 표면들 아래에 각각 상기 제1 및 제2 상부 표면을 형성하는 단계;
    상기 전도성 배리어 재료의 제1 층을 제거하여 상기 제1 및 제2 복수의 금속 접촉 구조물 상에 상기 전도성 배리어 재료를 남기는 단계를 포함하며, 상기 제1 및 제2 복수의 금속 접촉 구조물 상의 상기 전도성 배리어 재료의 상부 표면은 각각 상기 제1 및 제2 상측 표면 아래로 1 내지 10 nm에 있는, 방법.
  10. 제8항에 있어서,
    상기 제1 및 제2 복수의 금속 접촉 구조물의 하부 및 측부 상에 전도성 배리어 재료의 제2 층을 형성하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 전도성 배리어 재료의 제1 및 제2 층을 형성하여 상기 금속 접촉 구조물을 완전히 둘러싸는 단계를 포함하는, 방법.
  12. 제8항에 있어서,
    상기 제1 및 제2 기판 상의 각각의 유전체 층들 내에 상기 제1 및 제2 복수의 금속 접촉 구조물을 형성하는 단계를 포함하는, 방법.
  13. 제8항에 있어서,
    상기 전도성 배리어 재료의 제1 층을 제거하여, 상기 복수의 금속 접촉 구조물 상의 상기 전도성 배리어 재료의 상부 표면이 20 nm 미만만큼 각각 상기 제1 및 제2 기판의 상기 상측 표면 아래에 있는, 방법.
  14. 제8항에 있어서,
    상기 전도성 배리어 재료의 제1 층을 제거하여, 상기 복수의 금속 접촉 구조물 상의 상기 전도성 배리어 재료의 상부 표면이 약 1 내지 10 nm 범위로 각각 상기 제1 및 제2 기판의 상기 상측 표면 아래에 있는, 방법.
  15. 직접 하이브리드 접합 표면을 포함하며, 상기 직접 하이브리드 접합 표면은
    유전체 층,
    전도성 접촉 구조물, 및
    상기 전도성 접촉 구조물 각각의 상측 표면 상에 직접 형성된 제1 전도성 배리어 재료 층을 포함하며,
    상기 전도성 배리어 층의 상측 표면이 상기 유전체 층의 상측 표면 아래에 약 1 내지 10 nm로 리세스되는, 구조물.
  16. 제15항에 있어서,
    약 5 내지 40 nm만큼 상기 상측 표면 아래에 있는 상기 전도성 접촉 구조물의 상부 표면을 포함하는, 구조물.
  17. 제15항에 있어서,
    상기 금속 접촉 구조물의 하부 및 측부 상의 전도성 배리어 재료의 제2 층을 포함하는, 구조물.
  18. 제15항에 있어서,
    상기 전도성 배리어 재료의 제1 및 제2 층이 상기 전도성 접촉 구조물을 완전히 둘러싸는, 구조물.
  19. 제1 및 제2 직접 하이브리드 접합 표면을 포함하며, 각각은
    유전체 층,
    전도성 접촉 구조물, 및
    상기 전도성 접촉 구조물 각각의 상측 표면 상에 직접 형성된 제1 전도성 배리어 재료 층을 포함하며,
    상기 전도성 접촉 구조물의 상측 표면은 상기 유전체 층의 상측 표면 아래에 약 5 내지 40 nm로 리세스되고,
    상기 제1 및 제2 직접 하이브리드 접합 표면 내의 상기 유전체 층들은 서로 직접 접촉된 상태에서 서로 직접 접합되고, 제1 및 제2 직접 하이브리드 접합 표면들 내의 상기 전도성 배리어 재료 층들은 서로 직접 접촉 상태에 있는, 접합된 구조물.
  20. 제19항에 있어서,
    상기 전도성 접촉 구조물의 하부 및 측부 상에 배치된 제2 전도성 배리어 재료 층을 포함하는, 접합된 구조물.
  21. 제20항에 있어서,
    상기 제1 및 제2 전도성 배리어 재료 층은 상기 전도성 접촉 구조물을 완전히 둘러싸는, 접합된 구조물.
  22. 제19항에 있어서,
    상기 전도성 배리어 재료 층들의 상측 표면이 상기 유전체 층의 상기 상측 표면 아래에 20 nm 미만으로 리세스되는, 접합된 구조물.
  23. 제19항에 있어서,
    상기 전도성 배리어 재료 층들의 상측 표면이 상기 유전체 층의 상기 상측 표면 아래에 약 1 내지 10 nm 범위로 리세스되는, 접합된 구조물.
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