CN111463114B - 半导体器件及其形成方法、芯片 - Google Patents

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Abstract

本发明提供一种半导体器件及其形成方法、芯片。半导体器件的形成方法，包括：提供第一晶圆和第二晶圆；将所述第一晶圆和所述第二晶圆键合，第一互连金属层面对第二互连金属层键合；形成隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分，以阻止金属扩散，有效防止漏电产生，提升半导体器件的电学性能以及品质可靠性。

Description

半导体器件及其形成方法、芯片
技术领域
本发明属于集成电路制造技术领域，具体涉及半导体器件及其形成方法、芯片。
背景技术
在高度集成化的半导体发展的趋势下，多晶圆堆叠常采用混合键合工艺实现晶圆之间的键合。相邻的晶圆之间键合面为介质层对介质层和位于各自开孔中的金属层对金属层的混合键合界面。相邻的晶圆各自开孔中的金属层对金属层键合实现晶圆之间的电路互联。由于多数情况下，相邻的晶圆各自开孔(面对面)大小不一致，如此一来位于各自开孔中的金属层横截面(平行于键合界面的截面)面积大小不一致，势必导致金属层横截面大的晶圆上的部分金属层(通常为外圈)相对于相邻晶圆的金属层裸露在外，并接触相邻晶圆上的介质层。或者相邻的晶圆各自开孔(面对面)大小一致，但是键合对位有部分错开，也会导致开孔的金属层裸露。另外，混合键合界面会存在一些游离金属(例如铜)，在混合键合界面有金属层裸露没有隔离的情况下，晶圆划片后制成的芯片通电状态下上下相邻开孔之间存在漏电风险，影响半导体器件的性能。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法、芯片，在键合界面形成隔离层，减少互连金属层露出造成的漏电，提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层、嵌设于所述第一介质层中的第一金属层、至少一个贯穿部分厚度的所述第一介质层并暴露出所述第一金属层的第一开孔和填充所述第一开孔并与所述第一金属层互连的所述第一互连金属层；
提供第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层、至少一个贯穿部分厚度的所述第二介质层并暴露出所述第二金属层的第二开孔和填充所述第二开孔并与所述第二金属层互连的第二互连金属层；
将所述第一晶圆和所述第二晶圆键合，所述第一互连金属层面对所述第二互连金属层键合；
形成隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分。
进一步的，所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括活泼金属。
进一步的，所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括铝。
进一步的，所述形成隔离层包括：对所述第二金属层和所述第一金属层中材质包括活泼金属的金属层热氧化处理形成所述隔离层。
进一步的，所述形成隔离层包括：将键合后的所述第一晶圆和所述第二晶圆，在氮气气氛中，350℃～450℃条件下退火20～40分钟。
进一步的，所述形成隔离层包括：所述第二金属层的材质包括活泼金属，所述第二金属层的金属扩散至所述第二开孔中，并捕获游离在键合间隙以及所述第二衬底中的氧，在所述第二开孔的侧壁以及键合界面缝隙处生成第二金属氧化物作为隔离层；和/或，所述第一金属层的材质包括活泼金属，所述第一金属层的金属扩散至所述第一开孔中，并捕获游离在键合间隙以及所述第一衬底中的氧，在所述第一开孔的侧壁以及键合界面缝隙处生成第一金属氧化物作为隔离层。
进一步的，所述第一晶圆还包括：第一阻挡层；所述第一阻挡层覆盖所述第一开孔的侧壁表面和被暴露出的所述第一金属层的表面；所述第二晶圆还包括：第二阻挡层；所述第二阻挡层覆盖所述第二开孔的侧壁表面和被暴露出的所述第二金属层的表面；所述隔离层还覆盖所述第一阻挡层和/或所述第二阻挡层的表面。
进一步的，所述第一晶圆还包括：位于所述第一介质层上的第一键合层，所述第一开孔贯穿所述第一键合层；所述第二晶圆还包括：位于所述第二介质层上的第二键合层，所述第二开孔贯穿所述第二键合层；所述第一键合层面对所述第二键合层键合；所述隔离层位于键合界面上所述第一互连金属层被所述第二互连金属层接触后露出的部分与所述第二键合层之间，和/或所述隔离层位于键合界面上所述第二互连金属层被所述第一互连金属层接触后露出的部分与所述第一键合层之间。
进一步的，所述第一互连金属层与所述第二互连金属层的材质均为铜；或者所述第一互连金属层与所述第二互连金属层的材质均为钨；或者所述第一互连金属层与所述第二互连金属层的材质一个为铜，另一个为钨。
本发明还提供一种半导体器件，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层、嵌设于所述第一介质层中的第一金属层、至少一个贯穿部分厚度的所述第一介质层并暴露出所述第一金属层的第一开孔和填充所述第一开孔并与所述第一金属层互连的所述第一互连金属层；
第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层、至少一个贯穿部分厚度的所述第二介质层并暴露出所述第二金属层的第二开孔和填充所述第二开孔并与所述第二金属层互连的第二互连金属层；
所述第一晶圆和所述第二晶圆键合，所述第一互连金属层面对所述第二互连金属层键合；
隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分。
进一步的，所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括活泼金属，所述隔离层为所述活泼金属的氧化物。
本发明还提供一种芯片，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层、嵌设于所述第一介质层中的第一金属层、至少一个贯穿部分厚度的所述第一介质层并暴露出所述第一金属层的第一开孔和填充所述第一开孔并与所述第一金属层互连的所述第一互连金属层；
第二芯片，所述第二芯片包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层、至少一个贯穿部分厚度的所述第二介质层并暴露出所述第二金属层的第二开孔和填充所述第二开孔并与所述第二金属层互连的第二互连金属层；
所述第一芯片和所述第二芯片键合，所述第一互连金属层面对所述第二互连金属层键合；
隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分。
进一步的，所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括活泼金属，所述隔离层为所述活泼金属的氧化物。
与现有技术相比，本发明具有如下有益效果：
在本发明提供的半导体器件及其形成方法、芯片中，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分，以阻止金属扩散，有效防止漏电产生，提升半导体器件的电学性能以及品质可靠性。
附图说明
图1为本发明实施例的半导体器件的形成方法流程图；
图2为本发明实施例的半导体器件的形成方法中两晶圆键合后第一种情况的示意图；
图3a为图2的局部放大示意图；
图3b为本发明实施例的半导体器件的形成方法中两晶圆键合后第二种情况的局部放大示意图；
图3c为本发明实施例的半导体器件的形成方法中两晶圆键合后第三种情况的局部放大示意图；图4为本发明实施例的半导体器件的形成方法中形成隔离层后的示意图；
图5为图4的局部放大示意图；
图6为本发明实施例的半导体器件的形成方法中形成隔离层后TDDB(经时击穿)图。
其中，附图标记如下：
10-第一晶圆；101-第一衬底；102-第一介质层；103-第一金属层；104-第一刻蚀停止层；102a-第一介质层第一部分；102b-第一介质层第二部分；105-第一键合层；106-第一开孔；107-第一阻挡层；108-第一互连金属层；
20-第二晶圆；201-第二衬底；202-第二介质层；203-第二金属层；204-第二刻蚀停止层；202a-第二介质层第一部分；202b-第二介质层第二部分；205-第二键合层；206-第二开孔；207-第二阻挡层；208-第二互连金属层；209-隔离层。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件及其形成方法、芯片作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供的半导体器件的形成方法，如图1所示，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层、嵌设于所述第一介质层中的第一金属层、至少一个贯穿部分厚度的所述第一介质层并暴露出所述第一金属层的第一开孔和填充所述第一开孔并与所述第一金属层互连的所述第一互连金属层；
提供第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层、至少一个贯穿部分厚度的所述第二介质层并暴露出所述第二金属层的第二开孔和填充所述第二开孔并与所述第二金属层互连的第二互连金属层；
将所述第一晶圆和所述第二晶圆键合，所述第一互连金属层面对所述第二互连金属层键合；
形成隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分。
具体的，如图3a和3b所示，键合界面上所述第一互连金属层108与所述第二互连金属层208的面积可以不同。如图3a所示，第一种情况：所述隔离层至少覆盖键合界面上所述第一互连金属层108与所述第二互连金属层208接触后其中面积大的一方被面积小的一方露出的部分(例如B1和B2)。实际工艺中两金属层(108和208)对位可能存在偏差，如图3b中，第二种情况：所述隔离层至少覆盖键合界面上所述第一互连金属层108与所述第二互连金属层208接触后其中任意一方被另一方露出的部分(例如B3和B4)。如图3c所示，第三种情况：键合界面上所述第一互连金属层108与所述第二互连金属层208的面积可以相同。实际工艺中两金属层(108和208)对位可能存在偏差，所述隔离层至少覆盖键合界面上所述第一互连金属层108与所述第二互连金属层208接触后其中任意一方被另一方露出的部分(例如B5和B6)。
以下结合图2至图6详细介绍本发明实施例的各步骤，本实施例是以键合界面上，第一互连金属层与第二互连金属层的面积不同(第一种情况)为例。
如图2和图3a所示，提供第一晶圆10，所述第一晶圆10包括第一衬底101、位于第一衬底101上的第一介质层102、嵌设于第一介质层102中的第一金属层103和位于所述第一介质层102上的第一键合层105。第一键合层105例如是氧化硅层和/或氮化硅层，用于键合同时还起保护晶圆表面的作用。第一金属层103的材质例如为铜或铜合金。在其他实施例中，第一金属层103的材质也可以为铝。
形成至少一个第一开孔106，所述第一开孔106贯穿第一键合层105和部分厚度的第一介质层102并暴露出第一金属层103。
形成第一阻挡层107；所述第一阻挡层107覆盖所述第一开孔106的侧壁表面和被暴露出的所述第一金属层103的表面。第一阻挡层107的材质例如为Ta/TaN。
形成第一互连金属层108；所述第一互连金属层108填充所述第一开孔106并覆盖所述第一阻挡层107的表面；第一互连金属层108与第一金属层103电连接。第一互连金属层108为导电材料，可以为铜或铜合金，还可以为钨。为铜材料时，可采用电镀铜方式填充第一开孔106并覆盖第一阻挡层107的侧壁表面以及第一键合层105上表面，通过化学机械研磨(CMP)工艺平坦化第一键合层105和第一互连金属层108的表面。
提供第二晶圆20，所述第二晶圆20包括第二衬底201、位于第二衬底201上的第二介质层202和嵌设于第二介质层202中的第二金属层203和位于所述第二介质层202上的第二键合层205；第二键合层205例如是氧化硅层和/或氮化硅层，用于键合同时还起保护晶圆表面的作用。
形成至少一个第二开孔206，所述第二开孔206贯穿第二键合层205和部分厚度的第二介质层202并暴露出第二金属层203。
形成第二阻挡层207；所述第二阻挡层207覆盖所述第二开孔206的侧壁表面和被暴露出的所述第二金属层203的表面。
形成第二互连金属层208；所述第二互连金属层208填充所述第二开孔206并覆盖所述第二阻挡层207的表面；第二互连金属层208与第二金属层203电连接。通过化学机械研磨(CMP)工艺平坦化第二键合层205和第二互连金属层208的表面。第二互连金属层208为导电材料，可以为铜或铜合金，还可以为钨。
进一步的，所述第一介质层102包括第一介质层第一部分102a和第一介质层第二部分102b，所述第一金属层103嵌设于所述第一介质层第一部分102a和第一介质层第二部分102b之间；所述第二介质层202包括第二介质层第一部分202a和第二介质层第二部分202b，所述第二金属层203嵌设于所述第二介质层第一部分202a和第二介质层第二部分202b之间。
优选方案中，所述第一晶圆10还包括第一刻蚀停止层104，所述第一刻蚀停止层104位于所述第一金属层103与所述第一介质层第二部分102b之间；所述第二晶圆20还包括第二刻蚀停止层204，所述第二刻蚀停止层204位于所述第二金属层203与所述第二介质层第二部分202b之间。
将第一晶圆10和第二晶圆20键合，可利用键合界面薄膜的分子间化学力将两片晶圆进行键合。具体的，第一互连金属层108面对第二互连金属层208，且第一键合层105面对第二键合层205相互键合。第一互连金属层108接触第二互连金属层208键合，缩短晶圆间互连距离，进而降低寄生电容和功率损耗，提高了传输速度。采用金属对金属和介质层对介质层的混合键合，使得金属离子扩散而增强键合力，实现晶圆的互连。键合界面上所述第一互连金属层108与所述第二互连金属层208接触后其中面积大的一方被面积小的一方露出，具体的，第一互连金属层108与第二互连金属层208的横截面(平行于键合界面的截面)面积大小不一致，横截面大的金属层(例如第一互连金属层108)相对于横截面小的金属层(例如第二互连金属层208)有部分金属层(通常为外圈，例如图3中B1和B2处)裸露在外，并接触相邻晶圆上的介质层(例如第二键合层205)。本实施例中不限定第一开孔106和第二开孔206具体哪个大，可以第一开孔106的横截面大于第二开孔206的横截面，也可以第二开孔206的横截面大于第一开孔106的横截面，根据实际需要设置。相应的，开孔的横截面大的，里面填充的互连金属层的横截面也大。
为了减少多晶圆堆叠互连后的整体厚度，第一晶圆10和第二晶圆20相互键合后，可对所述第一衬底101和/或所述第二衬底201进行减薄。
如图4和图5所示，形成隔离层209，所述隔离层209至少覆盖键合界面上所述第一互连金属层108与所述第二互连金属层208接触后其中任意一方被另一方露出的部分。示例性的，横截面大的第一互连金属层108相对于横截面小的第二互连金属层208被裸露的部分为外圈，例如图3a中B1和B2处。
所述第一金属层103和所述第二金属层203中至少有其中一个金属层的材质包括活泼金属。例如，第一金属层103的材质包括活泼金属，第二金属层203的材质不包括活泼金属；或者，第一金属层103的材质不包括活泼金属，第二金属层203的材质包括活泼金属；或者第一金属层103和第二金属层203的材质都包括活泼金属。所述活泼金属例如为铝。
所述形成隔离层包括：对所述第二金属层203和所述第一金属层103中材质包括活泼金属的金属层热氧化处理形成所述隔离层。具体的，将键合后的所述第一晶圆10和所述第二晶圆20，在氮气气氛中，350℃～450℃条件下退火20～40分钟。例如400℃条件下退火30分钟。热处理条件下，例如所述第二金属层203的材质包括活泼金属，第二金属层203的金属缓慢渗透穿过第二阻挡层207(例如Ta/TaN)扩散至第二开孔206中，由于第二金属层203的金属活性强，可捕获游离在键合间隙以及第二衬底中的氧，从而在第二开孔206的侧壁以及键合界面等缝隙处生成第二金属氧化物(例如氧化铝)作为隔离层209；和/或，所述第一金属层103的材质包括活泼金属，所述第一金属层的金属扩散至所述第一开孔中，并捕获游离在键合间隙以及所述第一衬底中的氧，在所述第一开孔的侧壁以及键合界面缝隙处生成第一金属氧化物作为隔离层(图中未示出)。所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分。所述隔离层还覆盖所述第一阻挡层和/或所述第二阻挡层的表面。
所述第一互连金属层108面对所述第二互连金属层208键合；所述第一键合层105面对所述第二键合层205键合；图4和图5中示出了，键合界面上所述第一互连金属层108面积大，所述第二互连金属层208的面积小，接触后第一互连金属层108的周圈被第二互连金属层208暴露出，所述隔离层位于键合界面上所述第一互连金属层108被所述第二互连金属层208接触后露出的部分与所述第二键合层205之间。同理，其他实施例中，键合界面上所述第一互连金属层面积小，所述第二互连金属层的面积大，接触后第二互连金属层的周圈被第一互连金属层暴露出，所述隔离层位于键合界面上所述第二互连金属层被所述第一互连金属层接触后露出的部分与所述第一键合层之间。从而阻止第一互连金属层或第二互连金属层中金属的扩散和漏电。
如图6所示，隔离层209(例如氧化铝)的TDDB(经时击穿)图。TDDB(经时击穿)指与时间相关电介质击穿。加恒定的电压，使半导体器件处于积累状态，经过一段时间后，隔离层209(例如氧化铝)就会击穿，这期间经历的时间就是在该条件下的寿命。图中纵坐标是漏电流，横坐标是加电压的时间，曲线跳高说明被击穿了。图中左面跳高直线为1mm厚的AL2O3被击穿，图中右面跳高直线为2mm厚的AL2O3被击穿。TDDB(经时击穿)测试发现2mm厚AL2O3作为隔离层的寿命较1mm厚AL2O3长得多，同时证明隔离层209(例如AL2O3)对金属层(例如铜)有阻挡扩散的作用，从而减少了漏电风险，提高了半导体器件的性能。
本发明实施例还提供一种半导体器件，如图4和图5所示，包括：
第一晶圆10，所述第一晶圆10包括第一衬底101、位于所述第一衬底101上的第一介质层102、嵌设于所述第一介质层102中的第一金属层103、至少一个贯穿部分厚度的所述第一介质层102并暴露出所述第一金属层103的第一开孔106和填充所述第一开孔106并与所述第一金属层103互连的所述第一互连金属层108；
第二晶圆20，所述第二晶圆20包括第二衬底201、位于所述第二衬底201上的第二介质层202和嵌设于所述第二介质层202中的第二金属层203、至少一个贯穿部分厚度的所述第二介质层202并暴露出所述第二金属层203的第二开孔206和填充所述第二开孔206并与所述第二金属层203互连的第二互连金属层208；
所述第一晶圆10和所述第二晶圆20键合，所述第一互连金属层108面对所述第二互连金属层208键合；
隔离层209，所述隔离层209至少覆盖键合界面上所述第一互连金属层108与所述第二互连金属层208接触后其中任意一方被另一方露出的部分。
具体的，所述第一金属层103和所述第二金属层203中至少有其中一个金属层的材质包括活泼金属。所述活泼金属例如为铝。所述隔离层为所述活泼金属的氧化物。如图4所示，第一晶圆10的第一金属层103与第二晶圆20的第二金属层203，通过位于第一晶圆10的两个第一开孔106中的第一互连金属层108分别与位于第二晶圆20的两个第二开孔206中的第二互连金属层208对应电连接，实现晶圆厚度方向上第一金属层103与第二金属层203的两条并行的连接通路，通过此设计，在其中一个通路出现故障的情况下。另一通路仍能保障第一金属层103与第二金属层203的电连接。
本发明中的半导体器件，包括键合堆叠的所述第一晶圆10和所述第二晶圆20，将键合堆叠的第一晶圆10和第二晶圆20划片后即形成多个键合堆叠的芯片，本实施例中，上述各图示中显示的结构也即是键合堆叠的第一晶圆10和所述第二晶圆20中一个键合堆叠的芯片的结构，每个芯片包括对应于第一晶圆10中的第一芯片和对应于第二晶圆20中的第二芯片。所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分。
本发明实施例还提供一种芯片，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层、嵌设于所述第一介质层中的第一金属层、至少一个贯穿部分厚度的所述第一介质层并暴露出所述第一金属层的第一开孔和填充所述第一开孔并与所述第一金属层互连的所述第一互连金属层；
第二芯片，所述第二芯片包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层、至少一个贯穿部分厚度的所述第二介质层并暴露出所述第二金属层的第二开孔和填充所述第二开孔并与所述第二金属层互连的第二互连金属层；
所述第一芯片和所述第二芯片键合，所述第一互连金属层面对所述第二互连金属层键合；
隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分。
具体的，所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括活泼金属。所述活泼金属例如为铝。所述隔离层为所述活泼金属的氧化物。
本发明并不限定第一晶圆和第二晶圆哪个晶圆必须要放在上方/下方，而是可以互换上下晶圆的位置。在本文中，为了描述简单、方便，只示出了这两个晶圆的一种位置关系，而本领域技术人员均能理解，在本文中描述的所有技术内容也同样适用于“第一晶圆”与“第二晶圆”的位置上下颠倒的情况，此时堆叠式半导体装置的各层的位置关系也相应地上下颠倒。在一些情况下，优选地，在对两个晶圆进行键合处理期间，将晶圆弯曲度(bow)比较大的晶圆放在下面。但是，在这种情况下，在晶圆键合结束后，也可以根据实际需求来决定是否上下颠倒，从而确定最终哪个晶圆在上面哪个晶圆在下面。
请注意，在本文中，“第一”、“第二”等编号只是为了对具有相同名称的各个不同部件或工艺进行区分之用，并不意味着顺序或位置关系等。另外，对于具有相同名称的各个不同部件，例如“第一衬底”和“第二衬底”、“第一介质层”和“第二介质层”等等，并不意味着它们都具有相同的结构或部件。例如，尽管图中未示出，但是在绝大部分情况下，“第一衬底”和“第二衬底”中形成的部件都不一样，衬底的结构也可能不一样。在一些实施方式中，衬底可以为半导体衬底，由适合于半导体装置的任何半导体材料(诸如Si、SiC、SiGe等)制成。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域技术人员均理解衬底不受到任何限制，而是可以根据实际应用进行选择。衬底中可以形成有各种装置(不限于半导体装置)构件(图中未示出)。衬底还可以已经形成有其他层或构件，例如：栅极结构、接触孔、介质层、金属连线和通孔等等。
综上所述，在本发明提供的半导体器件及其形成方法、芯片中，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分，以阻止金属扩散，有效防止漏电产生，提升半导体器件的电学性能以及品质可靠性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种半导体器件的形成方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层、嵌设于所述第一介质层中的第一金属层、至少一个贯穿部分厚度的所述第一介质层并暴露出所述第一金属层的第一开孔和填充所述第一开孔并与所述第一金属层互连的第一互连金属层；
提供第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层、至少一个贯穿部分厚度的所述第二介质层并暴露出所述第二金属层的第二开孔和填充所述第二开孔并与所述第二金属层互连的第二互连金属层；
将所述第一晶圆和所述第二晶圆键合，所述第一互连金属层面对所述第二互连金属层键合；
形成隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分；
所述第一晶圆还包括：第一阻挡层；所述第一阻挡层覆盖所述第一开孔的侧壁表面和被暴露出的所述第一金属层的表面；所述第二晶圆还包括：第二阻挡层；所述第二阻挡层覆盖所述第二开孔的侧壁表面和被暴露出的所述第二金属层的表面；所述隔离层还覆盖位于所述第二开孔的侧壁表面和所述第二金属层表面的所述第二阻挡层的表面和/或位于所述第一开孔的侧壁表面和所述第一金属层表面的所述第一阻挡层的表面；
其中，所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括活泼金属；
所述形成隔离层包括：对所述第二金属层和所述第一金属层中材质包括活泼金属的金属层热氧化处理形成所述隔离层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括铝。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述形成隔离层包括：将键合后的所述第一晶圆和所述第二晶圆，在氮气气氛中，350℃~450℃条件下退火20~40分钟。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述形成隔离层包括：所述第二金属层的材质包括活泼金属，所述第二金属层的金属扩散至所述第二开孔中，并捕获游离在键合间隙以及所述第二衬底中的氧，在所述第二开孔的侧壁以及键合界面缝隙处生成第二金属氧化物作为隔离层；和/或，所述第一金属层的材质包括活泼金属，所述第一金属层的金属扩散至所述第一开孔中，并捕获游离在键合间隙以及所述第一衬底中的氧，在所述第一开孔的侧壁以及键合界面缝隙处生成第一金属氧化物作为隔离层。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一晶圆还包括：位于所述第一介质层上的第一键合层，所述第一开孔贯穿所述第一键合层；所述第二晶圆还包括：位于所述第二介质层上的第二键合层，所述第二开孔贯穿所述第二键合层；所述第一键合层面对所述第二键合层键合；所述隔离层位于键合界面上所述第一互连金属层被所述第二互连金属层接触后露出的部分与所述第二键合层之间，和/或所述隔离层位于键合界面上所述第二互连金属层被所述第一互连金属层接触后露出的部分与所述第一键合层之间。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一互连金属层与所述第二互连金属层的材质均为铜；或者所述第一互连金属层与所述第二互连金属层的材质均为钨；或者所述第一互连金属层与所述第二互连金属层的材质一个为铜，另一个为钨。
7.一种半导体器件，其特征在于，包括：
第一晶圆，所述第一晶圆包括第一衬底、位于所述第一衬底上的第一介质层、嵌设于所述第一介质层中的第一金属层、至少一个贯穿部分厚度的所述第一介质层并暴露出所述第一金属层的第一开孔和填充所述第一开孔并与所述第一金属层互连的第一互连金属层；
第二晶圆，所述第二晶圆包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层、至少一个贯穿部分厚度的所述第二介质层并暴露出所述第二金属层的第二开孔和填充所述第二开孔并与所述第二金属层互连的第二互连金属层；
所述第一晶圆和所述第二晶圆键合，所述第一互连金属层面对所述第二互连金属层键合；
隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分；
所述第一晶圆还包括：第一阻挡层；所述第一阻挡层覆盖所述第一开孔的侧壁表面和被暴露出的所述第一金属层的表面；所述第二晶圆还包括：第二阻挡层；所述第二阻挡层覆盖所述第二开孔的侧壁表面和被暴露出的所述第二金属层的表面；所述隔离层还覆盖位于所述第二开孔的侧壁表面和所述第二金属层表面的所述第二阻挡层的表面和/或位于所述第一开孔的侧壁表面和所述第一金属层表面的所述第一阻挡层的表面；
所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括活泼金属，所述隔离层为所述活泼金属的氧化物。
8.一种芯片，其特征在于，包括：
第一芯片，所述第一芯片包括第一衬底、位于所述第一衬底上的第一介质层、嵌设于所述第一介质层中的第一金属层、至少一个贯穿部分厚度的所述第一介质层并暴露出所述第一金属层的第一开孔和填充所述第一开孔并与所述第一金属层互连的第一互连金属层；
第二芯片，所述第二芯片包括第二衬底、位于所述第二衬底上的第二介质层和嵌设于所述第二介质层中的第二金属层、至少一个贯穿部分厚度的所述第二介质层并暴露出所述第二金属层的第二开孔和填充所述第二开孔并与所述第二金属层互连的第二互连金属层；
所述第一芯片和所述第二芯片键合，所述第一互连金属层面对所述第二互连金属层键合；
隔离层，所述隔离层至少覆盖键合界面上所述第一互连金属层与所述第二互连金属层接触后其中任意一方被另一方露出的部分；
所述第一芯片还包括：第一阻挡层；所述第一阻挡层覆盖所述第一开孔的侧壁表面和被暴露出的所述第一金属层的表面；所述第二芯片还包括：第二阻挡层；所述第二阻挡层覆盖所述第二开孔的侧壁表面和被暴露出的所述第二金属层的表面；所述隔离层还覆盖位于所述第二开孔的侧壁表面和所述第二金属层表面的所述第二阻挡层的表面和/或位于所述第一开孔的侧壁表面和所述第一金属层表面的所述第一阻挡层的表面；
所述第一金属层和所述第二金属层中至少有其中一个金属层的材质包括活泼金属，所述隔离层为所述活泼金属的氧化物。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201573B (zh) * 2020-09-29 2024-04-12 武汉新芯集成电路制造有限公司 多层晶圆键合方法
CN116093059A (zh) 2021-11-08 2023-05-09 长鑫存储技术有限公司 半导体结构及其形成方法、堆叠结构及晶圆堆叠方法
CN115241145B (zh) * 2022-07-26 2024-10-01 武汉新芯集成电路股份有限公司 半导体器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102867847A (zh) * 2011-07-05 2013-01-09 索尼公司 半导体器件、半导体器件制造方法及电子装置
CN103794584A (zh) * 2012-10-31 2014-05-14 台湾积体电路制造股份有限公司 用于半导体晶圆的混合接合机制
US20150076649A1 (en) * 2013-09-16 2015-03-19 Samsung Electronics Co., Ltd. Stack type image sensors and methods of manufacturing the same
CN107492538A (zh) * 2016-06-09 2017-12-19 三星电子株式会社 晶片到晶片接合结构
US20180226371A1 (en) * 2015-08-25 2018-08-09 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
CN109148415A (zh) * 2018-08-28 2019-01-04 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法
US10485293B2 (en) * 2012-02-14 2019-11-26 Sony Corporation Semiconductor device and electronic apparatus with metal-containing film layer at bonding surface thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102867847A (zh) * 2011-07-05 2013-01-09 索尼公司 半导体器件、半导体器件制造方法及电子装置
US20160343762A1 (en) * 2011-07-05 2016-11-24 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US10485293B2 (en) * 2012-02-14 2019-11-26 Sony Corporation Semiconductor device and electronic apparatus with metal-containing film layer at bonding surface thereof
CN103794584A (zh) * 2012-10-31 2014-05-14 台湾积体电路制造股份有限公司 用于半导体晶圆的混合接合机制
US20150357296A1 (en) * 2012-10-31 2015-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US20150076649A1 (en) * 2013-09-16 2015-03-19 Samsung Electronics Co., Ltd. Stack type image sensors and methods of manufacturing the same
US20180226371A1 (en) * 2015-08-25 2018-08-09 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
CN107492538A (zh) * 2016-06-09 2017-12-19 三星电子株式会社 晶片到晶片接合结构
CN109148415A (zh) * 2018-08-28 2019-01-04 武汉新芯集成电路制造有限公司 多晶圆堆叠结构及其形成方法

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