CN115513046A - 半导体元件 - Google Patents

半导体元件 Download PDF

Info

Publication number
CN115513046A
CN115513046A CN202110696592.5A CN202110696592A CN115513046A CN 115513046 A CN115513046 A CN 115513046A CN 202110696592 A CN202110696592 A CN 202110696592A CN 115513046 A CN115513046 A CN 115513046A
Authority
CN
China
Prior art keywords
pad
pads
width
semiconductor device
extending direction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110696592.5A
Other languages
English (en)
Inventor
郭忠幸
叶俊廷
林明哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202110696592.5A priority Critical patent/CN115513046A/zh
Priority to US17/387,755 priority patent/US11569188B2/en
Priority to EP21200996.3A priority patent/EP4109520A3/en
Priority to TW111122357A priority patent/TWI847154B/zh
Publication of CN115513046A publication Critical patent/CN115513046A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08052—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明公开一种半导体元件，包括：第一半导体基板；第一接合结构，位于所述第一半导体基板上，其中所述第一接合结构包括具有长条状的第一接垫；第二半导体基板；以及第二接合结构，位于所述第二半导体基板上，其中所述第二接合结构包括具有长条状的第二接垫，其中所述第一半导体基板与所述第二半导体基板经由接合所述第一接合结构与所述第二接合结构而彼此接合，且所述第一接垫与所述第二接垫接合且所述第一接垫的延伸方向与所述第二接垫的延伸方向不同。

Description

半导体元件
技术领域
本发明涉及一种集成电路，且尤其是涉及一种半导体元件。
背景技术
随着半导体制作工艺技术的发展，目前已发展出两个半导体基板相互接合的技术。半导体基板之间通过具有接垫的接合结构来彼此接合。然而，若发生对准错误，将导致接垫的接合面积不足，因而造成电性上的可靠度等问题。
发明内容
本发明提供一种半导体元件，可以减少错误对准对于接垫的接合面积的影响，提升接合面积，增加设计的灵活度。
本发明涉及一种半导体元件，包括：第一半导体基板；第一接合结构，位于所述第一半导体基板上，其中所述第一接合结构包括具有长条状的第一接垫；第二半导体基板；以及第二接合结构，位于所述第二半导体基板上，其中所述第二接合结构包括具有长条状的第二接垫，其中所述第一半导体基板与所述第二半导体基板经由接合所述第一接合结构与所述第二接合结构而彼此接合，且所述第一接垫与所述第二接垫接合且所述第一接垫的延伸方向与所述第二接垫的延伸方向不同。
在本发明的一实施例中，所述第一接垫与所述第二接垫各自分别为长方形、圆角的长方形、长椭圆形或平行四边形。
在本发明的一实施例中，所述第一接垫的所述延伸方向与所述第二接垫的所述延伸方向彼此垂直。
在本发明的一实施例中，所述第一接垫的所述延伸方向与所述第二接垫的所述延伸方向夹锐角。
在本发明的一实施例中，所述第一接垫的长度对宽度的比值与所述第二接垫的长度对宽度的比值相同。
在本发明的一实施例中，所述第一接垫的宽度与所述第二接垫的宽度相同。
在本发明的一实施例中，所述第一接垫的宽度与所述第二接垫的宽度不同。
在本发明的一实施例中，所述第一接垫的长度对宽度的比值与所述第二接垫的长度对宽度的比值不同。
在本发明的一实施例中，所述第一接垫的宽度与所述第二接垫的宽度相同，或所述第一接垫的长度与所述第二接垫的长度相同。
在本发明的一实施例中，所述第一接垫的宽度与所述第二接垫的宽度不同，且所述第一接垫的长度与所述第二接垫的长度不同。
在本发明的一实施例中，所述第一接垫与所述第二接垫的重叠区域为正方形、长方形或平行四边形。
在本发明的一实施例中，所述第一接垫与所述第二接垫的重叠区域的面积小于所述第一接垫的未与所述第二接垫重叠的未重叠区域的面积和。
在本发明的一实施例中，所述第二接垫与所述第一接垫的重叠区域的面积小于所述第二接垫的未于所述第一接垫重叠的未重叠区域的面积和。
在本发明的一实施例中，所述第一接垫与所述第二接垫接合后呈“十”字或“X”状。
在本发明的一实施例中，所述第一半导体基板还包括第一导线，所述第二半导体基板还包括第二导线，且所述第一接垫的所述延伸方向与所述第一导线的延伸方向相同且与所述第一导线连接，所述第二接垫的所述延伸方向与所述第二导线的延伸方向相同且与所述第二导线连接。
在本发明的一实施例中，所述第一接垫的宽度小于或等于所述第一导线的宽度。
在本发明的一实施例中，所述第二接垫的宽度小于或等于所述第二导线的宽度。
在本发明的一实施例中，所述第一接垫与所述第一导线完全重叠或局部重叠，且所述第二接垫与所述第二导线完全重叠或局部重叠。
基于上述，本发明实施例的半导体元件，通过两个半导体基板的呈长条状且延伸方向不同的多个接垫彼此接合，可以获得均匀的接合面积，减少错误对准对于接垫的接合面积的影响，提升接合面积，增加设计的灵活度。
附图说明
图1A至图1B示出半导体元件的制造流程的上视图；
图2A至图2B示出半导体元件的制造流程的剖视图；
图3A示出图2B的局部放大图；
图3B示出另一半导体元件的局部剖视图；
图4A至图4D示出各种长条型接垫的上视图；
图5A至图5H示出各种彼此接合的接垫的上视图；
图6A至图6F示出各种彼此接合的接垫及导线的上视图；
图7A示出对准接合的接垫及导线的立体图；
图7B示出图7A的对准接合的接垫的立体图；
图7C示出图7B的对准接合的接垫的上视图；
图8A示出未对准接合的接垫及导线的立体图；
图8B示出图8A的未对准接合的接垫的立体图；
图8C示出图8B的未对准接合的接垫的上视图。
符号说明
100：第一半导体基板
100W：第一半导体晶片
102、202：元件层
104：第一金属内连线结构
106、206：内层介电层
108、208：接触窗
108a、112a、128a、134a、208a、212a、228a、234a：金属层
108b、112b、128b、134b、208b、212b、228b、234b：阻障层110、116、122、210、216、222：层间介电层
112、126、212、226：导线
114、214：蚀刻停止层
118、120、218、220：硬掩模层
124、224：介层窗
130：第一接合结构
132：第一绝缘层
134：第一接垫/接垫
200：第二半导体基板
200W：第二半导体晶片
204：第二金属内连线结构
230：第二接合结构
232：第二绝缘层
234、234：第二接垫/接垫
1000A、1000B：半导体元件
A134、A234：未重叠区域
A34、A34’：重叠区域
G11、G12、G22、G21：群组
L1P、L1m、L2P、L2m：长度
W1P、W1m、W2P、W2m：宽度
X、Y、Y’：方向
θ：夹角
具体实施方式
图1A至图1B示出半导体元件的制造流程的上视图。图2A至图2B示出半导体元件的制造流程的剖视图。图3A示出图2B的局部放大图。
请参照图1A与图2A，提供第一半导体晶片100W与第二半导体晶片200W。第一半导体晶片100W包括第一半导体基板100、第一元件层102、第一金属内连线结构104与第一接合结构130。第二半导体晶片200W包括第二半导体基板200、第二元件层202、第二金属内连线结构204与第二接合结构230。
第一半导体基板100与第二半导体基板200各自可以是掺杂硅基板、未掺杂硅基板、绝缘体上覆硅(SOI)基板或外延基板。掺杂硅的掺质可以为P型掺质、N型掺质或其组合。在第一半导体基板100与第二半导体基板200内还可形成隔离结构(未示出)，以界定出主动(有源)区(未示出)。
第一元件层102形成在第一半导体基板100，第二元件层202形成在第二半导体基板200上。第一元件层102与第二元件层202可以各自分别包括主动(有源)元件或/和被动(无源)元件。主动元件例如是PMOS、NMOS、CMOS、JFET、BJT或二极体等元件。被动元件例如是电感、电容等。
第一金属内连线结构104位于第一元件层102上方。第一金属内连线结构104包括内层介电层106、接触窗108、层间介电层110、导线112、蚀刻停止层114、层间介电层116、硬掩模层118、120、层间介电层122、介层窗124、导线126等构件。在一些实施例中，导线112与介层窗124之间还包括其他的导线、层间介电层以及介层窗，但未示出。
内层介电层106与层间介电层110、116、122可以例如是氧化硅，形成的方法例如是化学气相沉积法或旋涂法等。在一些实施例中，层间介电层110与层间介电层116可以采用介电常数低于4的低介电常数材料。内层介电层106与层间介电层110、116与122可以经由化学机械研磨法或回蚀刻法平坦化。蚀刻停止层114例如是氮化硅或氮氧化硅。硬掩模层118例如是氮氧化硅。硬掩模层120例如是氮化硅。蚀刻停止层114与硬掩模层118、120可以以化学气相沉积法来形成。
接触窗108位于内层介电层106中。导线112位于层间介电层110中。介层窗124与导线126位于蚀刻停止层114、层间介电层116、硬掩模层118、120以及层间介电层122中。接触窗108、导线112、介层窗124以及导线126可以彼此电连接，且与元件层102之中的元件电连接。接触窗108、导线112、126与介层窗124的材料包括掺杂多晶硅或金属。金属例如是铜、钨或铜铝合金等。在一些实施例中，接触窗108包括金属层108a与阻障层108b；导线112包括金属层112a与阻障层112b；介层窗124与导线126包括金属层128a与阻障层128b。接触窗108与导线112可以分别经由单镶嵌制作工艺形成。介层窗124与导线126可以经由双重金属镶嵌的制作工艺形成，使得介层窗124的顶面与导线126的顶面大致共平面，但不以此为限。
第二金属内连线结构204位于第二元件层202上方。第二金属内连线结构204可以与第一金属内连线结构104具有相似或相异的构件。在本实施例中，以第二金属内连线结构204具有与第一金属内连线结构104相似的构件来说明，但本发明并不以此为限。第二金属内连线结构204包括内层介电层206、接触窗208、层间介电层210、导线212、蚀刻停止层214、层间介电层216、硬掩模层218、220、层间介电层222、介层窗224、最顶的导线226等构件。在一些实施例中，导线212与介层窗224之间还包括其他的导线、层间介电层以及介层窗，但未示出。
接触窗208、导线212、介层窗224以及导线226可以彼此电连接，且与元件层202之中的元件电连接。接触窗208包括金属层208a与阻障层208b；导线212包括金属层212a与阻障层212b；介层窗224与导线226包括金属层228a与阻障层228b。第二金属内连线结构204的各个构件的材料与形成方法可以与第一金属内连线结构104的各个构件的材料与形成方法相似，于此不再赘述。
第一接合结构130位于第一金属内连线结构104上方。第二接合结构230位于第二金属内连线结构204上方。第一接合结构130包括第一绝缘层132与第一接垫134。第二接合结构230包括第二绝缘层232与第二接垫234。
第一绝缘层132与第二绝缘层232的材料各自分别包括氧化硅、氮化硅或其组合，形成的方法例如是化学气相沉积法。第一绝缘层132与第二绝缘层232的材料可以相同或是相异。
第一接垫134位于第一绝缘层132中；第二接垫234位于第二绝缘层232中。第一接垫134包括金属层134a与阻障层134b；第二接垫234包括金属层234a与阻障层234b。金属层134a、234a例如铝、铜或其合金。阻障层134b位于金属层134a与第一绝缘层132之间。阻障层234b位于金属层234a与第二绝缘层232之间。阻障层134b、234b例如是Ti、TiN、Ta、TaN或其组合。第一接垫134与第二接垫234的形成方法例如是利用光刻与蚀刻制作工艺在第一绝缘层132与第二绝缘层232中分别形成开口，然后依序形成阻障材料层与金属材料层，然后再利用平坦化制作工艺，例如是化学机械研磨法，移除第一绝缘层132上多余的阻障材料层与金属材料层，以使得第一接垫134的顶面与第一绝缘层132的顶面大致共平面；第二接垫234的顶面与第二绝缘层232的顶面大致共平面。
在本发明的实施例中，第一接垫134与第二接垫234各自分别为长条状，例如是长方形、圆角的长方形、长椭圆形或平行四边形，分别如图4A、图4B、图4C与图4D所示。第一接垫134与第二接垫234的形状可以相同或是相异。
请参照图1A，第一接垫134的宽度W1P与第二接垫234的宽度W2P范围各自分别例如为0.8微米至6微米。第一接垫134的宽度W1P与第二接垫234的长度L2P范围各自分别例如为1微米至10微米。第一接垫134的长度L1P对宽度W1P的比值R1与第二接垫234的长度L2P对宽度W2P的比值R2的范围各自分别例如为1.1至2.33。第一接垫134的宽度W1P与第二接垫234的宽度W2P可以相同(如图5A、图5B、图5D至图5F所示)或是相异(如图5C、图5G与图5H所示)。第一接垫134的长度L1P与第二接垫234的长度L2P可以相同(如图5A、图5E至图5F以及与图5H所示)或是相异(如图5B至图5D所示)。
第一接垫134的长度L1P对宽度W1P的比值R1与第二接垫234的长度L2P对宽度W2P的比值R2可以相同(如图5A、图5E至图5F、图5G所示)或是相异(如图5B至图5D与图5H所示)。在一些实施例中，比值R1与比值R2相同，宽度W1P与宽度W2P相同且长度L1P与长度L2P相同，如图5A、图5E与图5F所示。在另一些实施例中，比值R1与比值R2相同，但宽度W1P与宽度W2P不同且长度L1P与长度L2P不同，如图5G所示。在一些实施例中，比值R1与比值R2不同，长度L1P与长度L2P不同，但宽度W1P与宽度W2P相同，如图5B与图5D所示。在另一些实施例中，比值R1与比值R2不同，宽度W1P与宽度W2P不同，但长度L1P与长度L2P相同，如图5H所示。在又一些实施例中，比值R1与比值R2不同，宽度W1P与宽度W2P不同且长度L1P与长度L2P不同，如图5C所示。
在本发明实施例中，第一接垫134的延伸方向与对应的第二接垫234的延伸方向不同。在此，第一接垫134的延伸方向是指第一接垫134的长边的延伸方向。第二接垫234的延伸方向是指第二接垫234的长边的延伸方向。第一接垫134的延伸方向与对应的第二接垫234的延伸方向彼此垂直，或夹成锐角θ。举例来说，第一接垫134沿着Y方向延伸；对应的第二接垫234沿着X方向延伸，且X方向与Y方向彼此垂直，如图1A、图5A至图5E所示。第一接垫134沿着Y’方向延伸；对应的第二接垫234沿着X方向延伸，其中，Y’方向与X方向夹锐角θ，如图5F所示。
在图1A中，全部的第一接垫134均沿着Y方向延伸，全部的第二接垫234均沿着X方向延伸。然而，本发明并不以此为限。在另一实施例中，部分的第一接垫134沿着Y方向延伸，对应的部分的第二接垫234沿着X方向延伸；另一部分的第一接垫134沿着X方向延伸，对应的另一部分的第二接垫234沿着Y方向延伸(未示出)。
此外，第一接垫134可以包括单一个群组(未示出)或是多个群组G11与G12；第二接垫234可以包括单一个群组(未示出)或是多个群组G21与G22。第一接垫134与第二接垫234可以各自分别排列成彼此对齐的阵列，如群组G12与G22，或是彼此相错的阵列，如群组G11与G21。
请参照图1A与图2A，第一接垫134与下方的导线126电连接。第二接垫234与下方的导线226电连接。导线126为第一金属内连线结构104的最顶导线，又可称为第一导线126。导线226为第二金属内连线结构204的最顶导线，又可称为第一导线226。在本发明的实施例中，第一接垫134的延伸方向与第一导线126的延伸方向相同，第二接垫234的延伸方向与第二导线226的延伸方向相同，如图1A以及图6A至图6F所示。
第一接垫134可以与第一导线126完全重叠(如图1A、图6A至图6D所示)或局部重叠(如图6F所示)。第二接垫234可以与第二导线226完全重叠(如图1A、图6A至图6D所示)或局部重叠(如图6E与图6F所示)。
第一接垫134的宽度W1P可以小于第一导线126的宽度W1m(如图6A、图6C、图6E与图6F所示)，或等于第一导线126的宽度W1m(如图6B与图6D所示)。
第二接垫234的宽度W2P可以小于第二导线226的宽度W2m(如图6A、图6C、图6D、图6E与图6F所示)，或等于第二导线226的宽度W2m(如图6B所示)。
第一接垫134的长度L1P可以小于第一导线126的长度L1m(如图6A、图6B、图6D与图6F所示)，或等于第一导线126的长度L1m(如图6C与图6E所示)。第二接垫234的长度L2P可以小于第二导线226的长度L2m(如图6A与图6B所示)，或等于第二导线226的长度L2m(如图6C、图6D、图6E与图6F所示)。
请参照图1B与图2B，通过接合第一接合结构130与第二接合结构230，以接合第一半导体晶片100W与第二半导体晶片200W，形成半导体元件1000A。在图2B中示出第一半导体晶片100W接合在第二半导体晶片200W上方，形成半导体元件1000B。图3A示出图2B中虚线所围区域的局部放大图。在另一实施例中，第二半导体晶片200W接合在第一半导体晶片100W上方，形成半导体元件1000B，其局部剖视图如图3B所示。
请参照图3A与图3B，第一接合结构130的第一绝缘层132与第二接合结构230的第二绝缘层232接合。第一接合结构130的第一接垫134与第二接合结构230的第二接垫234接合，而彼此电连接。
在本发明的一些实施例中，第一接垫134的延伸方向与第二接垫234的延伸方向彼此垂直，第一接垫134与第二接垫234接合后呈“十”字状，如图5A至图5E以及图5G与图5H所示。在另一实施例中，第一接垫134的延伸方向与第二接垫234的延伸方向夹锐角θ，第一接垫134与第二接垫234接合后呈“X”状，如图5F所示。
第一接垫134与第二接垫234的重叠区域(或称为接合区域)A34可以呈各种形状，例如为正方形、长方形或平行四边形，如图5A至图5H所示。请参照图5C，第二接垫234的长度L2P大于第一接垫134的宽度W1P，使得的重叠区域(或称为接合区域)A34呈长方形，此可于错误对准时在X方向上偏移较大时使用，而且可以增大重叠区域(或称为接合区域)A34的面积。
请参照图5A至图5F，第一接垫134与第二接垫234的重叠区域A34的面积(或称为接合面积)可以小于、等于或大于第一接垫134的未与第二接垫234重叠的未重叠区域A134的面积和。第二接垫234与第一接垫134的重叠区域A34的面积(或称为接合面积)可以小于、等于或大于第二接垫234的未与第一接垫134重叠的未重叠区域A234的面积和。
图7A示出对准接合的接垫及导线的立体图。图7B示出图7A的对准接合的接垫的立体图。图7C示出图7B的对准接合的接垫的上视图。图8A示出未对准接合的接垫及导线的立体图。图8B示出图8A的未对准接合的接垫的立体图。图8C示出图8B的对准接合的接垫的上视图。
请参照图1A与图7A至图7C，在一实施例中，当第一半导体晶片100W与第二半导体晶片200W对准接合时，第一接垫134与第二接垫234的重叠区域A34大致位于第一接垫134与第二接垫234的中心之处。请参照图1A与图8A至图8C，在一实施例中，当第一半导体晶片100W与第二半导体晶片200W接合时发生错误对准，第一接垫134与第二接垫234的重叠区域A34 ’偏移第一接垫134与第二接垫234的中心。然而，从图7C与图8C可以看出，错误对准接合的重叠区域A34 ’的面积与对准接合的重叠区域A34的面积几乎不会改变，因此，本发明可以使得半导体元件具有均匀的接合面积。
在一些实施例中，在形成半导体元件1000A或1000B之后，还进一步将半导体元件1000A或1000B切割成多个堆叠的管芯，于此不再详述。
以上的实施例是以晶片与晶片之间(wafer-to-wafer)的接合来说明。然而，本发明实施例并不限于此。本发明的实施例也可以包含管芯与晶片之间(die-to-wafer)的接合。
综上所述，本发明实施例的半导体元件，通过两个半导体基板的呈长条状且延伸方向不同的多个接垫彼此接合，可以获得均匀的接合面积，可以减少错误对准对于接垫的接合面积的影响，提升接合面积，增加设计的灵活度。

Claims (18)

1.一种半导体元件，其特征在于，包括：
第一半导体基板；
第一接合结构，位于所述第一半导体基板上，其中所述第一接合结构包括具有长条状的第一接垫；
第二半导体基板；以及
第二接合结构，位于所述第二半导体基板上，其中所述第二接合结构包括具有长条状的第二接垫，
其中所述第一半导体基板与所述第二半导体基板经由接合所述第一接合结构与所述第二接合结构而彼此接合，且所述第一接垫与所述第二接垫接合且所述第一接垫的延伸方向与所述第二接垫的延伸方向不同。
2.根据权利要求1所述的半导体元件，其中所述第一接垫与所述第二接垫各自分别为长方形、圆角的长方形、长椭圆形或平行四边形。
3.根据权利要求1所述的半导体元件，其中所述第一接垫的所述延伸方向与所述第二接垫的所述延伸方向彼此垂直。
4.根据权利要求1所述的半导体元件，其中所述第一接垫的所述延伸方向与所述第二接垫的所述延伸方向夹锐角。
5.根据权利要求1所述的半导体元件，其中所述第一接垫的长度对宽度的比值与所述第二接垫的长度对宽度的比值相同。
6.根据权利要求5所述的半导体元件，其中所述第一接垫的宽度与所述第二接垫的宽度相同。
7.根据权利要求5所述的半导体元件，其中所述第一接垫的宽度与所述第二接垫的宽度不同。
8.根据权利要求1所述的半导体元件，其中所述第一接垫的长度对宽度的比值与所述第二接垫的长度对宽度的比值不同。
9.根据权利要求8所述的半导体元件，其中所述第一接垫的宽度与所述第二接垫的宽度相同，或所述第一接垫的长度与所述第二接垫的长度相同。
10.根据权利要求8所述的半导体元件，其中所述第一接垫的宽度与所述第二接垫的宽度不同，且所述第一接垫的长度与所述第二接垫的长度不同。
11.根据权利要求1所述的半导体元件，其中所述第一接垫与所述第二接垫的重叠区域为正方形、长方形或平行四边形。
12.根据权利要求1所述的半导体元件，其中所述第一接垫与所述第二接垫的重叠区域的面积小于所述第一接垫的未与所述第二接垫重叠的未重叠区域的面积和。
13.根据权利要求12所述的半导体元件，其中所述第二接垫与所述第一接垫的重叠区域的面积小于所述第二接垫的未于所述第一接垫重叠的未重叠区域的面积和。
14.根据权利要求1所述的半导体元件，其中所述第一接垫与所述第二接垫接合后呈“十”字或“X”状。
15.根据权利要求1所述的半导体元件，其中所述第一半导体基板还包括第一导线，所述第二半导体基板还包括第二导线，且所述第一接垫的所述延伸方向与所述第一导线的延伸方向相同且与所述第一导线连接，所述第二接垫的所述延伸方向与所述第二导线的延伸方向相同且与所述第二导线连接。
16.根据权利要求15所述的半导体元件，其中所述第一接垫的宽度小于或等于所述第一导线的宽度。
17.根据权利要求15所述的半导体元件，其中所述第二接垫的宽度小于或等于所述第二导线的宽度。
18.根据权利要求15所述的半导体元件，其中所述第一接垫与所述第一导线完全重叠或局部重叠，且所述第二接垫与所述第二导线完全重叠或局部重叠。
CN202110696592.5A 2021-06-23 2021-06-23 半导体元件 Pending CN115513046A (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202110696592.5A CN115513046A (zh) 2021-06-23 2021-06-23 半导体元件
US17/387,755 US11569188B2 (en) 2021-06-23 2021-07-28 Semiconductor device including elongated bonding structure between the substrate
EP21200996.3A EP4109520A3 (en) 2021-06-23 2021-10-05 Semiconductor device
TW111122357A TWI847154B (zh) 2021-06-23 2022-06-16 半導體元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110696592.5A CN115513046A (zh) 2021-06-23 2021-06-23 半导体元件

Publications (1)

Publication Number Publication Date
CN115513046A true CN115513046A (zh) 2022-12-23

Family

ID=78413586

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110696592.5A Pending CN115513046A (zh) 2021-06-23 2021-06-23 半导体元件

Country Status (4)

Country Link
US (1) US11569188B2 (zh)
EP (1) EP4109520A3 (zh)
CN (1) CN115513046A (zh)
TW (1) TWI847154B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101388385A (zh) * 2007-09-14 2009-03-18 联发科技股份有限公司 半导体元件
US20140145338A1 (en) * 2011-05-24 2014-05-29 Sony Corporation Semiconductor device
US20140252635A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding Structures and Methods of Forming the Same
US20210028135A1 (en) * 2019-07-26 2021-01-28 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142517B2 (en) 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101388385A (zh) * 2007-09-14 2009-03-18 联发科技股份有限公司 半导体元件
US20140145338A1 (en) * 2011-05-24 2014-05-29 Sony Corporation Semiconductor device
US20140252635A1 (en) * 2013-03-08 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding Structures and Methods of Forming the Same
US20210028135A1 (en) * 2019-07-26 2021-01-28 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same

Also Published As

Publication number Publication date
TW202301557A (zh) 2023-01-01
EP4109520A2 (en) 2022-12-28
US20220415836A1 (en) 2022-12-29
US11569188B2 (en) 2023-01-31
EP4109520A3 (en) 2023-06-28
TWI847154B (zh) 2024-07-01

Similar Documents

Publication Publication Date Title
US9793192B2 (en) Formation of through via before contact processing
TWI512896B (zh) 半導體晶粒及在基板穿孔上形成內連線結構的方法
US8058708B2 (en) Through hole interconnection structure for semiconductor wafer
US20170186704A1 (en) Method for manufacturing a semiconductor device having moisture-resistant rings being formed in a peripheral region
TWI588962B (zh) 半導體裝置及其製造方法
US7250681B2 (en) Semiconductor device and a method of manufacturing the semiconductor device
KR20150012574A (ko) Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법
KR20080046115A (ko) 칩 스태킹을 위한 자기-정렬된 스루 비아
KR20220037093A (ko) Tsv를 포함하는 반도체 소자 및 이의 제조 방법
US11488913B2 (en) Semiconductor device with guard ring
CN112164688A (zh) 芯片堆叠结构及管芯堆叠结构的制造方法
TW201112369A (en) Packaging assembly and interated circuit device using the same
US7323736B2 (en) Method to form both high and low-k materials over the same dielectric region, and their application in mixed mode circuits
CN114512465A (zh) 芯片结构与其形成方法
CN116230699A (zh) 半导体器件
CN110970391B (zh) 半导体器件
US7772701B2 (en) Integrated circuit having improved interconnect structure
CN115513046A (zh) 半导体元件
TWI793522B (zh) 半導體裝置及其形成方法
CN113241335B (zh) 半导体结构及其制造方法、半导体器件
US20230163087A1 (en) Semiconductor package
US20230343640A1 (en) Method for forming conductive feature
US20240153815A1 (en) Semiconductor devices and method of manufacturing the same
TW201639162A (zh) 半導體裝置及其製造方法
TW202437468A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination