CN108520858A - 金属连接结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种金属连接结构及其形成方法，所述金属连接结构的形成方法包括：提供第一基底，所述第一基底包括第一介质层和位于所述第一介质层内的第一金属通孔；提供第二基底，所述第二基底包括第二介质层，所述第二介质层内形成有开口；形成覆盖所述开口侧壁表面的第二阻挡层，所述第二阻挡层为非金属材料；形成位于所述第二阻挡层表面且填充满所述开口的第二金属通孔；将所述第一金属通孔表面与所述第二金属通孔表面键合，使得所述第一金属通孔与第二金属通孔电连接。上述方法能够避免所述金属连接结构的金属向外扩散，提高产品的可靠性。

Description

金属连接结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种金属连接结构及其形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
在3D NAND闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，所述存储阵列结和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将CMOS电路晶圆键合到存储阵列结构上方。存储阵列结构的金属通孔与CMOS电路结构中的金属通孔键合连接。
但是，现有技术中存储阵列结构与CMOS电路结构的金属通孔接触面的金属容易扩散进入周围的介质层中，导致产品的可靠性下降。
如何避免金属通孔接触面的金属扩散至介质层中，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种金属连接结构及其形成方法，可以避免金属扩散，提高产品的可靠性。
本发明提供一种金属连接结构的形成方法，包括：提供第一基底，所述第一基底包括第一介质层和位于所述第一介质层内的第一金属通孔；提供第二基底，所述第二基底包括第二介质层，所述第二介质层内形成有开口；形成覆盖所述开口侧壁表面的第二阻挡层，所述第二阻挡层为非金属材料；形成位于所述第二阻挡层表面且填充满所述开口的第二金属通孔；将所述第一金属通孔表面与所述第二金属通孔表面键合，使得所述第一金属通孔与第二金属通孔电连接。
可选的，所述第一介质层包括层间介质层和位于所述层间介质层表面的第一阻挡层；所述金属连接结构的形成方法还包括：将所述第二阻挡层表面与所述第一阻挡层表面键合。
可选的，所述第二金属通孔的形成方法包括：在所述开口内以及第二介质层表面沉积填充满所述开口的金属材料；以所述第二介质层作为停止层，对所述金属材料进行化学机械研磨处理，在所述开口内形成第二金属通孔。
可选的，在对所述金属材料进行化学机械研磨处理的过程中，对所述第二阻挡层的研磨速率小于对所述金属材料的研磨速率。
可选的，所述第二金属通孔的材料在所述第二阻挡层内的扩散速率小于在所述第二介质层内的扩散速率。
可选的，所述第二阻挡层的材料包括氮化硅、碳化硅以及BLOk中的至少一种。
可选的，所述第二阻挡层厚度范围为15nm～50nm。
可选的，所述第二阻挡层的形成方法包括：在所述开口内壁表面和所述第二介质层表面沉积阻挡材料层；采用各向异性刻蚀工艺去除位于所述第二介质层表面以及位于所述开口底部表面的阻挡材料层，形成位于所述开口侧壁表面的第二阻挡层。
可选的，所述第一金属通孔表面在所述第二金属通孔表面的投影完全位于所述第二金属通孔表面内。
可选的，所述第一基底内还形成有存储阵列结构，所述第一金属通孔底部连接所述存储阵列结构；所述第二基底内还形成有CMOS电路结构，所述第二金属通孔底部连接所述CMOS电路结构。
可选的，所述第二阻挡层环绕所述第二金属通孔呈封闭环状。
本发明的技术方案还提供一种金属连接结构，包括：第一基底，所述第一基底包括第一介质层和位于所述第一介质层内的第一金属通孔；位于所述第一基底表面的第二基底，所述第二基底包括第二介质层和位于所述第二介质层内的第二金属通孔，所述第二金属通孔表面与所述第一金属通孔表面键合连接；所述第二金属通孔侧壁和第二介质层之间具有第二阻挡层，所述第二阻挡层为非金属材料。
可选的，所述第一介质层包括层间介质层和位于所述层间介质层表面的第一阻挡层；所述第二阻挡层表面与所述第一阻挡层表面键合。
可选的，所述第二金属通孔的材料在所述第二阻挡层内的扩散速率小于在所述第二介质层内的扩散速率。
可选的，所述第二阻挡层的材料包括氮化硅、碳化硅以及BLOk中的至少一种
可选的，所述第二阻挡层厚度为15nm～50nm。
可选的，所述第一金属通孔表面在所述第二金属通孔表面的投影完全位于所述第二金属通孔表面内。
可选的，所述第一基底内还形成有存储阵列结构，所述第一金属通孔底部连接所述存储阵列结构；所述第二基底内还形成有CMOS电路结构，所述第二金属通孔底部连接所述CMOS电路结构。
可选的，所述第二阻挡层环绕所述第二金属通孔呈封闭环状。
本发明的金属互连结构在第二金属通孔与第二介质层之间形成有第二阻挡层，所述第二阻挡层形貌完整，在所述第二金属通孔周围形成密闭环，阻挡所述第二金属通孔或第一金属通孔的金属材料向外发生扩散，从而可以提高产品的可靠性。
附图说明
图1至图5为本发明一具体实施方式的金属连接结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的金属连接结构及其形成方法的具体实施方式做详细说明。
请参考图1至图5为本发明一具体实施方式的金属连接结构的形成过程的结构示意图。
请参考图1，提供第一基底，所述第一基底包括第一介质层100和位于所述第一介质层100内的第一金属通孔101。
所述第一基底内还形成有存储阵列结构，图1中仅示出了所述存储阵列接头的金属连接层102。所述第一金属通孔101底部连接所述存储阵列结构的金属连接层102，用于将所述存储阵列结构连接至外部电路。
所述第一金属通孔101可以为单一结构，所述第一金属通孔101的材料可以为Cu、Al、Au或Ag等金属材料。
所述第一介质层100可以为氧化硅层，或者包括氧化硅层、氮化硅层的多层堆叠结构。在该具体实施方式中，所述第一介质层100包括层间介质层110以及位于所述层间介质层110表面的第一阻挡层120，所述第一阻挡层120能够阻挡所述第一金属通孔101内的金属材料沿所述第一介质层100的表面迁移。所述层间介质层110为氧化硅，所述第一阻挡层120为氮化硅。
在一个具体实施方式中，所述第一介质层100包括氮化硅层、位于所述氮化硅层表面的氧化硅层以及位于所述氧化硅层表面的氮化硅层。所述第一介质层100顶部为氮化硅层，能够阻挡所述第一金属通孔101内的金属材料沿所述第一介质层100表面发生迁移。
在该具体实施方式中，所述第一金属通孔101包括第一金属层以及覆盖所述第一金属层侧壁，位于所述第一金属层与第一介质层101之间的防扩散阻挡层。所述第一金属层的材料可以为Cu、Al、Au或Ag等金属材料；所述防扩散阻挡层可以为Ti层、TiN层、Ta层以及TaN层中的一个或多个材料层。所述防扩散阻挡层可以阻挡所述第一金属层的材料在侧壁向第一介质层内扩散。
请参考图2，提供第二基底，所述第二基底包括第二介质层200，在所述第二介质层200内形成开口201。
所述第二基底内还形成有CMOS电路结构，图2中示出了所述CMOS电路结构的金属连接层202。所述开口201底部位于所述金属连接层202表面，用于形成底部连接所述CMOS电路结构的第二金属通孔。
可以采用干法刻蚀工艺形成所述开口201，该具体实施方式中，所述开口201具有台阶状侧壁，使得开口201的顶部宽度大于底部宽度，可以通过一次或多次刻蚀工艺形成所述开口201。在其他具体实施方式中，所述开口201还可以具有其他侧壁形貌，例如倾斜侧壁、垂直侧壁等。
请参考图3，形成覆盖所述开口201侧壁表面的第二阻挡层301。
所述第二阻挡层301的形成方法包括：在所述开口201内壁表面和所述第二介质层200表面沉积阻挡材料层；采用各向异性刻蚀工艺去除位于所述第二介质层200表面以及位于所述开口201底部表面的阻挡材料层，形成位于所述开口201侧壁表面的第二阻挡层301。可以采用化学气相沉积工艺、炉管工艺等，沉积所述阻挡材料层。
所述第二阻挡层301用于阻挡后续在开口201内形成的第二金属开口材料向外扩散至第二介质层200内。因此，所述第二阻挡层301的材料为非金属材料，需要选用对金属具有低扩散系数的材料，使得后续形成的第二金属通孔的材料在所述第二阻挡层301内的扩散速率小于在所述第二介质层200内的扩散速率，才能有效避免金属材料透过所述第二阻挡层301向第二介质层200扩散。
所述第二阻挡层301的厚度如果太大，会导致所述开口201内形成第二阻挡层301之后的孔径尺寸太小，影响后续填充金属形成第二金属通孔；如果所述第二阻挡层301的厚度过小，又会使得阻挡金属扩散的效果下降。因此，在本发明的具体实施方式中，所述第二阻挡层301的厚度范围为15nm～50nm，既能确保较高的扩散阻挡效果，又能不影响后续第二金属通孔的形成。
在该具体实施方式中，所述第二阻挡层301的材料可以为氮化硅、碳化硅以及BLOk等半导体或介质材料中的至少一种，其中，BLOk为低k阻挡层材料，包括掺氮碳化硅。
请参考图4，形成位于所述第二阻挡层301表面且填充满所述开口201的第二金属通孔401。
所述第二金属通孔401的形成方法包括：在所述开口201内以及第二介质层200表面沉积填充满所述开口201的金属材料；以所述第二介质层200作为停止层，对所述金属材料进行化学机械研磨处理，在所述开口201内形成第二金属通孔401。
所述第二金属通孔401包括第二金属层以及覆盖所述第二金属层侧壁，位于所述第二金属层与第二阻挡层301之间的防扩散阻挡层。所述第二金属层的材料可以为Cu、Al、Au或Ag等金属材料；所述防扩散阻挡层可以为Ti层、TiN层、Ta层以及TaN层中的一个或多个材料层。
在对所述金属材料进行化学机械研磨处理的过程中，对金属的研磨速率较大，容易在第二金属通孔401的侧壁顶部造成缺陷，从而使得第二金属通孔401的材料容易沿着缺陷处向外扩散。所述第二阻挡层301位于所述第二金属通孔401与第二介质层200之间，并且在所述化学机械研磨处理的过程中，对所述阻挡层301的研磨速率小于对所述第二金属通孔401的金属材料的研磨速率，因此，能够保持第二阻挡层301的形貌完整，所述第二阻挡层301环绕所述第二金属通孔401呈封闭环状。
请参考图5，将所述第一金属通孔101表面与所述第二金属通孔401表面键合，使得所述第一金属通孔101与第二金属通孔401电连接。
由于所述第一基底内的存储阵列的结构的关键尺寸(CD)较小，通常形成的所述第一金属通孔101的尺寸也较小；而所述第二基底内的CMOS电路结构的关键尺寸相对较大，形成的第二金属通孔401的尺寸也较大。
可以将所述第二介质层200倒扣与所述第一介质层100表面，然后采用金属键合工艺对所述的第一金属通孔101和第二金属通孔401表面进行键合，使得所述第一金属通孔101和第二金属通孔401之间形成良好的电连接。
该具体实施方式中，所述第一金属通孔101与第二金属通孔401表面键合后，使得所述第一金属通孔101表面在所述第二金属通孔401表面的投影完全位于所述第二金属通孔401表面内。因此，所述第二阻挡层301表面位于所述第一阻挡层120表面，该具体实施方式中，还包括将所述第二阻挡层301表面与所述第一阻挡层120表面键合。
所述第二金属通孔401表面在化学机械研磨过程中产生了缺陷，使得所述第二金属通孔与第二基底的接触表面具有间隙而导致第二金属通孔401的金属材料容易沿缝隙发生扩散，扩散至第一介质层100和第二介质层200内或界面上，导致产品容易失效。而在该具体实施方式中，由于所述第二金属通孔401与第二介质层200之间具有第二阻挡层301，所述第二阻挡层301形貌完整，在所述第二金属通孔401周围形成密闭环，并且所述第二阻挡层301同时和所述第一基底的阻挡层120形成键合，防止所述第二金属通孔401或第一金属通孔101的金属材料不向外发生扩散，从而可以提高产品的可靠性。
本发明的具体实施方式还提供一种金属连接结构。
请参考图5，为本发明一具体实施方式的金属连接结构的结构示意图。
所述金属连接结构包括：第一基底，所述第一基底包括第一介质层100和位于所述第一介质层内的第一金属通孔101；位于所述第一基底表面的第二基底，所述第二基底包括第二介质层200和位于所述第二介质层200内的第二金属通孔401，所述第二金属通孔401表面与所述第一金属通孔101表面键合连接；所述第二金属通孔401侧壁和第二介质层200之间具有第二阻挡层301，所述第二阻挡层301为非金属材料。
所述第一介质层100可以为氧化硅层，或者包括氧化硅层、氮化硅层的多层堆叠结构。在该具体实施方式中，所述第一介质层100包括层间介质层110以及位于所述层间介质层110表面的阻挡层120，所述阻挡层120能够阻挡所述第一金属通孔101内的金属材料沿所述第一介质层100的表面迁移。所述层间介质层110为氧化硅，所述阻挡层120为氮化硅。
在一个具体实施方式中，所述第一介质层100包括氮化硅层、位于所述氮化硅层表面的氧化硅层以及位于所述氧化硅层表面的氮化硅层。所述第一介质层100顶部为氮化硅层，能够阻挡所述第一金属通孔101内的金属材料沿所述第一介质层100表面发生迁移。
所述第一基底内还形成有存储阵列结构，图4中仅示出了所述存储阵列接头的金属连接层102。所述第一金属通孔101底部连接所述存储阵列结构的金属连接层102，用于将所述存储阵列结构连接至外部电路。所述第二基底内还形成有CMOS电路结构，图4中示出了所述CMOS电路结构的金属连接层202。所述第二金属通孔401底部位于所述金属连接层202表面，用于连接所述CMOS电路结构。
所述第一金属通孔101和第二金属通孔401包括防扩散阻挡层和金属层，所述防扩散阻挡层的材料可以为Ti层、TiN层、Ta层以及TaN层中的一个或多个材料层。
所述第二金属通401的材料在所述第二阻挡层301内的扩散速率小于在所述第二介质层200内的扩散速率。所述第二阻挡层301厚度为15nm～50nm。
所述第二阻挡层301的材料包括氮化硅、碳化硅以及BLOk等介质材料或半导体材料中的至少一种，其中BLOk为低K阻挡层材料，包括掺氮碳化硅。
所述第一金属通孔101表面在所述第二金属通孔401表面的投影完全位于所述第二金属通孔401表面内。并且，所述第二阻挡层301表面与第一阻挡层120表面键合。
由于所述第二金属通孔401与第二介质层200之间具有第二阻挡层301，所述第二阻挡层301形貌完整，所述第二阻挡层301环绕所述第二金属通孔401呈封闭环状，且与所述第一介质层100的阻挡层120形成键合，阻挡所述第二金属通孔401或第一金属通孔101的金属材料向外发生扩散，从而可以提高产品的可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (19)

1.一种金属连接结构的形成方法，其特征在于，包括：
提供第一基底，所述第一基底包括第一介质层和位于所述第一介质层内的第一金属通孔；
提供第二基底，所述第二基底包括第二介质层，所述第二介质层内形成有开口；
形成覆盖所述开口侧壁表面的第二阻挡层，所述第二阻挡层为非金属材料；
形成位于所述第二阻挡层表面且填充满所述开口的第二金属通孔；
将所述第一金属通孔表面与所述第二金属通孔表面键合，使得所述第一金属通孔与第二金属通孔电连接。
2.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第一介质层包括层间介质层和位于所述层间介质层表面的第一阻挡层；所述金属连接结构的形成方法还包括：将所述第二阻挡层表面与所述第一阻挡层表面键合。
3.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第二金属通孔的形成方法包括：在所述开口内以及第二介质层表面沉积填充满所述开口的金属材料；以所述第二介质层作为停止层，对所述金属材料进行化学机械研磨处理，在所述开口内形成第二金属通孔。
4.根据权利要求3所述的金属连接结构的形成方法，其特征在于，在对所述金属材料进行化学机械研磨处理的过程中，对所述第二阻挡层的研磨速率小于对所述金属材料的研磨速率。
5.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第二金属通孔的材料在所述第二阻挡层内的扩散速率小于在所述第二介质层内的扩散速率。
6.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第二阻挡层的材料包括氮化硅、碳化硅或BLOk中的至少一种。
7.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第二阻挡层厚度范围为15nm～50nm。
8.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第二阻挡层的形成方法包括：在所述开口内壁表面和所述第二介质层表面沉积阻挡材料层；采用各向异性刻蚀工艺去除位于所述第二介质层表面以及位于所述开口底部表面的阻挡材料层，形成位于所述开口侧壁表面的第二阻挡层。
9.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第一金属通孔表面在所述第二金属通孔表面的投影完全位于所述第二金属通孔表面内。
10.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第一基底内还形成有存储阵列结构，所述第一金属通孔底部连接所述存储阵列结构；所述第二基底内还形成有CMOS电路结构，所述第二金属通孔底部连接所述CMOS电路结构。
11.根据权利要求1所述的金属连接结构的形成方法，其特征在于，所述第二阻挡层环绕所述第二金属通孔呈封闭环状。
12.一种金属连接结构，其特征在于，包括：
第一基底，所述第一基底包括第一介质层和位于所述第一介质层内的第一金属通孔；
位于所述第一基底表面的第二基底，所述第二基底包括第二介质层和位于所述第二介质层内的第二金属通孔，所述第二金属通孔表面与所述第一金属通孔表面键合连接；
所述第二金属通孔侧壁和第二介质层之间具有第二阻挡层，所述第二阻挡层为非金属材料。
13.根据权利要求12所述的金属连接结构的形成方法，其特征在于，所述第一介质层包括层间介质层和位于所述层间介质层表面的第一阻挡层；所述第二阻挡层表面与所述第一阻挡层表面键合。
14.根据权利要求12所述的金属连接结构，其特征在于，所述第二金属通孔的材料在所述第二阻挡层内的扩散速率小于在所述第二介质层内的扩散速率。
15.根据权利要求12所述的金属连接结构，其特征在于，所述第二阻挡层的材料包括氮化硅、碳化硅以及BLOk中的至少一种。
16.根据权利要求12所述的金属连接结构，其特征在于，所述第二阻挡层厚度为15nm～50nm。
17.根据权利要求12所述的金属连接结构，其特征在于，所述第一金属通孔表面在所述第二金属通孔表面的投影完全位于所述第二金属通孔表面内。
18.根据权利要求12所述的金属连接结构，其特征在于，所述第一基底内还形成有存储阵列结构，所述第一金属通孔底部连接所述存储阵列结构；所述第二基底内还形成有CMOS电路结构，所述第二金属通孔底部连接所述CMOS电路结构。
19.根据权利要求12所述的金属连接结构，其特征在于，所述第二阻挡层环绕所述第二金属通孔呈封闭环状。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755142A (zh) * 2019-01-02 2019-05-14 长江存储科技有限责任公司 键合结构及其形成方法
CN113594118A (zh) * 2021-07-14 2021-11-02 芯盟科技有限公司 金属互联结构及金属互联结构的键合方法
CN114093844A (zh) * 2022-01-20 2022-02-25 晶芯成(北京)科技有限公司 内连线结构

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030193076A1 (en) * 2002-04-11 2003-10-16 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US20110042814A1 (en) * 2009-08-24 2011-02-24 Sony Corporation Semiconductor device and method for production of semiconductor device
CN102867847A (zh) * 2011-07-05 2013-01-09 索尼公司 半导体器件、半导体器件制造方法及电子装置
US20130140697A1 (en) * 2011-12-02 2013-06-06 Samsung Electronics Co., Ltd. Electrode Connecting Structures Containing Copper
CN103794584A (zh) * 2012-10-31 2014-05-14 台湾积体电路制造股份有限公司 用于半导体晶圆的混合接合机制
US8860229B1 (en) * 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
CN105374774A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US20170025381A1 (en) * 2015-07-23 2017-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US20170062366A1 (en) * 2015-08-25 2017-03-02 Ziptronix, Inc. Conductive barrier direct hybrid bonding
CN107492538A (zh) * 2016-06-09 2017-12-19 三星电子株式会社 晶片到晶片接合结构
CN208433368U (zh) * 2018-06-07 2019-01-25 长江存储科技有限责任公司 金属连接结构

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030193076A1 (en) * 2002-04-11 2003-10-16 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US20110042814A1 (en) * 2009-08-24 2011-02-24 Sony Corporation Semiconductor device and method for production of semiconductor device
CN102867847A (zh) * 2011-07-05 2013-01-09 索尼公司 半导体器件、半导体器件制造方法及电子装置
US20130140697A1 (en) * 2011-12-02 2013-06-06 Samsung Electronics Co., Ltd. Electrode Connecting Structures Containing Copper
CN103794584A (zh) * 2012-10-31 2014-05-14 台湾积体电路制造股份有限公司 用于半导体晶圆的混合接合机制
US8860229B1 (en) * 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
CN105374774A (zh) * 2014-08-29 2016-03-02 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US20170025381A1 (en) * 2015-07-23 2017-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US20170062366A1 (en) * 2015-08-25 2017-03-02 Ziptronix, Inc. Conductive barrier direct hybrid bonding
CN107492538A (zh) * 2016-06-09 2017-12-19 三星电子株式会社 晶片到晶片接合结构
CN208433368U (zh) * 2018-06-07 2019-01-25 长江存储科技有限责任公司 金属连接结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755142A (zh) * 2019-01-02 2019-05-14 长江存储科技有限责任公司 键合结构及其形成方法
CN113594118A (zh) * 2021-07-14 2021-11-02 芯盟科技有限公司 金属互联结构及金属互联结构的键合方法
CN113594118B (zh) * 2021-07-14 2024-07-09 芯盟科技有限公司 金属互联结构及金属互联结构的键合方法
CN114093844A (zh) * 2022-01-20 2022-02-25 晶芯成(北京)科技有限公司 内连线结构

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