KR102075764B1 - 이종 광 집적회로 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 이종 접합 회로의 제조 방법은, 도파관(waveguide)의 적어도 일부에 제1 전극을 증착하는 단계와, 하단에 제2 전극을 포함하는 반도체를 상기 제1 전극 상으로 이동하는 단계와, 상기 반도체의 상단에 제3 전극을 증착하는 단계를 포함하고, 상기 도파관과 상기 반도체로 서로 상이한 물질을 포함할 수 있다. 또한, 상기 이동하는 단계는, 상기 반도체의 적어도 일부에 열을 제공하는 것에 기반하여 미세기포를 생성하는 단계와, 상기 생성된 미세기포를 이동하는 것에 기반하여, 상기 반도체를 상기 제1 전극 상으로 이동하는 단계와, 상기 반도체가 상기 제1 전극 상에 위치함에 대응하여, 상기 미세기포를 제거하는 단계를 더 포함할 수 있다.

Description

이종 광 집적회로 및 이의 제조 방법{HETEROGENEOUSLY INTEGRATED PHOTONIC CIRCUIT AND METHOD FOR MANUFACTURING THE CIRCUIT}
본 발명은 이종 광 집적회로 및 이의 제조 방법에 관한 것으로, 더 상세하게는 서로 상이한 물질을 포함하는 반도체 소자와 광 회로망이 접합된 이종 접합 회로 및 이의 제조 방법에 관한 것이다.
정보화 시대가 도래함에 따라 각종 전자 장치가 산업 혹은 일상 생활에서 차지하는 비중은 점점 증가하고 있다. 이에 따라 전자 장치를 통해 송수신되는 정보의 양 또한 점점 증가하고 있다. 전자 장치는 정보의 송수신을 위해 다양한 기술을 이용할 수 있다. 예를 들면, 전자 장치는 빛을 이용한 통신, 즉 광 통신(optical communication)을 이용하여 정보를 송수신할 수 있다.
광 통신은, 광 신호를 이용하여 정보를 송수신하는 통신 방식을 지칭할 수 있다. 광 통신을 이용하는 경우, 전자 장치는 광 신호를 전기적인 신호로 변경함으로써 광 신호에 포함된 정보를 최종적으로 획득할 수 있다. 한편, 광 통신을 위해서는, 광 신호를 송수신하기 위한 광 섬유가 요구된다. 광 섬유는 빛의 전송을 목적으로 하는 섬유 모양의 도파관(waveguide)을 포함할 수 있다. 칩(반도체 칩, 또는 마이크로칩) 상의 도파관의 경우, 빠른 속도의 통신을 가능케 하는 물질, 예를 들면, 간섭이 적은 물질인 실리콘으로 구성될 수 있다. 이러한 경우, 실리콘은 간접 천이형(indirect band-gap) 물질이기 때문에 발광 효율이 낮아 광원 또는 광 검출기의 효율을 제한할 수 있다. 이에 따라, 발광 효율의 개선을 위해, 실리콘에 직접 천이형(direct band-gap) 물질을 접합하는, 이종 접합이 요구될 수 있다. 이종 접합은 다양한 방식에 의해 수행될 수 있다. 예를 들면, 간접 천이형 물질 상에 직접 천이형 물질을 부분적으로 성장(growth)시키는 것에 기반하여 이종 접합이 수행될 수 있다. 이러한 이종 접합의 방식은 이종 접합을 위한 추가적인 물질과 추가적인 물질을 이용하는 공정을 필요로 하기 때문에 많은 시간과 비용이 소요될 수 있다.
특허문헌: 대한민국 공개특허 제 10-2010-0134480호 (2010.12.23. 공개)
본 발명은 미세기포를 이용하여 효율적으로 서로 다른 특성을 가지는 물질을 접합함으로써 생성된 이종 접합 회로 및 이의 제조 방법에 관한 것이다. 또한, 본 발명은 하단에 전극을 포함하는 반도체가 실리콘 도파관의 전극 상에 배치됨으로써 배선의 길이가 최소화된 이종 접합 회로 및 이의 제조 방법에 관한 것이다.
다만, 본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지는 않았으나 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있는 목적을 포함할 수 있다.
본 발명의 일 실시예에 따른 이종 접합 회로의 제조 방법은 도파관(waveguide)의 적어도 일부에 제1 전극을 증착하는 단계와, 하단에 제2 전극을 포함하는 반도체를 상기 제1 전극 상으로 이동하는 단계와, 상기 반도체의 상단에 제3 전극을 증착하는 단계를 포함하고, 상기 도파관과 상기 반도체로 서로 상이한 물질을 포함할 수 있다.
또한, 상기 이동하는 단계는, 상기 반도체의 적어도 일부에 열을 제공하는 것에 기반하여 미세기포를 생성하는 단계와, 상기 생성된 미세기포를 이동하는 것에 기반하여, 상기 반도체를 상기 제1 전극 상으로 이동하는 단계와, 상기 반도체가 상기 제1 전극 상에 위치함에 대응하여, 상기 미세기포를 제거하는 단계를 더 포함할 수 있다.
또한, 상기 생성된 미세기포는, 상기 반도체에 열을 인가하는 열원의 이동에 따라 이동되고, 상기 미세기포를 제거하는 단계는, 상기 열의 제공을 중단함으로써 상기 미세기포를 제거하는 단계를 포함할 수 있다.
또한, 상기 미세기포는 상기 반도체의 상단에 접합하여 생성될 수 있다.
또한, 상기 제1 전극은 제1 영역 및 제2 영역을 포함하고, 상기 반도체는 상기 이동에 기반하여, 상기 제1 영역 상에 위치되고, 상기 이종 접합 회로의 제조 방법은 상기 제2 영역 상에 제4 전극을 증착하는 단계를 더 포함할 수 있다.
또한, 상기 제1 전극은, 상기 반도체가 위치된 제1 영역 및 상기 제1 영역과 구분되는 제2 영역 및 제3 영역을 포함하고, 상기 제1 영역과 상기 제2 영역은 상기 제3 영역에 의해 연결되고, 상기 제2 영역의 상단에는 제4 전극이 증착될 수 있다.
또한, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극은 동일한 물질을 포함하고, 상기 제1 전극 및 상기 제2 전극이 연결되고, 상기 제1 전극 및 상기 제4 전극이 연결되어, 상기 제2 전극 및 상기 제4 전극은 전기적으로 연결될 수 있다.
또한, 상기 이종 접합 회로는, 상기 제1 전극과 소정의 거리 간격을 가지고, 상기 도파관의 적어도 일부의 상단에 위치된 산화막을 더 포함하고, 및 상기 제3 전극의 적어도 일부 및 상기 제4 전극의 적어도 일부는 상기 산화막의 상단에 위치될 수 있다.
또한, 상기 제1 영역의 모양은 상기 제2 전극의 모양에 상응할 수 있다.
또한, 상기 도파관은 실리콘을 포함하고, 상기 반도체은 III-V 화합물 반도체를 포함할 수 있다.
본 발명의 다른 실시예에 따른 이종 접합 회로는, 실리콘을 포함하는 도파관과, 상기 도파관의 적어도 일부 영역 상에 증착된 제1 전극과, 하단에 제2 전극을 포함하고 상기 제2 전극이 상기 제1 전극과 인접하도록 위치된 반도체와, 상기 반도체의 상단에 증착된 제3 전극을 포함하고, 상기 반도체는 상기 실리콘과 서로 상이한 물질을 포함할 수 있다.
또한, 상기 제1 전극은, 상기 반도체가 위치된 제1 영역 및 상기 제1 영역과 구분되는 제2 영역 및 제3 영역을 포함하고, 상기 제1 영역과 상기 제2 영역은 상기 제3 영역에 의해 연결되고, 상기 제2 영역의 상단에는 제4 전극이 증착될 수 있다.
또한, 상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극은 동일한 물질을 포함하고, 상기 제1 전극 및 상기 제2 전극이 연결되고, 상기 제1 전극 및 상기 제4 전극이 연결되어, 상기 제2 전극 및 상기 제4 전극은 전기적으로 연결될 수 있다.
또한, 상기 이종 접합 회로는, 상기 제1 전극과 소정의 거리 간격을 가지고, 상기 도파관의 적어도 일부의 상단에 위치된 산화막을 더 포함하고, 상기 제3 전극의 적어도 일부 및 상기 제4 전극의 적어도 일부는 상기 산화막의 상단에 위치될 수 있다.
또한, 상기 제1 영역의 모양은 상기 제2 전극의 모양에 상응할 수 있다.
또한, 상기 반도체는 III-V 화합물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따른 이종 접합 회로 및 이의 제조 방법은, 미세기포를 이용하여 서로 다른 물질을 포함하는 반도체 소자와 실리콘 도파관을 접합함으로써, 배선의 길이가 최소화된 이종 접합 회로를 제공할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 이종 접합 회로의 구성의 예를 도시한다.
도 2는 본 발명의 일 실시예에 따른 이종 접합 회로를 제조하기 위한 방법의 예를 도시한다.
도 3은 본 발명의 일 실시예에 따른 이종 접합 회로를 제조하기 위한 방법의 각 단계에 따른 회로의 구성의 예를 도시한다.
도 4는 본 발명의 일 실시예에 따른 미세기포를 이용하여 이종 접합 회로를 제조하기 위한 방법의 예를 도시한다.
도 5는 본 발명의 일 실시예에 따른 미세기포를 이용하여 이종 접합 회로의 제조하기 위한 방법의 각 단계에 따른 이종 접합 회로의 구성의 예를 도시한다.
도 6은 본 발명의 일 실시예에 따른 미세기포를 생성하는 예를 도시한다.
도 7은 본 발명의 일 실시예에 따른 제조되는 이종 접합 회로를 설명하기 위한 예를 도시한다.
도 8은 본 발명의 일 실시예에 따른 제조되는 이종 접합 회로의 효과를 설명하기 위한 예를 도시한다.
도 9는 본 발명의 일 실시예에 따른 이종 접합 회로의 효과를 설명하기 위한 다른 예를 도시한다.
본 개시에서 사용되는 용어들은 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 다른 실시예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 개시에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 개시에 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 개시에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 개시에서 정의된 용어일지라도 본 개시의 실시예들을 배제하도록 해석될 수 없다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 이종 접합 회로의 구성의 예를 도시한다. 도 1은, 이종 접합 회로(100)의 단면의 예를 도시한다. 다만, 도 1의 이종 접합 회로(100)은 본 발명의 일 실시예에 불과하므로 도 1에 의해 본 발명이 한정되는 것은 아니다.
도 1을 참조하면, 이종 접합 회로(100)는 반도체 기판의 서포터(supporter)들, 반도체(또는 반도체 소자, 또는 마이크로디스크(microdisk), 또는 광원/광검출기)(105), 및/또는 전극(101, 102, 103)을 포함할 수 있다.
반도체 기판의 서포터들은 산화막(109)이 형성된 실리콘(Silicon, Si) 기판(substrate)(또는 웨이퍼(wafer))(107)을 포함할 수 있다. 산화막(109)은 이산화규소(이하 SiO2)로 구성될 수 있고, 실리콘 기판(107)은 실리콘으로 구성될 수 있다. 반도체 기판의 서포터들은 산화막(109)의 상단에 실리콘(또는 실리콘 막)(111) 및/또는 산화막(113)을 포함할 수 있다. 실리콘(111)은 산화막(109)의 상단에 실리콘을 증착(deposition)하고, 증착된 실리콘을 도 1의 실리콘(111)과 같은 모양으로 식각(etching)함에 기반하여 생성될 수 있다. 산화막(113)은 실리콘(111) 상단에 SiO2를 증착함에 따라 생성될 수 있다. 실리콘(111) 상단에 증착되는 SiO2 의 두께(예: 2 μm (micrometer))는 실시예에 따라 다양할 수 있다. 산화막(113)은 실리콘(111) 상단에 증착(deposition)된 SiO2를 식각(etching)함으로써 생성될 수 있다.
실리콘(111)은 간섭이 낮기 때문에 광 신호의 고속 전송을 가능케 할 수 있다. 따라서, 실리콘(111)는 고속의 광 통신을 위한 도파관의 재료로 사용될 수 있다. 도파관은 광 통신에 있어서, 광 신호를 송수신하기 위한 통로의 역할을 수행할 수 있다. 이하 본 명세서는, 반도체 기판의 서포터들에서 하단이 실리콘이고 양 벽이 산화막(113)으로 둘러싸인 채 파여진(또는 홈) 모양의 부분을 도파관으로 지칭할 수 있다. 한편, 실시예에 따라, 실리콘(111)은 간접 천이형(direct band gap) 물질이기 때문에, 전자와 정공이 결합하는 경우 실리콘(111)의 밴드갭에 상응하는 에너지가 열 또는 진동으로 소모될 수 있다.
반도체 기판의 서포터들은 실리콘 포토닉스(silicon photonics) 기술의 구현을 위한 반도체 회로의 기본 구성 요소들을 포함할 수 있고, 본 명세서 상에서 상술된 예에 제한되지 않는다.
반도체(105)는 화합물 반도체(또는 III-V 반도체)를 포함할 수 있다. 예를 들면, 반도체(105)는 인듐(In), 갈륨(Ga), 비소(As) 중 적어도 하나로 구성된 반도체일 수 있다. 다른 예를 들면, 반도체(105)는 InGaAs로 구성된 화합물 반도체일 수 있다. 이러한 반도체(105)는 직접 천이형 반도체(direct band gap semiconductor)일 수 있다. 직접 천이형 반도체는 전자와 정공이 결합하는 경우 에너지가 발광의 형태로 나타나는 반도체를 포함할 수 있다. 상기 에너지는 반도체(105)의 밴드갭에 상응하는 에너지를 포함할 수 있다.
전극은 제1 전극(101), 제2 전극(102), 또는 제3 전극(103)을 포함할 수 있다. 제1 전극(101)는 도파관의 상단의 적어도 일부에 배선된 전극을 포함할 수 있다. 제2 전극(102)는 반도체의 하단에 위치된(또는 부착된) 전극을 포함할 수 있다. 실시예들에 따라, 도 1과 같이, 제2 전극(102)의 너비는 반도체(105)의 너비보다 작고, 제1 전극(101)의 너비에 상응할 수 있다. 다만, 제2 전극(102)의 너비는 상술된 예에 제한되지 않고, 제1 전극(101)의 상부에 위치되거나 또는 반도체(105)의 하단에 위치 가능한 다양한 크기로 구성될 수 있다. 제3 전극(103)은 금속배선(metallization) 공정에 기반하여 생성될 수 있다.
제1 전극(101), 제2 전극(102), 또는 제3 전극(103)의 두께는 서로 상이할 수 있다. 예를 들면, 제1 전극(101)는 200nm(nanometer)이고, 제2 전극(102)는 100nm이며, 제3 전극(103)은 1.5μm일 수 있다.
제1 전극(101), 제2 전극(102), 또는 제3 전극(103)은 각각에 포함된 물질에 따라 서로 상이한 두께를 가질 수 있다. 예를 들면, 제1 전극(101) 의 두께는, 티타늄(titanium, Ti)을 포함하는 경우 20nm일 수 있고, 금(gold, Au)을 포함하는 경우 200nm일 수 있다. 다른 예를 들면, 제2 전극(102)의 두께는, 티타늄을 포함하는 경우 7nm일 수 있고, 금을 포함하는 경우 100nm일 수 있다. 또 다른 예를 들면, 제3 전극(103)의 두께는 티타늄을 포함하는 경우 10nm일 수 있고, 금을 포함하는 경우 1.5μm일 수 있다. 제1 전극(101), 제2 전극(102), 또는 제3 전극(103)을 구성하는 물질은 상술된 예에 제한되지 않고, 전극으로 사용 가능한 다양한 물질을 포함할 수 있다.
이종 접합 회로(100)는 간접 천이형 물질(예: 실리콘(111))과 직접 천이형 물질(예: 반도체(105))을 포함할 수 있다. 구체적으로, 이종 접합 회로(100)는 간접 천이형 물질과 직접 천이형 물질을 접합한 구조를 가질 수 있다. 예를 들면, 이종 접합 회로(100)는 서로 접합(또는 결합)되어 있는 실리콘(111)과 반도체(105)를 포함할 수 있다. 실시예들에 따라, 간접 천이형 물질과 직접 천이형 물질은 전극을 사이에 두고 서로 접합되어 있을 수 있다. 예를 들면, 반도체(105)와 실리콘(111)은 제1 전극(101) 및 제2 전극(102)을 사이에 두고 서로 접합되어 있을 수 있다. 이종 접합 회로(100)는 서로 접합된 실리콘(111)과 반도체(105)를 포함함으로써, 간접 천이형 물질로서 실리콘(111)이 가지는 특성을 보완할 수 있다. 예를 들면, 이종 접합 회로(100)는 발광 효율이 높은 반도체(105)를 이용하여 실리콘(111)의 낮은 발광 효율을 보완할 수 있다.
이종 접합 회로(100)는 반도체(105)의 상단과 하단에 전극을 포함할 수 있다. 구체적으로, 이종 접합 회로(100)는 반도체(105)의 상단에 제3 전극(103)을 포함하고, 반도체(105)의 하단에 제2 전극(102) 및 제1 전극(101)을 포함할 수 있다. 제1 전극(101)은 제2 전극(102)과 접합되어 하나의 전극으로서 동작할 수 있다. 반도체(105)의 상단과 하단에 직접적으로 연결된 전극에 의해, 이종 접합 회로(100)는 추가적인 배선을 필요로 하지 않는다. 즉, 본 발명의 이종 접합 회로(100)는 최소화된 전극 배선을 포함할 수 있다. 최소화된 길이의 전극 배선에 의해, 이종 접합 회로(100)는 광 신호의 검출과 관련하여 빠른 응답 속도를 가질 수 있다.
도시하지는 않았으나, 반도체(105)의 하단에 위치된 제1 전극(101)은 도파관을 구성하는 실리콘(111)의 적어도 일부 위에 도파관의 길이를 따라 선형의 형태로 배선될 수 있다. 반도체(105)는 제1 전극(101)의 적어도 일부 위에 위치될 수 있다. 제1 전극(101)은 반도체(105)가 위치된 부분(또는 영역)과 반도체(105)가 위치되지 않은 부분을 포함할 수 있다. 반도체(105)가 위치되지 않은 부분은, 다른 전극과의 연결될 수 있다. 상기 연결을 통해 제1 전극(101)은 연장되어 제3 전극(103)과 동일한 평면 상에 위치될 수 있다. 제1 전극(101)과 반도체(105)가 위치되지 않은 부분의 다른 전극은 접합되어 하나의 전극으로서 동작할 수 있다. 이러한 구성과 관련된 설명은 도 3을 통해 후술하겠다.
도 2는 본 발명의 일 실시예에 따라 서로 상이한 물질을 포함하는 반도체와 도파관이 접합된 이종 접합 회로(100)를 제조하기 위한 방법의 단계를 나타낸다. 이하 후술되는 동작은 반도체 장비 또는 전자 장치에 의해 수행될 수 있으며, 이는 통상의 기술에게 용이한 것인 바 자세한 설명은 생략될 수 있다.
도 2를 참조하면, 이종 접합 회로(100)의 제조 방법은, 도파관의 적어도 일부에 제1 전극(101)을 증착하는 단계(S210)를 포함할 수 있다. 일부 실시예에서, 제1 전극(101)은 도파관의 길이를 따라 선형으로 증착(또는 배선, 또는 생성)될 수 있다. 다른 일부 실시예에서, 제1 전극(101)은, 실리콘(111) 상에 전극을 증착한 후, 도파관의 길이 방향으로 이어진 선형의 형태가 남도록 증착된 전극을 식각함으로써 생성될 수 있다.
이종 접합 회로(100)의 제조 방법은, 하단에 제2 전극(102)을 포함하는 반도체(105)를 도파관의 제1 전극(101) 상으로 이동하는 단계(S220)를 포함할 수 있다. 하단에 제2 전극(102)이 포함된 반도체(311)는 제1 전극(101)의 지정된 영역으로 이동될 수 있다. 반도체(105) 하단의 제2 전극(102)은 제1 전극(101)의 지정된 영역 상에 부착될 수 있다. 제2 전극(102)과 제1 전극(101)의 부착은, 반데르발스 힘(van der waals force)에 의해 형성된 인력에 의해 이루어질 수 있다.
이종 접합 회로(100)의 제조 방법은, 반도체(105)의 상단에 제3 전극(103)을 증착하는 단계(S230)를 포함할 수 있다. 제3 전극(103)은 도파관의 지정된 영역 상에 위치된 반도체(105)의 상단에 증착될 수 있다. 도시하지는 않았으나, 단계(S230)는 제1 전극의 다른 지정된 영역의 상단에 제3 전극(103)을 증착하는 단계를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따라 이종 접합 회로를 제조하기 위한 방법의 각 단계에 따른 회로의 구성의 예를 도시한다.
도 3을 참조하면, 도파관의 실리콘(307)(예: 도 1의 실리콘(111)) 상에 제1 전극(309)(예: 도 1의 제1 전극(101))이 배선될 수 있다. 제1 전극(309)는 도파관의 길이 방향으로 선형의 형태로 배선될 수 있다. 제1 전극(309)는 반도체(311)(예: 도 1의 반도체(105))의 형태와 유사한 형태의 제1 영역(302)을 포함할 수 있다. 예를 들면, 제1 전극(309)은 원형의 반도체(311)의 형태와 동일한 원형의 제1 영역(302)를 포함할 수 있다. 실시예들에 따라, 제1 전극(309)는 제1 영역(302)과 구분되는 제2 영역(304)을 포함할 수 있다. 제1 영역(302)과 제2 영역(304)는 제3 영역(306)에 의해 연결될 수 있다. 제3 영역(306)은 제1 영역(302)과 제2 영역(304) 사이에 선형의 형태로 배선된 제1 전극(309)의 일부를 포함할 수 있다. 제1 영역(302), 제2 영역(304), 및/또는 제3 영역(306)은 다양한 형태를 포함할 수 있으며, 도시된 예에 제한되지 않는다.
반도체(311)는 하단에 제2 전극(313)(예: 제2 전극(102))를 포함(또는 부착, 또는 접합)할 수 있다. 제2 전극(313)은 별도의 공정을 통해 생성된 전극일 수 있다. 예를 들면, 제2 전극(313)은 제2 전극을 생성하기 위한 별도의 장치에 의해 생성되어, 반도체(311)에 부착된 전극을 포함할 수 있다. 제2 전극은 이종 접합 회로(100)의 제조 단계의 이전 또는 동시에 별도의 과정을 통해 생성될 수 있다. 제2 전극(313)은 다양한 형태를 포함할 수 있다. 예를 들면, 제2 전극(313)은 반도체(311)에 상응하는 형태(예: 원형)를 가질 수 있다. 다른 예를 들면, 제2 전극(313)는 반도체(311) 보다 작은 크기의 다른 형태(예: 사각형)를 가질 수 있다. 또 다른 예를 들면, 제2 전극(313)는 반도체(311) 보다 작은 크기이며 반도체(105)의 형태에 상응하는 형태를 포함할 수 있다. 다만, 제2 전극(313)의 형태는 제1 영역(302)과 접합 가능한(또는 접합이 용이한) 다양한 형태를 가질 수 있으며 상술된 예에 제한되지 않는다.
반도체(311)는 제1 전극(309)의 제1 영역(302) 상으로 이동될 수 있다. 반도체(311)는 제1 영역(302) 상으로 이동됨에 따라, 도파관의 일부(예: 실리콘(307))와 이종 접합된 회로를 형성할 수 있다. 반도체(311)를 제1 전극(309) 상으로 이동하는 것과 관련된 설명은 도 4 내지 도 6을 통해 후술하겠다.
반도체(311)의 상단에는 제3 전극(315)이 증착될 수 있다. 제3 전극(315)의 일부는 반도체(311)의 상단에 위치되고, 제3 전극(315)의 다른 일부는 산화막(319)의 상단에 위치될 수 있다. 경우에 따라, 제1 전극(309)의 제2 영역(304)의 상단에 제4 전극(317)이 증착될 수 있다. 제4 전극(317)의 일부는 제1 전극(309)의 제2 영역(304)의 상단에 위치되고, 제4 전극(317)의 다른 일부는 산화막(319)의 상단에 위치될 수 있다. 이러한 경우, 제4 전극(317)은 제3 전극(315)과 동일한 평면 상에서 위치될 수 있다. 제4 전극(317)은 반도체(311) 하단에 접합된 제1 전극(309)을 이용하기 위해 연장(또는 연장)된 부분일 수 있다. 제4 전극(317)은, 예를 들면, 제1 전극(309)에 특정 신호(예: 광 신호 또는 전기적인 신호)를 제공하거나, 검출하기 위해 제1 전극(309)을 연장한 것 일 수 있다. 제4 전극(317)은 제1 전극(309)과 연결됨에 기반하여, 제1 전극(309)과 하나의 전극으로 동작할 수 있다. 즉, 제1 전극(309)과 제4 전극(317)은, 이종 접합 회로(100)의 동작에 있어서 하나의 전극으로 구동할 수 있다.
반도체(311)의 상단과 하단에 전극이 연결됨으로써 이종 접합 회로(100)의 배선의 길이는 최소화될 수 있다. 배선의 길이가 최소화됨으로써, 이종 접합 회로(100)의 전자 및/또는 정공의 이동 거리는 최소화될 수 있다. 이에 따라, 이종 접합 회로(100)의 시상수(time constant)(또는 RC time constant), 및/또는 전이 시간(transition time)이 향상될 수 있다. 또한, 이종 접합 회로(100)는 배선의 길이가 최소화 됨으로써, 좋은 효율의 응답도(responsivity)(또는 빠른 응답 속도)를 가지거나 낮은 수준의 암전류(dark current)를 가질 수 있다. 낮은 수준의 암전류를 가지는 경우, 이종 접합 회로(100)를 이용한 광 검출기는 선형성이 유지된 상태에서 작은 광 신호를 검출할 수 있다.
도 4는 본 발명의 일 실시예에 따라 미세기포를 이용하여 이종 접합 회로를 제조하기 위한 방법의 예를 도시한다. 도 4는 미세기포를 이용하여 반도체(311)를 제1 전극(309) 상으로 이동하기 위한 방법의 예를 나타낸다. 이하 후술되는 동작은 반도체 장비 또는 전자 장치에 의해 수행될 수 있으며, 도 2 또는 도 3과 중복되는 설명은 생략될 수 있다.
일 실시예에 따르면, 미세기포를 생성하는 동작 또는 미세기포를 이용하는 동작은 수중에서 수행될 수 있다. 예를 들면, 이종 접합을 위한 회로 및 이종 접합을 위한 반도체(예: 반도체(311))를 물 속에 넣은 상태에서 후술되는 동작들이 수행될 수 있다.
도 4를 참조하면, 이종 접합 회로(100)의 제조 방법은, 반도체(311)에 열을 제공하여 미세기포를 생성하는 단계(S410)를 포함할 수 있다. 이종 접합 회로(100)의 제조 방법은 열을 제공할 수 있는 장치를 열원으로 이용하여 반도체(311)의 적어도 일부에 열을 제공할 수 있다. 열을 제공할 수 있는 장치는, 예를 들면, 레이저를 포함할 수 있다. 반도체(311)에 열이 제공되는 경우, 반도체(311)의 상단에 미세기포가 생성될 수 있다. 미세기포의 생성과 관련된 예는 도 5 또는 도 6을 참조할 수 있다.
이종 접합 회로(100)의 제조 방법은, 반도체(311)를 도파관의 제1 전극(309) 위로 이동하는 단계(S420)를 포함할 수 있다. 제공되는 열의 이동에 의해, 미세기포는 이동될 수 있다. 미세기포의 이동에 따라, 미세기포에 부착된 반도체(311)도 함께 이동될 수 있다. 즉, 열이 제1 전극(309) 상으로 이동됨에 따라, 미세기포 및 미세기포와 부착된 반도체(311)가 제1 전극(309) 상으로 이동할 수 있다. 제1 전극(309) 상에 위치된 반도체(311)는, 반도체(311) 하단에 부착된 제2 전극(313)과 제1 전극(309)의 접촉됨에 의해, 제1 전극(309)과 연결(또는 결합)될 수 있다. 예를 들면, 제2 전극(313)은 제1 전극(309)의 상단에 포개어짐으로써 제1 전극(309)과 연결될 수 있다. 제2 전극(313)은 제1 전극(309)과 연결됨으로써, 제1 전극(309)으로 동작할 수 있다. 즉, 제1 전극(309)과 제2 전극(313)은, 이종 접합 회로(100)의 동작에 있어서 하나의 전극으로 구동할 수 있다.
이종 접합 회로(100)의 제조 방법은, 미세기포를 제거하는 단계(S420)를 포함할 수 있다. 반도체(311)가 제1 전극(309)의 상단에 위치됨에 따라, 미세기포는 제거될 수 있다. 미세기포는 반도체(311)에 대한 열의 제공을 중단함에 의해 제거될 수 있다. 미세기포의 제거에 관련된 설명은 도 5를 참조할 수 있다.
도 5는 본 발명의 일 실시예에 따라 미세기포를 이용하여 이종 접합 회로의 제조하기 위한 방법의 각 단계에 따른 이종 접합 회로의 구성의 예를 도시한다.
도 5를 참조하면, 반도체(311)의 상부에 열(510)이 제공됨에 따라, 미세기포(520)가 생성될 수 있다. 미세기포(520)가 반도체(311) 상부에서 생성되는 과정에서, 미세기포(520)는 반도체(311)와 결합될 수 있다. 이때, 반도체(311)는 하단에 제2 전극(313)을 포함할 수 있다. 제2 전극(313)은 미리 생성되어 부착된 것일 수 있다. 미세기포(520)의 생성에 대한 보다 상세한 설명은 도 6을 참조할 수 있다.
제1 전극(309) 상에 반도체(311)가 위치된 경우, 열(510)의 제공이 중지될 수 있다. 열(510)의 제공이 중지됨에 따라, 미세기포(520)의 크기는 점차 감소될 수 있다. 미세기포(520)는 열의 제공이 중지된 후로 소정의 시간이 지남에 따라 소멸할 수 있다. 열(510)의 제공이 중지되어, 미세기포(520)가 제거됨에 따라, 제1 전극(309)의 상에는 반도체(311)만 위치될 수 있다.
도 6은 본 발명의 일 실시예에 따라 미세기포를 생성하는 예를 도시한다.
도 6을 참조하면, 반도체(311)의 상단의 일부에 열(510)이 제공될 수 있다. 열이 제공되는 것에 기반하여, 미세기포(520)가 생성되고, 반도체(311)와 물의 경계 주위에 대류 흐름(예: 열 모세관(thermos-capillary) 현상)이 발생할 수 있다. 발생된 대류 흐름에 기반하여, 반도체(311)는 미세기포(520)와 결합(또는 부착)될 수 있다. 열(510)은 지속적으로 제공될 수 있고, 이러한 경우, 반도체(311)는 열(510)의 이동에 따라 온도가 높은 곳으로 이동할 수 있다.
반도체(311)는 InGaAsP(또는 화합물 반도체)로 구성될 수 있다. 이러한 경우, 반도체(311)는 제공되는 열을 효율적으로 열 에너지로 전환할 수 있다. 이에 따라, 열원의 광 에너지를 열 에너지로 전환하기 위한 흡수층(또는 금속층, 또는 유전체층)이 없을지라도, 열을 제공함에 따라 미세기포(520)가 생성될 수 있다. 흡수층이 없기 때문에, 이종 접합 회로(100)는, 이종 접합 후 광 회로를 구현하는 단계에서 흡수층에 의해 발생 가능한 광 손실을 감수하지 않아도 된다.
도 7은 본 발명의 일 실시예에 따라 제조되는 이종 접합 회로를 설명하기 위한 예를 도시한다.
도 7을 참조하면, 일 실시예에서, 회로(701)은 싱글 모드(single mode)(또는 단일 모드) 도파관에 반도체(예: 도 1의 반도체(105))가 접합된 이종 접합 회로를 나타낸다. 그래프(702)는 파장에 따른 회로(701)의 격자결합기 출력 파워(grating coupler output power)를 나타낸다. 격자결합기 출력 파워는, 격자 결합기를 이용함으로써 출력되는 광 신호의 세기를 포함할 수 있다. 그래프(702)는 광 펌핑에 의해 여기되는 속삭임 회랑 모드(whispering gallery mode)가 싱글 모드 도파관을 통해 잘 전달됨을 나타낼 수 있다. 속삭임의 회랑 모드는, 원형의 광 공진기(optical resonator)에서 오랫동안 머무는 빛을 포함할 수 있다.
일 실시예에서, 회로(703)은 멀티 모드(multi mode) 도파관에 반도체가 이종 접합된 이종 접합 회로를 나타낸다. 그래프(704)는 파장에 따른 회로(703)의 격자결합기 출력 파워를 나타낸다. 그래프(704)는 광 펌핑에 의해 여기되는 속삭임 회랑 레이징 모드가 멀티 모드 도파관을 통해 잘 전달됨을 나타낼 수 있다.
도 8은 일 실시예에 따라 제조되는 이종 접합 회로의 효과를 설명하기 위한 예를 도시한다.
도 8을 참조하면, 일 실시예에서, 그래프(801)는 이종 접합 회로에 제공된 광 신호의 유효 펌프 파워(effective pump power)에 따른 미세기포(예: 도 5의 미세기포(520))의 이용 전과 후의 광 신호의 최대 출력 파워를 나타낼 수 있다. 유효 펌프 파워는 실험에서 제공해준 광 신호 중 이종 접합 회로에 실질적으로 주입된 광 신호를 지칭하는 용어일 수 있다. 광 신호의 최대 출력 파워는 이종 접합 회로에 광 신호가 유입된 후, 도파로를 거쳐 출력되는 광 신호의 출력 파워 중 최대인 값을 지칭하는 용어일 수 있다.
미세기포 이용 전의 광 신호의 최대 출력 파워는, 미세기포를 이용하여 반도체(예: 도 1의 반도체(105))를 조정하기 전, 즉, SiO2 상에 광 신호를 제공할 때 출력되는 광 신호의 최대 출력 파워일 수 있다. 미세기포 이용 후 광 신호의 최대 출력 파워는, 미세기포를 이용하여 반도체를 조정한 후, 즉, 도파관 상에 결합된 반도체에 광 신호를 제공할 때 광 신호의 최대 출력 파워일 수 있다. 그래프(801)은 미세기포에 의해 반도체가 이동하는 과정에서, 반도체 및/또는 도파관에 물리적인 손상이 일어나지 않음을 않을 수 있다. 미세기포는 열을 통해 생성되는 간접적인 힘을 이용하여 반도체를 이동함으로써, 반도체 및/또는 도파관에 대한 손상(또는 스크래치)를 방지할 수 있다.
도 8의 표(803)는 본 발명의 일 실시예에 따른 반도체의 크기의 종류 및/또는 반도체의 크기에 따른 정렬 오차를 나타낸다. 표(803)을 참조하면, 반도체는 다양한 크기를 포함할 수 있다. 반도체는, 예를 들면, 지름이 5μm 이상 16 μm 이하의 소정의 크기를 가지는 반도체를 포함할 수 있다. 각각의 크기의 반도체는 서로 다른 정렬 오차(misalignment)를 포함할 수 있다. 서로 다른 정렬 오차는, 예를 들면, 213nm, 또는 284nm를 포함할 수 있다. 다만, 서로 다른 정렬 오차는, 소정 크기의 오차(예: 500nm이하) 이내에 존재함을 알 수 있다. 즉, 본 발명의 일 실시예에 따른 이종 접합 회로는 작은 정렬 오차를 가지고, 높은 정확도로 생성된 것임을 나타낼 수 있다.
도 9는 일 실시예에 따른 이종 접합 회로의 효과를 설명하기 위한 다른 예를 도시한다. 도 9는 본 발명의 일 실시예에 따른 이종 접합 회로가 가지는 특성을 확인하기 위해 수행된 실험의 결과를 도시한다.
도 9의 그래프(901)를 참조하면, 이종 접합 회로는 역전압(backward voltage) -1 V(voltage)까지 2 nA(ampere) 정도로 아주 낮은 수준의 암전류(dark current)를 가짐을 알 수 있다.
도 9의 그래프(903)를 참조하면, 이종 접합 회로는 선형성을 유지한 채로 작은 광 신호, 예를 들면 1 μW의 광 신호를 검출할 수 있음을 알 수 있다.
도 9의 그래프(905)는 RF(radio frequency) 응답 특성을 측정한 결과를 나타낸다. 그래프(905)에 따르면, 이종 접합 회로의 3 dB 대역폭이 52 GHz 정도로 빠른 응답속도를 가짐을 알 수 있다. 또한, 도시하지는 않았으나, 이종 접합 회로는 50 Gb/s NRZ(nonreturn to zero) 신호에 대해 깨끗한 아이 다이어그램(eye diagram)을 얻을 수 있다. 이를 통해, 이종 접합 회로는 광 신호를 깨끗하게 전달할 수 있음을 나타낼 수 있다.
도 9에 따르면, 이종 접합 회로는, 기존에 일반적으로 사용되는 메사(mesa) 전극 구조에 비해 전자, 전공의 이동거리를 최소화함으로써 RC 시상수(time constant)(또는 RC time constant), 및/또는 전이 시간(transition time)이 향상됨을 의미할 수 있다.
이상에서 실시예에서 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 이종 접합 회로의 제조 방법에 있어서,
    도파관(waveguide)의 적어도 일부에 제1 전극을 증착하는 단계와,
    하단에 제2 전극을 포함하는 반도체를 상기 제1 전극 상으로 이동하는 단계와,
    상기 반도체의 상단에 제3 전극을 증착하는 단계를 포함하고,
    상기 도파관과 상기 반도체로 서로 상이한 물질을 포함하며,
    상기 제1 전극은 제1 영역 및 제2 영역을 포함하고,
    상기 반도체는 상기 이동에 기반하여, 상기 제1 영역 상에 위치되고,
    상기 이종 접합 회로의 제조 방법은 상기 제2 영역 상에 제4 전극을 증착하는 단계를 더 포함하는
    이종 접합 회로의 제조 방법.
  2. 청구항 1에 있어서, 상기 이동하는 단계는,
    상기 반도체의 적어도 일부에 열을 제공하는 것에 기반하여 미세기포를 생성하는 단계와,
    상기 생성된 미세기포를 이동하는 것에 기반하여, 상기 반도체를 상기 제1 전극 상으로 이동하는 단계와,
    상기 반도체가 상기 제1 전극 상에 위치함에 대응하여, 상기 미세기포를 제거하는 단계를 더 포함하는
    이종 접합 회로의 제조 방법.
  3. 청구항 2에 있어서,
    상기 생성된 미세기포는, 상기 반도체에 열을 인가하는 열원의 이동에 따라 이동되고,
    상기 미세기포를 제거하는 단계는, 상기 열의 제공을 중단함으로써 상기 미세기포를 제거하는 단계를 포함하는
    이종 접합 회로의 제조 방법.
  4. 청구항 2에 있어서,
    상기 미세기포는 상기 반도체의 상단에 접합하여 생성된
    이종 접합 회로의 제조 방법.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제1 전극은, 제3 영역을 더 포함하고,
    상기 제1 영역과 상기 제2 영역은 상기 제3 영역에 의해 연결된
    이종 접합 회로의 제조 방법.
  7. 청구항 6에 있어서,
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극은 동일한 물질을 포함하고,
    상기 제1 전극 및 상기 제2 전극이 연결되고, 상기 제1 전극 및 상기 제4 전극이 연결되어, 상기 제2 전극 및 상기 제4 전극은 전기적으로 연결된
    이종 접합 회로의 제조 방법.
  8. 청구항 6에 있어서,
    상기 이종 접합 회로는, 상기 제1 전극과 소정의 거리 간격을 가지고, 상기 도파관의 적어도 일부의 상단에 위치된 산화막을 더 포함하고,
    상기 제3 전극의 적어도 일부 및 상기 제4 전극의 적어도 일부는 상기 산화막의 상단에 위치된
    이종 접합 회로의 제조 방법.
  9. 청구항 6에 있어서,
    상기 제1 영역의 모양은 상기 제2 전극의 모양에 상응하는
    이종 접합 회로의 제조 방법.
  10. 청구항 1에 있어서,
    상기 도파관은 실리콘을 포함하고,
    상기 반도체은 III-V 화합물 반도체를 포함하는
    이종 접합 회로의 제조 방법.
  11. 이종 접합 회로에 있어서,
    실리콘을 포함하는 도파관(waveguide)과,
    상기 도파관의 적어도 일부 영역 상에 증착된 제1 전극과,
    하단에 제2 전극을 포함하고 상기 제2 전극이 상기 제1 전극과 인접하도록 위치된 반도체와,
    상기 반도체의 상단에 증착된 제3 전극을 포함하고,
    상기 반도체는 상기 실리콘과 서로 상이한 물질을 포함하며,
    상기 제1 전극은 제1 영역 및 제2 영역을 포함하고,
    상기 반도체는 상기 제1 영역의 상단에 위치되고,
    상기 제2 영역의 상단에 제4 전극이 증착된
    이종 접합 회로.
  12. 청구항 11에 있어서,
    상기 제1 전극은, 제3 영역을 더 포함하고,
    상기 제1 영역과 상기 제2 영역은 상기 제3 영역에 의해 연결된
    이종 접합 회로.
  13. 청구항 12에 있어서,
    상기 제1 전극, 상기 제2 전극, 상기 제3 전극, 및 상기 제4 전극은 동일한 물질을 포함하고,
    상기 제1 전극 및 상기 제2 전극이 연결되고, 상기 제1 전극 및 상기 제4 전극이 연결되어, 상기 제2 전극 및 상기 제4 전극은 전기적으로 연결된
    이종 접합 회로.
  14. 청구항 12에 있어서,
    상기 이종 접합 회로는, 상기 제1 전극과 소정의 거리 간격을 가지고, 상기 도파관의 적어도 일부의 상단에 위치된 산화막을 더 포함하고,
    상기 제3 전극의 적어도 일부 및 상기 제4 전극의 적어도 일부는 상기 산화막의 상단에 위치된
    이종 접합 회로.
  15. 청구항 12에 있어서,
    상기 제1 영역의 모양은 상기 제2 전극의 모양에 상응하는
    이종 접합 회로.
  16. 청구항 12에 있어서,
    상기 반도체는 III-V 화합물 반도체를 포함하는
    이종 접합 회로.
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