KR20220014759A - 본딩 신뢰성을 향상시킬 수 있는 반도체 패키지 - Google Patents

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KR20220014759A
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semiconductor chip
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pad
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KR1020200094794A
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박재형
김석호
나훈주
손성민
이규하
홍의관
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
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    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
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    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
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    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
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    • H01L2224/0612—Layout
    • H01L2224/06177—Combinations of arrays with different layouts
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
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    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80379—Material
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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Abstract

본 발명의 반도체 패키지는 제1 반도체 칩과 제2 반도체 칩 사이에 위치한 메인 패드 구조물들 및 더미 패드 구조물들을 포함한다. 메인 패드 구조물들은, 제1 반도체 칩 상에 서로 떨어져 위치한 제1 메인 패드 구조물들과, 제2 반도체 칩 상에 서로 떨어져 위치하고 제1 메인 패드 구조물들과 본딩된 제2 메인 패드 구조물들을 포함한다. 더미 패드 구조물들은, 제1 반도체 칩 상에 서로 떨어져 위치한 제1 더미 패드들 및 제1 더미 패드들 상에 위치한 제1 더미 캡핑층들을 포함하는 제1 더미 패드 구조물들, 및 제2 반도체 칩 상에 서로 떨어져 위치한 제2 더미 패드들 및 제2 더미 패드들 상에 위치한 제2 더미 캡핑층들을 포함하는 제2 더미 패드 구조물들을 포함한다. 제1 더미 패드 구조물들의 제1 더미 캡핑층들은 제2 더미 패드 구조물들의 상기 제2 더미 캡핑층들과 비본딩되어 있다.

Description

본딩 신뢰성을 향상시킬 수 있는 반도체 패키지{semiconductor package for improving the bonding reliability}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 본딩 신뢰성을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라 두개 이상의 반도체 칩들을 본딩하여 완성되는 반도체 패키지가 제안되고 있다. 이와 같은 반도체 패키지는 두개의 이상의 반도체 칩들간의 본딩 신뢰성이 매우 중요하다. 반도체 패키지의 본딩 신뢰성이 낮을 경우 반도체 패키지로써 기능을 할 수 없는 경우가 발생할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 본딩 신뢰성을 향상시킬 수 있는 칩 적층 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치한 메인 패드 구조물들 및 더미 패드 구조물들을 포함한다.
상기 메인 패드 구조물들은, 상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 메인 패드 구조물들과, 상기 제2 반도체 칩 상에 서로 떨어져 위치하고 상기 제1 메인 패드 구조물들과 본딩된 제2 메인 패드 구조물들을 포함한다.
상기 더미 패드 구조물들은, 상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 더미 패드들 및 상기 제1 더미 패드들 상에 위치한 제1 더미 캡핑층들을 포함하는 제1 더미 패드 구조물들, 및 상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 더미 패드들 및 상기 제2 더미 패드들 상에 위치한 제2 더미 캡핑층들을 포함하는 제2 더미 패드 구조물들을 포함한다. 상기 제1 더미 패드 구조물들의 상기 제1 더미 캡핑층들은 상기 제2 더미 패드 구조물들의 상기 제2 더미 캡핑층들과 비본딩되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 반도체 칩과, 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치한 메인 패드 구조물들 및 더미 패드 구조물들을 포함한다.
상기 메인 패드 구조물들은, 상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 메인 패드들, 및 상기 제1 메인 패드들 상에 위치한 제1 메인 캡핑층들을 포함하는 제1 메인 패드 구조물들, 및 상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 메인 패드들 및 상기 제2 메인 패드들 상에 위치한 제2 메인 캡핑층들을 포함하는 제2 메인 패드 구조물들을 포함한다.
상기 제1 메인 패드 구조물들의 상기 제1 메인 캡핑층들은 상기 제2 메인 패드 구조물들의 상기 제2 메인 캡핑층들과 본딩되어 있고, 상기 더미 패드 구조물들은, 상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 더미 패드들 및 상기 제1 더미 패드들 상에 위치한 제1 더미 캡핑층들을 포함하는 제1 더미 패드 구조물들, 및 상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 더미 패드들 및 상기 제2 더미 패드들 상에 위치한 제2 더미 캡핑층들을 포함하는 제2 더미 패드 구조물들을 포함한다. 상기 제1 더미 패드 구조물들의 상기 제1 더미 캡핑층들은 상기 제2 더미 패드 구조물들의 상기 제2 더미 캡핑층들과 비본딩되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 반도체 칩;
상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치한 메인 패드 구조물들 및 더미 패드 구조물들; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치하고 상기 메인 패드 구조물들 및 더미 패드 구조물들을 절연하는 본딩 절연층들을 포함한다.
상기 메인 패드 구조물들은, 상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 메인 패드들, 및 상기 제1 메인 패드들 상에 위치한 제1 메인 캡핑층들을 포함하는 제1 메인 패드 구조물들, 및 상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 메인 패드들 및 상기 제2 메인 패드들 상에 위치한 제2 메인 캡핑층들을 포함하는 제2 메인 패드 구조물들을 포함한다. 상기 제1 메인 패드 구조물들의 상기 제1 메인 캡핑층들은 상기 제2 메인 패드 구조물들의 상기 제2 메인 캡핑층들과 본딩되어 있다.
상기 더미 패드 구조물들은, 상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 더미 패드들 및 상기 제1 더미 패드들 상에 위치한 제1 더미 캡핑층들을 포함하는 제1 더미 패드 구조물들, 및 상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 더미 패드들 및 상기 제2 더미 패드들 상에 위치한 제2 더미 캡핑층들을 포함하는 제2 더미 패드 구조물들을 포함한다.
상기 본딩 절연층들은, 상기 제1 반도체 칩 상에는 상기 제1 메인 패드 구조물들 및 제1 더미 패드 구조물들을 절연하는 제1 본딩 절연층과, 상기 제2 반도체 칩 상에는 상기 제2 메인 패드 구조물들 및 상기 제2 더미 패드 구조물들을 절연하는 제2 본딩 절연층을 포함한다. 상기 제2 더미 캡핑층들은 상기 제1 본딩 절연층과 본딩되어 있고, 상기 제1 더미 캡핑층들은 상기 제2 본딩 절연층과 본딩되어 있다.
본 발명의 기술적 사상의 반도체 패키지는 제1 반도체 칩의 제1 더미 캡핑층들과 제2 본딩 절연층을 본딩(접합)하고, 제2 반도체 칩의 제2 더미 캡핑층들과 제1 본딩 절연층을 접합시켜 본딩 강도를 증가시킴으로써 본딩 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 기술적 사상의 반도체 패키지는 제1 반도체 칩의 제1 메인 패드들 상의 제1 캡핑층들과 제2 반도체 칩의 제2 메인 패드들 상의 제2 캡핑층들을 서로 접합시켜 본딩 강도를 증가시킴으로써 본딩 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 2는 도 1의 반도체 패키지의 패드 배치를 나타내는 평면도이다.
도 3 및 도 4는 각각 도 1 및 도 2의 제1 반도체 칩 및 제2 반도체 칩의 패드 배치를 나타내는 평면도들이다.
도 5는 도 2의 A-A'선에 따른 단면도이다.
도 6a 및 도 6b는 도 5의 CX2 부분을 설명하기 위한 확대도이다.
도 7은 도 5의 CX1 부분을 설명하기 위한 확대도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 의한 반도체 패키지의 단면도들이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 의한 반도체 패키지의 단면도들이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 11는 도 10의 반도체 패키지의 패드 배치를 나타내는 평면도이다.
도 12 및 도 13는 각각 도 10 및 도 11의 제1 반도체 칩 및 제2 반도체 칩의 패드 배치를 나타내는 평면도들이다.
도 14는 도 11의 B1-B'선에 따른 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 패드 배치를 나타내는 평면도이다.
도 16 및 도 17는 각각 도 15의 제1 반도체 칩 및 제2 반도체 칩의 패드 배치를 나타내는 평면도들이다.
도 18는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 패드 배치를 나타내는 평면도이다.
도 19 및 도 20는 각각 도 18의 제1 반도체 칩 및 제2 반도체 칩의 패드 배치를 나타내는 평면도들이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 패드 배치를 나타내는 평면도이다
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 평면도이고, 도 2는 도 1의 반도체 패키지의 패드 배치를 나타내는 평면도이고, 도 3 및 도 4는 각각 도 1 및 도 2의 제1 반도체 칩 및 제2 반도체 칩의 패드 배치를 나타내는 평면도들이다.
도 1 및 도 2에 도시한 바와 같이 반도체 패키지(100)는 제1 반도체 칩(10C)과 제2 반도체 칩(20C)이 본딩(접합)된 구조를 가질 수 있다. 반도체 패키지(100)는 제1 반도체 칩(10C) 상에 제2 반도체 칩(20C)이 적층되어 본딩(접합)된 구조를 가질 수 있다. 반도체 패키지(100)는 X 방향(제1 방향)의 폭 및 Y 방향(제2 방향)의 길이를 가질 수 있다. X 방향의 폭 및 Y 방향의 길이는 패키지 구조에 따라 다양하게 변경될 수 있다.
제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 중앙 영역에 메인 패드 영역(MPR)을 배치될 수 있고, 에지 영역에 스크라이브 레인 영역(SR)이 배치될 수 있고, 메인 패드 영역(MPR)과 스크라이브 레인 영역(SR) 사이에 더미 패드 영역(DPR)을 가질 수 있다. 더미 패드 영역(DPR)은 메인 패드 영역(MPR)을 둘러싸는 둘레 영역일 수 있다.
메인 패드 영역(MPR)에는 서로 떨어져 위치하는 메인 패드 구조물들(MP)이 배치될 수 있다. 메인 패드 구조물들(MP)는 본딩 패드 구조물들이라 칭할 수 있다. 메인 패드 구조물들(MP)은 제1 반도체 칩(10C)와 제2 반도체 칩(20C)를 전기적으로 연결하는 구조물일 수 있다. 메인 패드 구조물들(MP)은 평면적으로 제1 반도체 칩(10C) 및 제2 반도체 칩(20C)의 중앙 영역에 배치될 수 있다.
더미 패드 영역(DPR)에는 서로 떨어져 위치하는 더미 패드 구조물들(DP)이 배치될 수 있다. 더미 패드 구조물들(DP)은 평면적으로 제1 반도체 칩(10C) 및 제2 반도체 칩(20C)의 둘레 영역에 메인 패드 구조물들(MP)을 둘러싸면서 배치되어 있을 수 있다. 더미 패드 구조물들(DP)은 제1 반도체 칩(10C)와 제1 반도체 칩(20C)를 전기적으로 연결하지 않는 구조물일 수 있다. 더미 패드 구조물들(DP)는 메인 패드 영역(MPR)과 더미 패드 영역(DPR) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 3에 도시한 바와 같이 제1 반도체 칩(10C)은 메인 패드 영역(MPR)을 구성하는 제1 메인 패드 영역(MPR1)을 포함할 수 있다. 제1 메인 패드 영역(MPR1)에는 서로 떨어져 위치하는 제1 메인 패드 구조물들(MP1)이 배치될 수 있다. 제1 메인 패드 구조물들(MP1)는 제1 본딩 패드 구조물들이라 칭할 수 있다. 제1 반도체 칩(10C)은 더미 패드 영역(DPR)을 구성하는 제1 더미 패드 영역(DPR1)을 포함할 수 있다. 제1 더미 패드 영역(DPR1)에는 서로 떨어져 위치하는 제1 더미 패드 구조물들(DP1)이 배치될 수 있다.
제1 더미 패드 구조물들(DP1)는 제1 메인 패드 영역(MPR1)과 제1 더미 패드 영역(DPR1) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다. 제1 메인 패드 영역(MPR1)의 제1 메인 패드 밀도는 제1 메인 패드 영역(MPR1)의 면적에 대한 제1 메인 패드 구조물들(MP1)의 총면적의 비율일 수 있다. 제1 더미 패드 영역(DPR1)의 제1 더미 패드 밀도는 제1 더미 패드 영역(DPR1)의 면적에 대한 제1 더미 패드 구조물들(DP1)의 총면적의 비율일 수 있다.
제1 더미 패드 밀도는 제1 메인 패드 밀도와 동일 내지 유사하게 할 수 있다. 제1 더미 패드 밀도를 제1 메인 패드 밀도와 동일 내지 유사하게 할 경우, 제1 반도체 칩(10c)의 제조를 위한 화학기계적연마(chemical mechanical polishing, CMP) 공정에서 제1 더미 패드 영역(DPR1)에 디싱(dishing) 현상이나 침식(erosion) 현상을 억제하여 제1 메인 패드 영역(MPR1)과 제1 더미 패드 영역(DPR1)간의 표면 평탄도(surface planarity)를 좋게 할 수 있다.
도 4에 도시한 바와 같이 제2 반도체 칩(20C)은 메인 패드 영역(MPR)을 구성하는 제2 메인 패드 영역(MPR2)을 포함할 수 있다. 제2 메인 패드 영역(MPR2)에는 서로 떨어져 위치하는 제2 메인 패드 구조물들(MP2)이 배치될 수 있다. 제2 메인 패드 구조물들(MP2)는 제2 본딩 패드 구조물들이라 칭할 수 있다. 제2 메인 패드 구조물들(MP2)는 제1 반도체 칩(10C)의 제1 메인 패드 구조물들(MP1)과 본딩(접합)될 수 있다.
제2 반도체 칩(20C)은 더미 패드 영역(DPR)을 구성하는 제2 더미 패드 영역(DPR2)을 포함할 수 있다. 제2 더미 패드 영역(DPR2)에는 서로 떨어져 위치하는 제2 더미 패드 구조물들(DP2)이 배치될 수 있다. 제2 더미 패드 구조물들(DP2)은 제1 반도체 칩(10C)의 제1 더미 패드 구조물들(DP1)과 비본딩(비접합)될 수 있다.
일부 실시예에서, 제2 더미 패드 구조물들(DP2)은 제1 더미 패드 구조물들(DP1)과 비교하여 X 방향으로 시프트되어 배치될 수 있다. 도 3 및 도 4에서는 도시하지 않지만, 제2 더미 패드 구조물들(DP2)은 제1 더미 패드 구조물들(DP1)과 비교하여 X 방향 및 Y 방향중 적어도 하나의 방향으로 시프트되어 배치될 수도 있다.
제2 더미 패드 구조물들(DP2)는 제2 메인 패드 영역(MPR2)과 제2 더미 패드 영역(DPR2) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다. 제2 메인 패드 영역(MPR2)의 제2 메인 패드 밀도는 제2 메인 패드 영역(MPR2)의 면적에 대한 제2 메인 패드 구조물들(MP2)의 총면적의 비율일 수 있다. 제2 더미 패드 영역(DPR2)의 제2 더미 패드 밀도는 제2 더미 패드 영역(DPR2)의 면적에 대한 제2 더미 패드 구조물들(DP2)의 총면적의 비율일 수 있다.
제2 더미 패드 밀도는 제2 메인 패드 밀도와 동일 내지 유사하게 할 수 있다. 제2 더미 패드 밀도를 제2 메인 패드 밀도와 동일 내지 유사하게 할 경우, 제2 반도체 칩(20c)의 제조를 위한 화학기계적연마(chemical mechanical polishing, CMP) 공정에서 제2 더미 패드 영역(DPR2)에 디싱(dishing) 현상이나 침식(erosion) 현상을 억제하여 제2 메인 패드 영역(MPR2)과 제2 더미 패드 영역(DPR2)간의 표면 평탄도(surface planarity)를 좋게 할 수 있다.
도 3 내지 도 4에서, 제1 메인 패드 구조물(MP1), 제2 메인 패드 구조물(MP2), 제1 더미 패드 구조물(DP1), 및 제2 더미 패드 구조물(DP2) 모두가 정사각형의 평면 형상을 가진 것으로 예시적으로 도시되었으나, 평면 형상이 이에 한정되는 것은 아니다. 예컨대, 제1 메인 패드 구조물(MP1), 제2 메인 패드 구조물(MP2), 제1 더미 패드 구조물(DP1), 및 제2 더미 패드 구조물(DP2) 모두가 직사각형, 마름모, 라운드진 정사각형, 라운드진 직사각형, 타원형, 원형 등 다양한 형상으로 구현될 수도 있다.
도 3 내지 도 4에는 스크라이브 레인 영역(SR) 내에 제1 더미 패드(DP1) 및 제2 더미 패드(DP2)가 배치되지 않은 것이 예시적으로 도시되었으나, 이와는 달리 스크라이브 레인 영역(SR)의 적어도 일부분 내에 제1 더미 패드(DP1) 및 제2 더미 패드(DP2)가 배치될 수도 있다.
도 5는 도 2의 A-A'선에 따른 단면도이고, 도 6a 및 도 6b는 도 5의 CX2 부분을 설명하기 위한 확대도이고, 도 7은 도 5의 CX1 부분을 설명하기 위한 확대도이다.
구체적으로, 반도체 패키지(100)는 제1 반도체 칩(10C) 상에 배치(또는 본딩)되는 제2 반도체 칩(20C)를 포함할 수 있다. 제1 반도체 칩(10C)은 제1 기판(10W)과, 제1 기판(10W) 상에 배치된 제1 배선 구조물(10MS)을 포함할 수 있다. 제2 반도체 칩(20C)은 제2 기판(20W)과, 제2 기판(20W) 상에 배치된 제2 배선 구조물(20MS)을 포함할 수 있다.
제1 기판(10W) 및 제2 기판(20W)은 실리콘 웨이퍼와 같은 IV족 물질 웨이퍼, 또는 III-V족 화합물 웨이퍼를 기반으로 형성될 수 있다. 제1 기판(10W) 및 제2 기판(20W)은 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다.
제1 기판(10W) 및 제2 기판(20W)은 단결정 웨이퍼에 한정되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 제1 기판(10W) 및 제2 기판(20W)으로서 이용될 수 있다. 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼일 수 있다.
제1 기판(10W) 및 제2 기판(20W)은 불순물 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 제1 기판(10W) 및 제2 기판(20W)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다.
제1 및 제2 반도체 칩(10C, 20C) 각각은 다양한 종류의 개별 소자(individual devices)를 포함할 수 있다. 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
일부 실시예에서, 제1 및 제2 반도체 칩들(10C, 20C) 각각은 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩 중 적어도 하나일 수 있다.
제1 반도체 칩(10C)과 제2 반도체 칩(20C) 사이에는 메인 패드 구조물들(MP1, MP2)과 더미 패드 구조물들(DP1, DP2)이 배치될 수 있다. 더미 패드 구조물들(DP1, DP2)은 메인 패드 구조물들(MP1, MP2)과 떨어져 배치될 수 있다. 제1 반도체 칩(10C)의 제1 배선 구조물(10MS) 상에는 제1 메인 패드 구조물들(MP1)과 제1 더미 패드 구조물들(DP1) 주위를 둘러싸는 제1 본딩 절연층(10UI)이 위치할 수 있다.
제2 반도체 칩(20C)의 제1 배선 구조물(20MS) 상에는 제2 메인 패드 구조물들(MP2)과 제2 더미 패드 구조물들(DP2) 주위를 둘러싸는 제2 본딩 절연층(20UI)이 위치할 수 있다. 제1 본딩 절연층(10UI)및 제2 본딩 절연층(20UI)은 제1 반도체 칩(10C)과 제2 반도체 칩(20C) 사이에 위치할 수 있다.
제1 본딩 절연층(10UI)및 제2 본딩 절연층(20UI)은 유전체층으로 구성할 수 있다. 제1 본딩 절연층(10UI)및 제2 본딩 절연층(20UI)은 실리콘 산화물(SiO2), 탄소 도핑된 실리콘 산화물(C-doped SiO2), 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 폴리머 등으로 구성될 수 있다.
제1 메인 패드 구조물들(MP1)은 X 방향(제1 방향)을 따라 제1 피치(P1)로 이격되어 배치될 수 있다. 제1 더미 패드 구조물들(DP1)은 X 방향(제1 방향)을 따라 제3 피치(P3)로 이격되어 배치될 수 있다. 제3 피치(P3)는 제1 피치(P1)와 동일할 수 있다.
제1 메인 패드 구조물들(MP1) 각각은 제1 반도체 칩(10C)의 상면에 수평한 X 방향(제1 방향)을 따라 제1 폭(W1)을 가질 수 있다. 제1 더미 패드 구조물들(DP1) 각각은 X 방향(제1 방향)을 따라 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제1 폭(W1)과 실질적으로 동일할 수 있다. 제1 메인 패드 구조물들(MP1) 및 제1 더미 패드 구조물들(DP1)은 Z 방향(제3 방향)을 따라 상하폭이 동일할 수 있다.
제2 메인 패드 구조물들(MP2)은 X 방향(제1 방향)을 따라 제2 피치(P2)로 이격되어 배치될 수 있다. 제2 더미 패드 구조물들(DP2)은 X 방향(제1 방향)을 따라 제4 피치(P4)로 이격되어 배치될 수 있다. 제4 피치(P4)는 제3 피치(P3)와 동일할 수 있다.
제2 메인 패드 구조물들(MP2) 각각은 제2 반도체 칩(10C)의 상면에 수평한 X 방향(제1 방향)을 따라 제2 폭(W2)을 가질 수 있다. 제2 더미 패드 구조물들(DP2) 각각은 X 방향(제1 방향)을 따라 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제2 폭(W2)과 실질적으로 동일할 수 있다. 제2 메인 패드 구조물들(MP2) 및 제1 더미 패드 구조물들(DP2)은 Z 방향(제3 방향)을 따라 상하폭이 동일할 수 있다.
일부 실시예에서, 제1 반도체 칩(10C)와 제2 반도체 칩(20C)간의 관계에서 제1 피치(P1), 제2 피치(P2), 제3 피치(P3) 및 제4 피치(P4)는 동일할 수 있다. 일부 실시예에서, 제1 반도체 칩(10C)와 제2 반도체 칩(20C)간의 관계에서 제1 폭(W1), 제2 폭(W2), 제3 폭(W3) 및 제4 폭(W4)는 동일할 수 있다.
제1 반도체 칩(10C) 상의 제1 메인 패드 구조물들(MP1)은 제2 반도체 칩(20C)의 제2 메인 패드 구조물들(MP2)과 본딩(접합)될 수 있다. 제1 반도체 칩(10C) 상의 제1 더미 패드 구조물들(DP1)은 제2 반도체 칩(20C)상의 제2 더미 패드 구조물들(DP2)은 비본딩(비접합)되어 있다. 제1 반도체 칩(10C)상의 제1 더미 패드 구조물들(DP1)은 제2 본딩 절연층(20UI)와 본딩(접합)될 수 있다. 제2 반도체 칩(20C)상의 제2 더미 패드 구조물들(DP2)은 제1 본딩 절연층(10UI)와 본딩(접합)될 수 있다.
여기서, 제1 반도체 칩(10C) 및 제2 반도체 칩(20C)의 구성 및 본딩(접합) 구조를 좀더 자세히 설명한다.
먼저 도 7를 참조하면, 제1 기판(10W) 상에는 제1 집적 회로(10TR)가 형성될 수 있고, 제2 기판(20W) 상에는 제2 집적 회로(20TR)가 형성될 수 있다. 제1 및 제2 집적 회로(10TR, 20TR)는 트랜지스터, 다이오드, 저항, 커패시터 등 다양한 반도체 소자들을 포함할 수 있다. 도 7에서는 집적 회로로서 대표적인 트랜지스터를 도시하고 있다. 트랜지스터는 예컨대, 기판 내에 형성된 소스/드레인 영역, 채널 영역 그리고 기판 상에 형성된 게이트 구조체를 포함할 수 있다.
제1 배선 구조물(10MS)은 제1 기판(10W) 상에 배치되고, 제1 배선층(14A), 제1 콘택(14B, 또는 제1 비아 콘택), 및 제1 층간 절연막(12)을 포함할 수 있다. 제1 집적 회로(10TR)는 제1 배선층(14A) 및 제1 콘택(14B)을 통해 외부와 전기적 신호를 교환할 수 있다. 여기서, 전기적 신호는 전원 전압, 그라운드 전압, 신호 전압 등을 포함할 수 있다. 제1 배선층(14A)은 서로 다른 수직 레벨에 배치되는 복수의 금속층들의 적층 구조를 가질 수 있다. 제1 층간 절연막(12)은 복수의 절연층들의 적층 구조를 가질 수 있고, 제1 층간 절연막(12)이 제1 집적 회로(10TR)를 커버하도록 배치될 수 있다.
제2 배선 구조물(20MS)은 제2 기판(20W) 상에 배치되고, 제2 배선층(24A), 제2 콘택(24B, 또는 제2 비아 콘택), 및 제2 층간 절연막(22)을 포함할 수 있다. 제2 집적 회로(20TR)는 제2 배선층(24A) 및 제2 콘택(24B)을 통해 외부와 전기적 신호를 교환할 수 있다. 제2 배선층(24A)은 서로 다른 수직 레벨에 배치되는 복수의 금속층들의 적층 구조를 가질 수 있다. 제2 층간 절연막(22)은 복수의 절연층들의 적층 구조를 가질 수 있고, 제2 층간 절연막(22)이 제2 집적 회로(10TR)를 커버하도록 배치될 수 있다.
제1 층간 절연막(12) 및 제2 층간 절연막(22A)은 TEOS(tetraethly orthosilicate), TOSZ(Tonen SilaZene), ALD 산화물, FCVD(Flowable Chemical Vapor Deposition) 산화물, HDP(High Density Plasma) 산화물, PEOX (Plasma Enhanced Oxidation) 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 6a, 도 6b 및 도 7에 도시한 바와 같이, 제1 메인 패드 구조물들(MP1)은 제1 반도체 칩(10C)의 제1 배선층(14A) 상에 서로 떨어져 위치한 제1 메인 패드들(16) 및 제1 메인 패드들(16) 상에 위치한 제1 메인 캡핑층들(17)을 포함할 수 있다. 도 6a에 도시한 제1 배선층(14A)는 제1 반도체 칩(20C)의 최상부의 배선층일 수 있다. 제1 배선층(14A)은 제1 메인 패드 구조물들(MP1)과 연결되어 있을 수 있다.
제1 메인 패드들(16)은 제1 금속층(16F) 및 제1 배리어층(16L)을 포함할 수 있다. 제1 배리어층(16L)이 제1 금속층(16F)의 측벽 및 바닥면을 둘러싸며 제1 금속층(16F)과 제1 본딩 절연층(10UI) 사이에 개재될 수 있다. 제1 메인 패드들(16) 및 제1 메인 캡핑층들(17)의 측벽을 둘러싸게 제1 본딩 절연층(10UI)이 배치될 수 있다.
제2 메인 패드 구조물들(MP2)은 제2 반도체 칩(20C)의 제2 배선층(24A) 상에 서로 떨어져 위치한 제2 메인 패드들(26) 및 제2 메인 패드들(26) 상에 위치한 제2 메인 캡핑층들(27)을 포함할 수 있다. 도 6a에 도시한 제2 배선층(24A)는 제2 반도체 칩(20C)의 최상부의 배선층일 수 있다.
제2 메인 패드들(26)는 제2 금속층(26F) 및 제2 배리어층(26L)을 포함할 수 있다. 제2 배리어층(26L)이 제2 금속층(26F)의 측벽 및 바닥면을 둘러싸며 제2 금속층(26F)과 제2 본딩 절연층(20UI) 사이에 개재될 수 있다.
제2 메인 패드들(26) 및 제2 메인 캡핑층들(27)의 측벽을 둘러싸는 제2 본딩 절연층(20UI)이 배치될 수 있다. 제1 메인 패드들(16) 및 제2 메인 패드들(26)은 제1 메인 캡핑층들(17) 및 제2 메인 캡핑층들(27)과 다른 물질로 구성될 수 있다.
제1 메인 패드 구조물들(MP1)의 제1 메인 캡핑층들(17)은 도 6b의 제1 본딩 영역(BD1)으로 표시한 바와 같이 제2 메인 패드 구조물들(MP2)의 제2 메인 캡핑층들(27)과 본딩(접합)되어 있다. 제1 메인 캡핑층들(17) 및 제2 메인 캡핑층들(27)은 서로 접촉된 상태에서 고온 어닐링을 통해 본딩될 수 있다.
제1 더미 패드 구조물들(DP1)은 제1 반도체 칩(10C)의 제1 배선층(14A) 상에 서로 떨어져 위치한 제1 더미 패드들(16D) 및 제1 더미 패드들(16D) 상에 위치한 제1 더미 캡핑층들(17D)을 포함할 수 있다. 제1 더미 패드들(16D)는 제1 더미 금속층(16FD) 및 제1 더미 배리어층(16LD)을 포함할 수 있다.
제1 더미 배리어층(16LD)이 제1 더미 금속층(16FD)의 측벽 및 바닥면을 둘러싸며 제1 더미 금속층(16FD)과 제1 본딩 절연층(10UI) 사이에 개재될 수 있다. 제1 더미 패드들(16D) 및 제1 더미 캡핑층들(17D)의 측벽을 둘러싸는 제1 본딩 절연층(10UI)이 위치할 수 있다.
제2 더미 패드 구조물들(DP2)은 제2 반도체 칩(20C)의 제2 배선층(24A) 상에 서로 떨어져 위치한 제2 더미 패드들(26D) 및 제2 더미 패드들(26D) 상에 위치한 제2 더미 캡핑층들(27D)을 포함할 수 있다. 제2 더미 패드들(26D)는 제2 더미 금속층(26FD) 및 제2 더미 배리어층(26LD)을 포함할 수 있다.
제2 더미 배리어층(26LD)이 제2 더미 금속층(26FD)의 측벽 및 바닥면을 둘러싸며 제2 더미 금속층(26FD)과 제2 본딩 절연층(20UI) 사이에 개재될 수 있다. 제2 더미 패드들(26D) 및 제2 더미 캡핑층들(27D)의 측벽을 둘러싸는 제2 본딩 절연층(20UI)이 위치할 수 있다. 제1 더미 패드들(16D) 및 제2 더미 패드들(26D)은 제1 더미 캡핑층들(17D) 및 제2 더미 캡핑층들(27D)과 다른 물질로 구성될 수 있다.
일부 실시예에서, 제1 메인 패드 구조물들(MP1) 및 제1 더미 패드 구조물들(DP1)은 싱글 다마신 공정을 이용하여 형성될 수 있다. 제2 메인 패드 구조물들(MP2 및 제2 더미 패드 구조물들(DP2은 싱글 다마신 공정을 이용하여 형성될 수 있다.
일부 실시예에서, 제1 금속층(16F), 제1 더미 금속층(16FD), 제2 금속층(26F). 제2 더미 금속층(26FD)은 금속 물질, 예컨대 예컨대 구리, 알루미늄, 은, 코발트, 루테늄, 또는 이들의 합금을 포함할 수 있다. 일부 실시예에서, 제1 배리어층(16L), 제1 더미 배리어층(16LD), 제2 배리어층(26L) 및 제2 더미 배리어층(26LD)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN) 중 적어도 하나를 포함할 수 있다.
제1 더미 패드 구조물들(DP1)의 제1 더미 캡핑층들(17D)은 제2 더미 패드 구조물들(DP2)의 제2 더미 캡핑층들(27D)과 비본딩(비접합)되어 있다. 제1 본딩 절연층(10UI)는 도 6b의 제2 본딩 영역(BD2)으로 도시한 바와 같이 제2 본딩 절연층(20UI)와 본딩되어 있다. 제1 본딩 절연층(10UI)과 제2 본딩 절연층(20UI)은 서로 접촉된 상태에서 고온 어닐링 공정을 통해 본딩될 수 있다.
제1 더미 패드 구조물들(DP1)의 제1 더미 캡핑층들(17D)는 도 6b의 제3 본딩 영역(BD3)로 도시한 바와 같이 제2 본딩 절연층(20UI)와 본딩(접합)되어 있다. 제1 더미 캡핑층들(17D)과 제2 본딩 절연층(20UI)는 서로 접촉된 상태에서 고온 어닐닝 공정을 통해 본딩될 수 있다.
제2 더미 패드 구조물들(DP2)의 제2 더미 캡핑층들(27D)는 도 6b의 제4 본딩 영역(BD4)로 도시한 바와 같이 제1 본딩 절연층(10UI)와 본딩(접합)되어 있다. 제2 더미 캡핑층들(27D)과 제1 본딩 절연층(10UI)는 서로 접촉된 상태에서 고온 어닐닝 공정을 통해 본딩될 수 있다.
일부 실시예에서, 제1 메인 패드들(16), 제2 메인 패드들(26), 제1 더미 패드들(16D) 및 제2 더미 패드들(26D)은 금속 물질, 예컨대 구리, 알루미늄, 은, 코발트, 루테늄, 또는 이들의 합금을 포함할 수 있다. 제1 메인 캡핑층들(17), 제2 메인 캡핑층들(27), 제1 더미 캡핑층들(17D), 및 제2 더미 캡핑층들(27D)은 금속 화합물을 포함할 수 있다.
일부 실시예에서, 제1 메인 캡핑층들(17), 제2 메인 캡핑층들(27), 제1 더미 캡핑층들(17D), 및 제2 더미 캡핑층들(27D)은 실리콘과 금속 화합물을 잘 형성할 수 있는 물질일 수 있다. 일부 실시예에서, 제1 메인 캡핑층들(17), 제2 메인 캡핑층들(27), 제1 더미 캡핑층들(17D), 및 제2 더미 캡핑층들(27D)은 망간, 알루미늄, 티타늄, 또는 이들의 합금을 포함할 수 있다.
이상과 같은 반도체 패키지(100)는 제1 반도체 칩(10C)의 제1 메인 패드들(16) 상의 제1 캡핑층들(17)과 제2 반도체 칩(20C)의 제2 메인 패드들(26) 상의 제2 캡핑층들(27)을 서로 접합시켜 본딩 강도를 증가시킴으로써 본딩 신뢰성을 향상시킬 수 있다.
더하여, 반도체 패키지(100)는 제1 반도체 칩(10C)의 제1 본딩 절연층(10UI)을 제2 반도체 칩(20C)의 제1 본딩 절연층(20UI)을 접합시켜 본딩 강도를 증가시킴으로써 본딩 신뢰성을 향상시킬 수 있다.
더하여, 본 발명의 기술적 사상의 반도체 패키지(100)는 제1 반도체 칩(10C)의 제1 더미 캡핑층들(17D)과 제2 본딩 절연층(20UI)을 본딩(접합)하고, 제2 반도체 칩(20C)의 제2 더미 캡핑층들(27D)과 제1 본딩 절연층(10UI)을 접합시켜 본딩 강도를 증가시킴으로써 본딩 신뢰성을 향상시킬 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 의한 반도체 패키지의 단면도들이다.
구체적으로, 도 8a 및 도 8b의 반도체 패키지(100A)는 도 6a 및 도 6b의 반도체 패키지(100)과 비교할 때 제1 메인 패드 구조물들(MP1)의 제5 폭(W5) 및 제2 메인 패드 구조물들(MP2)의 제6 폭(W6)이 각각 제1 더미 패드 구조물들(DP1)의 제3 폭(W3) 및 제2 더미 패드 구조물들(DP2)의 제4 폭(W4)과 다른 것을 제외하고는 동일할 수 있다. 도 8a 및 도 8b에서, 도 6a 및 도 6b와 동일한 내용은 간단히 설명하거나 생략한다.
도 8a를 참조하면, 제1 메인 패드 구조물들(MP1) 각각은 제1 반도체 칩(도 5의 10C)의 상면에 수평한 X 방향(제1 방향)을 따라 제5 폭(W5)을 가질 수 있다. 제1 더미 패드 구조물들(DP1) 각각은 X 방향(제1 방향)을 따라 제3 폭(W3)을 가질 수 있다. 제5 폭(W5)는 제3 폭(W3)보다 클 수 있다. 제1 메인 패드 구조물들(MP1) 및 제1 더미 패드 구조물들(DP1)은 Z 방향(제3 방향)을 따라 상하폭이 동일할 수 있다.
제2 메인 패드 구조물들(MP2) 각각은 제2 반도체 칩(도 5의 20C)의 상면에 수평한 X 방향(제1 방향)을 따라 제6 폭(W6)을 가질 수 있다. 제6 폭(W6)은 제5 폭(W5)과 동일할 수 있다. 제2 더미 패드 구조물들(DP2) 각각은 X 방향(제1 방향)을 따라 제4 폭(W4)을 가질 수 있다. 제6 폭(W6)는 제4 폭(W4)보다 클 수 있다. 제4 폭(W4)는 제3 폭(W3)와 동일할 수 있다. 제2 메인 패드 구조물들(MP2) 및 제2 더미 패드 구조물들(DP2)은 Z 방향(제3 방향)을 따라 상하폭이 동일할 수 있다.
도 8b를 참조하면, 반도체 패키지(100A)는 폭이 넓은 제5 폭(W5)을 갖는 제1 메인 패드 구조물들(MP1)이 제5 본딩 영역(BD5)으로 도시한 바와 같이 폭이 넓은 제6 폭(W6)을 갖는 제2 메인 패드 구조물들(MP2)과 본딩되어 있다. 이에 따라, 반도체 패키지(100A)는 제1 반도체 칩(도 5의 10C) 및 제2 반도체 칩(도 5의 20C) 간의 본딩 강도를 증가시켜 본딩 신뢰성을 향상시킬 수 있다.
도 8a 및 도 8b에서는, 제1 메인 패드 구조물들(MP1) 및 제2 메인 패드 구조물들(MP2)의 폭들이 제1 더미 패드 구조물들(DP1) 및 제2 더미 패드 구조물들(DP2)의 폭들보다 큰 것을 예로 들었으나, 반대로 제1 메인 패드 구조물들(MP1) 및 제2 메인 패드 구조물들(MP2)의 폭들이 제1 더미 패드 구조물들(DP1) 및 제2 더미 패드 구조물들(DP2)의 폭들보다 작을 수도 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 의한 반도체 패키지의 단면도들이다.
구체적으로, 도 9a 및 도 9b의 반도체 패키지(100B, 100C)는 제1 본딩 영역들(BD1A, BD1B)이 도 6a, 도 6b 및 도 7의 반도체 패키지(100)의 제1 본딩 영역(BD1)과 다른 것을 제외하고는 동일할 수 있다. 도 9a 및 도 9b에서, 도 6a, 도 6b 및 도 7과 동일한 내용은 간단히 설명하거나 생략한다.
도 9a를 참조하면, 제1 본딩 영역(BD1A)에서는 제1 메인 패드 구조물들(MP1)이 제2 메인 패드 구조물들(MP2)과 Z 방향(제3 방향)으로 완전히 오버랩되어 있지 않다. 이에 따라, 제1 메인 패드 구조물들(MP1)의 제1 캡핑층들(17)은 참조번호 30으로 도시한 바와 같이 제2 본딩 절연층(20UI)와 본딩되어 있다. 제2 메인 패드 구조물들(MP2)의 제2 캡핑층들(27)은 참조번호 32로 도시한 바와 같이 제1 본딩 절연층(10UI)와 본딩되어 있다.
이와 같은 반도체 패키지(100B)는 제1 메인 패드 구조물들(MP1)의 제1 캡핑층들(17)이 제2 본딩 절연층(20UI)과 본딩되고, 제2 메인 패드 구조물들(MP2)의 제2 캡핑층들(27)이 제1 본딩 절연층(10UI)과 본딩되더라도 제1 반도체 칩(도 5의 10C) 및 제2 반도체 칩(도 5의 20C) 간의 본딩 강도는 유지되어 본딩 신뢰성을 향상시킬 수 있다.
도 9b를 참조하면, 제1 본딩 영역(BD1B)에서도 제1 본딩 영역(BD1B)과 마찬가지로 제1 메인 패드 구조물들(MP1)이 제2 메인 패드 구조물들(MP2)과 Z 방향(제3 방향)으로 완전히 오버랩되어 있지 않다. 제1 메인 패드 구조물들(MP1)의 제1 캡핑층들(17a, 17b)은 X 방향(제1 방향)으로 연속되어 있지 않고 분리되어 있다. 제1 캡핑층들(17a, 17b)은 금속 화합물일 수 있다. 제2 메인 패드 구조물들(MP2)의 제2 캡핑층들(27a, 27b)은 X 방향(제1 방향)으로 연속되어 있지 않고 분리되어 있다. 제2 캡핑층들(27a, 27b)은 금속 화합물일 수 있다.
이에 따라, 제1 메인 패드 구조물들(MP1)의 제1 캡핑층들(17a)은 참조번호 36으로 도시한 바와 같이 제2 메인 패드 구조물들(MP2)의 제2 메인 패드들(26) 또는 제2 캡핑층들(27a)과 본딩되어 있다. 제1 메인 패드 구조물들(MP1)의 제1 캡핑층들(17b)은 참조번호 38으로 도시한 바와 같이 제2 메인 패드 구조물들(MP2)의 제2 메인 패드들(26)과 본딩되어 있다.
그리고, 제2 메인 패드 구조물들(MP2)의 제2 캡핑층들(27a)은 참조번호 36으로 도시한 바와 같이 제1 메인 패드 구조물들(MP1)의 제1 메인 패드들(16) 또는 제1 캡핑층들(17a)과 본딩되어 있다. 제2 메인 패드 구조물들(MP2)의 제2 캡핑층들(27b)은 참조번호 34으로 도시한 바와 같이 제1 메인 패드 구조물들(MP1)의 제1 메인 패드들(16)과 본딩되어 있다.
이와 같이 반도체 패키지(100C)는 제1 메인 패드 구조물들(MP1)의 제1 캡핑층들(17a, 17b)이 제2 메인 패드 구조물들(MP2)의 제2 메인 패드들(26) 또는 제2 캡핑층들(27a)과 본딩되어 있고, 제2 메인 패드 구조물들(MP2)의 제2 캡핑층들(27a)은 제1 메인 패드 구조물들(MP1)의 제1 메인 패드들(16) 또는 제1 캡핑층들(17a)과 본딩되어 있더라도 제1 반도체 칩(도 5의 10C) 및 제2 반도체 칩(도 5의 20C) 간의 본딩 강도는 유지되어 본딩 신뢰성을 향상시킬 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 평면도이고, 도 11는 도 10의 반도체 패키지의 패드 배치를 나타내는 평면도이고, 도 12 및 도 13는 각각 도 10 및 도 11의 제1 반도체 칩 및 제2 반도체 칩의 패드 배치를 나타내는 평면도들이다.
구체적으로, 도 10 내지 도 13에 설명하는 반도체 패키지(200)은 도 1 내지 도 4의 반도체 패키지와 비교할 때 메인 패드 영역들(MPR_A, MPR_B)과 더미 패드 영역(DPR_A)의 배치가 다른 것을 제외하고는 동일할 수 있다. 도 10 내지 도 13에서, 도 1 내지 도 4와 동일한 내용은 간단히 설명하거나 생략한다.
도 10 및 도 11에 도시한 바와 같이 반도체 패키지(200)는 제1 반도체 칩(10C)과 제2 반도체 칩(20C)이 본딩(접합)된 구조를 가질 수 있다. 반도체 패키지(200)는 제1 반도체 칩(10C) 상에 제2 반도체 칩(20C)이 적층되어 본딩(접합)된 구조를 가질 수 있다.
제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 좌측 및 우측 영역에 각각 좌측메인 패드 영역(MPR_A) 및 우측 메인 패드 영역(MPR_B)이 배치되어 있고, 좌측 및 우측 메인 패드 영역들(MPR_A, MPR_B) 사이의 중간 영역에 증간 더미 패드 영역(DPR_A)이 위치할 수 있다. 제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 에지 영역에 스크라이브 레인 영역(SR)이 배치될 수 있다.
좌측 및 우측 메인 패드 영역(MPR_A 및 MPR_B)에는 서로 떨어져 위치하는 메인 패드 구조물들(MP)이 배치될 수 있다. 메인 패드 구조물들(MP)는 본딩 패드 구조물들이라 칭할 수 있다. 메인 패드 구조물들(MP)은 제1 반도체 칩(10C)와 제2 반도체 칩(20C)를 전기적으로 연결하는 구조물일 수 있다.
중간 더미 패드 영역(DPR_A)에는 서로 떨어져 위치하는 더미 패드 구조물들(DP)이 배치될 수 있다. 더미 패드 구조물들(DP)은 제1 반도체 칩(10C)와 제1 반도체 칩(20C)를 전기적으로 연결하지 않는 구조물일 수 있다. 더미 패드 구조물들(DP)는 좌측 및 우측 메인 패드 영역(MPR_A 및 MPR_B)과 중간 더미 패드 영역(DPR_A) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 12에 도시한 바와 같이 제1 반도체 칩(10C)은 좌측 및 우측 메인 패드 영역(MPR_A 및 MPR_B)을 구성하는 제1 메인 패드 영역(MPR1)을 포함할 수 있다. 제1 메인 패드 영역(MPR1)에는 서로 떨어져 위치하는 제1 메인 패드 구조물들(MP1)이 배치될 수 있다. 제1 메인 패드 구조물들(MP1)는 제1 본딩 패드 구조물들이라 칭할 수 있다.
제1 반도체 칩(10C)은 중간 더미 패드 영역(DPR_A)을 구성하는 제1 더미 패드 영역(DPR1)을 포함할 수 있다. 제1 더미 패드 영역(DPR1)에는 서로 떨어져 위치하는 제1 더미 패드 구조물들(DP1)이 배치될 수 있다. 제1 더미 패드 구조물들(DP1)는 제1 메인 패드 영역(MPR1)과 제1 더미 패드 영역(DPR1) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 13에 도시한 바와 같이 제2 반도체 칩(20C)은 좌측 및 우측 메인 패드 영역(MPR_A 및 MPR_B)을 구성하는 제2 메인 패드 영역(MPR2)을 포함할 수 있다. 제2 메인 패드 영역(MPR2)에는 서로 떨어져 위치하는 제2 메인 패드 구조물들(MP2)이 배치될 수 있다. 제2 메인 패드 구조물들(MP2)는 제2 본딩 패드 구조물들이라 칭할 수 있다. 제2 메인 패드 구조물들(MP2)는 제1 반도체 칩(10C)의 제1 메인 패드 구조물들(MP1)과 본딩(접합)될 수 있다.
제2 반도체 칩(20C)은 중간 더미 패드 영역(DPR_A)을 구성하는 제2 더미 패드 영역(DPR2)을 포함할 수 있다. 제2 더미 패드 영역(DPR2)에는 서로 떨어져 위치하는 제2 더미 패드 구조물들(DP2)이 배치될 수 있다. 제2 더미 패드 구조물들(DP2)은 제1 반도체 칩(10C)의 제1 더미 패드 구조물들(DP1)과 비본딩(비접합)될 수 있다.
일부 실시예에서, 제2 더미 패드 구조물들(DP2)은 제1 더미 패드 구조물들(DP1)과 비교하여 X 방향으로 시프트되어 배치될 수 있다. 제2 더미 패드 구조물들(DP2)는 제2 메인 패드 영역(MPR2)과 제2 더미 패드 영역(DPR2) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 14는 도 11의 B1-B'선에 따른 단면도이다.
구체적으로, 도 14는 도 5에 해당하는 도면일 수 있다. 도 14에서, 도 5와 동일한 내용은 간단히 설명하거나 생략한다. 반도체 패키지(100)는 제1 반도체 칩(10C) 상에 배치(또는 본딩)되는 제2 반도체 칩(20C)를 포함할 수 있다.
제1 반도체 칩(10C)은 제1 기판(10W)과, 제1 기판(10W) 상에 배치된 제1 배선 구조물(10MS)을 포함할 수 있다. 제2 반도체 칩(20C)은 제2 기판(20W)과, 제2 기판(20W) 상에 배치된 제2 배선 구조물(20MS)을 포함할 수 있다.
제1 메인 패드 구조물들(MP1)은 X 방향(제1 방향)을 따라 제1 피치(P1a)로 이격되어 배치될 수 있다. 제1 더미 패드 구조물들(DP1)은 X 방향(제1 방향)을 따라 제3 피치(P3a)로 이격되어 배치될 수 있다. 제3 피치(P3a)는 제1 피치(P1a)와 동일할 수 있다.
제1 메인 패드 구조물들(MP1) 각각은 제1 반도체 칩(10C)의 상면에 수평한 X 방향(제1 방향)을 따라 제1 폭(W1a)을 가질 수 있다. 제1 더미 패드 구조물들(DP1) 각각은 X 방향(제1 방향)을 따라 제3 폭(W3a)을 가질 수 있다. 제3 폭(W3a)은 제1 폭(W1a)과 실질적으로 동일할 수 있다. 제1 메인 패드 구조물들(MP1) 및 제1 더미 패드 구조물들(DP1)은 Z 방향(제3 방향)을 따라 상하폭이 동일할 수 있다.
제2 메인 패드 구조물들(MP2)은 X 방향(제1 방향)을 따라 제2 피치(P2a)로 이격되어 배치될 수 있다. 제2 더미 패드 구조물들(DP2)은 X 방향(제1 방향)을 따라 제4 피치(P4a)로 이격되어 배치될 수 있다. 제4 피치(P4a)는 제3 피치(P3a)와 동일할 수 있다.
제2 메인 패드 구조물들(MP2) 각각은 제2 반도체 칩(10C)의 상면에 수평한 X 방향(제1 방향)을 따라 제2 폭(W2a)을 가질 수 있다. 제2 더미 패드 구조물들(DP2) 각각은 X 방향(제1 방향)을 따라 제4 폭(W4a)을 가질 수 있다. 제4 폭(W4a)은 제2 폭(W2a)과 실질적으로 동일할 수 있다. 제2 메인 패드 구조물들(MP2) 및 제1 더미 패드 구조물들(DP2)은 Z 방향(제3 방향)을 따라 상하폭이 동일할 수 있다.
일부 실시예에서, 제1 반도체 칩(10C)와 제2 반도체 칩(20C)간의 관계에서 제1 피치(P1a), 제2 피치(P2a), 제3 피치(P3a) 및 제4 피치(P4a)는 동일할 수 있다. 일부 실시예에서, 제1 반도체 칩(10C)와 제2 반도체 칩(20C)간의 관계에서 제1 폭(W1a), 제2 폭(W2a), 제3 폭(W3a) 및 제4 폭(W4a)는 동일할 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 패드 배치를 나타내는 평면도이고, 도 16 및 도 17는 각각 도 15의 제1 반도체 칩 및 제2 반도체 칩의 패드 배치를 나타내는 평면도들이다.
구체적으로, 도 15 내지 도 17에 설명하는 반도체 패키지(200A)은 도 10 내지 도 13의 반도체 패키지(200)와 비교할 때 메인 패드 영역들(MPR_Aa, MPR_Ba)과 더미 패드 영역(DPR_Aa)의 모양이나 형태가 다른 것을 제외하고는 동일할 수 있다. 도 15 내지 도 17에서, 도 10 내지 도 13과 동일한 내용은 간단히 설명하거나 생략한다.
도 15에 도시한 바와 같이 반도체 패키지(200A)는 제1 반도체 칩(10C)과 제2 반도체 칩(20C)이 본딩(접합)된 구조를 가질 수 있다. 반도체 패키지(200A)는 제1 반도체 칩(10C) 상에 제2 반도체 칩(20C)이 적층되어 본딩(접합)된 구조를 가질 수 있다.
제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 좌측 및 우측 영역에 각각 좌측메인 패드 영역(MPR_Aa) 및 우측 메인 패드 영역(MPR_Ba)이 배치되어 있고, 좌측 및 우측 메인 패드 영역들(MPR_Aa, MPR_Ba)의 사이의 중간 영역에 증간 더미 패드 영역(DPR_Aa)이 위치할 수 있다. 제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 에지 영역에 스크라이브 레인 영역(SR)이 배치될 수 있다.
좌측 및 우측 메인 패드 영역(MPR_Aa 및 MPR_Ba)에는 서로 떨어져 위치하는 메인 패드 구조물들(MP)이 배치될 수 있다. 메인 패드 구조물들(MP)는 본딩 패드 구조물들이라 칭할 수 있다. 메인 패드 구조물들(MP)은 제1 반도체 칩(10C)와 제2 반도체 칩(20C)를 전기적으로 연결하는 구조물일 수 있다.
중간 더미 패드 영역(DPR_Aa)에는 서로 떨어져 위치하는 더미 패드 구조물들(DP)이 배치될 수 있다. 더미 패드 구조물들(DP)은 제1 반도체 칩(10C)와 제1 반도체 칩(20C)를 전기적으로 연결하지 않는 구조물일 수 있다.
더미 패드 구조물들(DP)은 제1 더미 패드 구조물들(DP1a) 및 제2 더미 패드 구조물들(DP2a)을 포함할 수 있다. 제1 더미 패드 구조물들(DP1a)은 제2 더미 패드 구조물들(DP2a)과 모양이 다를 수 있다. 제1 더미 패드 구조물들(DP1a) 내에 제2 더미 패드 구조물들(DP2a)이 배치될 수 있다.
제1 더미 패드 구조물들(DP1a)은 평면적으로 제2 더미 패드 구조물들(DP2a)과 오버랩되지 않을 수 있다. 더미 패드 구조물들(DP)는 좌측 및 우측 메인 패드 영역(MPR_Aa 및 MPR_Ba)과 중간 더미 패드 영역(DPR_Aa) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 16에 도시한 바와 같이 제1 반도체 칩(10C)은 좌측 및 우측 메인 패드 영역(MPR_Aa 및 MPR_Ba)을 구성하는 제1 메인 패드 영역(MPR1)을 포함할 수 있다. 제1 메인 패드 영역(MPR1)에는 서로 떨어져 위치하는 제1 메인 패드 구조물들(MP1)이 배치될 수 있다. 제1 메인 패드 구조물들(MP1)는 제1 본딩 패드 구조물들이라 칭할 수 있다.
제1 반도체 칩(10C)은 중간 더미 패드 영역(DPR_Aa)을 구성하는 제1 더미 패드 영역(DPR1)을 포함할 수 있다. 제1 더미 패드 영역(DPR1)에는 서로 떨어져 위치하는 제1 더미 패드 구조물들(DP1a)이 배치될 수 있다. 제1 더미 패드 구조물들 각각은 평면적으로 내부 공간(IC)을 갖는 속빈 패턴으로 구성될 수 있다. 제1 더미 패드 구조물들(DP1a)는 제1 메인 패드 영역(MPR1)과 제1 더미 패드 영역(DPR1) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 17에 도시한 바와 같이 제2 반도체 칩(20C)은 좌측 및 우측 메인 패드 영역(MPR_Aa 및 MPR_Ba)을 구성하는 제2 메인 패드 영역(MPR2)을 포함할 수 있다. 제2 메인 패드 영역(MPR2)에는 서로 떨어져 위치하는 제2 메인 패드 구조물들(MP2)이 배치될 수 있다. 제2 메인 패드 구조물들(MP2)는 제2 본딩 패드 구조물들이라 칭할 수 있다. 제2 메인 패드 구조물들(MP2)는 제1 반도체 칩(10C)의 제1 메인 패드 구조물들(MP1)과 본딩(접합)될 수 있다.
제2 반도체 칩(20C)은 중간 더미 패드 영역(DPR_Aa)을 구성하는 제2 더미 패드 영역(DPR2)을 포함할 수 있다. 제2 더미 패드 영역(DPR2)에는 서로 떨어져 위치하는 제2 더미 패드 구조물들(DP2a)이 배치될 수 있다.
제2 더미 패드 구조물들(DP2a)은 평면적으로 제1 더미 패드 구조물들(DP1a)을 구성하는 속빈 패턴의 내부 공간(IC)에 위치하는 속이 찬 고체 패턴일 수 있다. 제2 더미 패드 구조물들(DP2a)은 제1 반도체 칩(10C)의 제1 더미 패드 구조물들(DP1a)과 비본딩(비접합)될 수 있다. 제2 더미 패드 구조물들(DP2a)는 제2 메인 패드 영역(MPR2)과 제2 더미 패드 영역(DPR2) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 18는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 패드 배치를 나타내는 평면도이고, 도 19 및 도 20는 각각 도 18의 제1 반도체 칩 및 제2 반도체 칩의 패드 배치를 나타내는 평면도들이다.
구체적으로, 도 18 내지 도 20에 설명하는 반도체 패키지(200B)은 도 10 내지 도 13의 반도체 패키지(200)와 비교할 때 메인 패드 영역들(MPR_Ab, MPR_Bb)과 더미 패드 영역(DPR_Ab)의 모양이나 형태가 다른 것을 제외하고는 동일할 수 있다. 도 18 내지 도 20에서, 도 10 내지 도 13과 동일한 내용은 간단히 설명하거나 생략한다.
도 18에 도시한 바와 같이 반도체 패키지(200B)는 제1 반도체 칩(10C)과 제2 반도체 칩(20C)이 본딩(접합)된 구조를 가질 수 있다. 반도체 패키지(200B)는 제1 반도체 칩(10C) 상에 제2 반도체 칩(20C)이 적층되어 본딩(접합)된 구조를 가질 수 있다.
제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 좌측 및 우측 영역에 각각 좌측메인 패드 영역(MPR_Ab) 및 우측 메인 패드 영역(MPR_Bb)이 배치되어 있고, 좌측 및 우측 메인 패드 영역들(MPR_Ab, MPR_Bb)의 사이의 중간 영역에 증간 더미 패드 영역(DPR_Ab)이 위치할 수 있다. 제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 에지 영역에 스크라이브 레인 영역(SR)이 배치될 수 있다.
좌측 및 우측 메인 패드 영역(MPR_Ab 및 MPR_Bb)에는 서로 떨어져 위치하는 메인 패드 구조물들(MP)이 배치될 수 있다. 메인 패드 구조물들(MP)는 본딩 패드 구조물들이라 칭할 수 있다. 메인 패드 구조물들(MP)은 제1 반도체 칩(10C)와 제2 반도체 칩(20C)를 전기적으로 연결하는 구조물일 수 있다.
중간 더미 패드 영역(DPR_Ab)에는 서로 떨어져 위치하는 더미 패드 구조물들(DP)이 배치될 수 있다. 더미 패드 구조물들(DP)은 제1 반도체 칩(10C)와 제1 반도체 칩(20C)를 전기적으로 연결하지 않는 구조물일 수 있다.
더미 패드 구조물들(DP)은 제1 더미 패드 구조물들(DP1b) 및 제2 더미 패드 구조물들(DP2b)을 포함할 수 있다. 제1 더미 패드 구조물들(DP1b)은 제2 더미 패드 구조물들(DP2b)은 X 방향으로 번갈아 배치될 수 있다. 제2 더미 패드 구조물들(DP2b)은 제1 더미 패드 구조물들(DP1b) 사이에 배치될 수 있다.
제1 더미 패드 구조물들(DP1b)은 평면적으로 제2 더미 패드 구조물들(DP2b)과 오버랩되지 않을 수 있다. 더미 패드 구조물들(DP)는 좌측 및 우측 메인 패드 영역(MPR_Ab 및 MPR_Bb)과 중간 더미 패드 영역(DPR_Ab) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 19에 도시한 바와 같이 제1 반도체 칩(10C)은 좌측 및 우측 메인 패드 영역(MPR_Ab 및 MPR_Bb)을 구성하는 제1 메인 패드 영역(MPR1)을 포함할 수 있다. 제1 메인 패드 영역(MPR1)에는 서로 떨어져 위치하는 제1 메인 패드 구조물들(MP1)이 배치될 수 있다. 제1 메인 패드 구조물들(MP1)는 제1 본딩 패드 구조물들이라 칭할 수 있다.
제1 반도체 칩(10C)은 중간 더미 패드 영역(DPR_Ab)을 구성하는 제1 더미 패드 영역(DPR1)을 포함할 수 있다. 제1 더미 패드 영역(DPR1)에는 서로 떨어져 위치하는 제1 더미 패드 구조물들(DP1b)이 배치될 수 있다. 제1 더미 패드 구조물들(DP1b) 각각은 평면적으로 Y 방향으로 연장되는 라인형 패턴일 수 있다. 제1 더미 패드 구조물들(DP1b)는 제1 메인 패드 영역(MPR1)과 제1 더미 패드 영역(DPR1) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 20에 도시한 바와 같이 제2 반도체 칩(20C)은 좌측 및 우측 메인 패드 영역(MPR_Ab 및 MPR_Bb)을 구성하는 제2 메인 패드 영역(MPR2)을 포함할 수 있다. 제2 메인 패드 영역(MPR2)에는 서로 떨어져 위치하는 제2 메인 패드 구조물들(MP2)이 배치될 수 있다. 제2 메인 패드 구조물들(MP2)는 제2 본딩 패드 구조물들이라 칭할 수 있다. 제2 메인 패드 구조물들(MP2)는 제1 반도체 칩(10C)의 제1 메인 패드 구조물들(MP1)과 본딩(접합)될 수 있다.
제2 반도체 칩(20C)은 중간 더미 패드 영역(DPR_Ab)을 구성하는 제2 더미 패드 영역(DPR2)을 포함할 수 있다. 제2 더미 패드 영역(DPR2)에는 서로 떨어져 위치하는 제2 더미 패드 구조물들(DP2b)이 배치될 수 있다.
제2 더미 패드 구조물들(DP2b)은 평면적으로 평면적으로 Y 방향으로 연장되는 라인형 패턴일 수 있다. 제2 더미 패드 구조물들(DP2b)은 제1 반도체 칩(10C)의 제1 더미 패드 구조물들(DP1b)과 비본딩(비접합)될 수 있다. 제2 더미 패드 구조물들(DP2b)는 제2 메인 패드 영역(MPR2)과 제2 더미 패드 영역(DPR2) 사이의 패드 밀도를 조절하기 위하여 제공될 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 패드 배치를 나타내는 평면도이다.
구체적으로, 도 21에 설명하는 반도체 패키지(200C)은 도 10 내지 도 13의 반도체 패키지(200)와 비교할 때 메인 패드 영역들(MPR_Ac, MPR_D)과 더미 패드 영역(DPR_B)의 배치가 다른 것을 제외하고는 동일할 수 있다. 도 21에서, 도 10 내지 도 13과 동일한 내용은 간단히 설명하거나 생략한다.
도 21에 도시한 바와 같이 반도체 패키지(200C)는 제1 반도체 칩(10C)과 제2 반도체 칩(20C)이 본딩(접합)된 구조를 가질 수 있다. 반도체 패키지(200C)는 제1 반도체 칩(10C) 상에 제2 반도체 칩(20C)이 적층되어 본딩(접합)된 구조를 가질 수 있다.
제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 좌측 영역에 좌측 메인 패드 영역(MPR_Ac)가 배치되어 있고, 상측 영역에 상측 메인 패드 영역(MPR_D)이 배치되어 있고, 좌측 메인 패드 영역(MPR_A)의 우측 및 상측 메인 패드 영역(MPR_D)의 아래에 하측 더미 패드 영역(DPR_B)이 위치할 수 있다. 제1 반도체 칩(10C)과 제2 반도체 칩(20C)은 에지 영역에 스크라이브 레인 영역(SR)이 배치될 수 있다.
앞서 설명한 바와 같이 좌측 메인 패드 영역(MPR_Ac) 및 상측 메인 패드 영역(MPR_D)에는 메인 패드 구조물들(MP)이 배치될 수 있고, 하측 더미 패드 영역(DPR_B)에는 더미 패드 구조물들(DP)은 배치될 수 있다. 이와 같이 반도체 패키지(200C)는 다양한 형태로 메인 패드 영역들(MPR_Ac, MPR_D) 및 더미 패드 영역(DPR_B)이 배치될 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
구체적으로, 반도체 패키지(1000)는 제1 반도체 칩(110C), 제2 반도체 칩(120C), 제3 반도체 칩(130C), 및 제4 반도체 칩(140C)을 포함할 수 있다. 제1 반도체 칩(110C)은 제1 기판(110)의 제1 면 상에 배치된 배선층(114) 및 층간 절연막(112A)을 포함할 수 있고, 층간 절연막(112A) 상에 본딩 절연층(112B), 메인 패드(116MP)와 더미 패드(116DP)가 배치될 수 있다. 제1 기판(110)의 제2 면 상에는 상부 절연층(112C), 본딩 절연층(112D), 메인 패드(119MP) 및 더미 패드(119DP)가 배치될 수 있다.
마찬가지로, 제2 내지 제4 반도체 칩(120C, 130C, 140C)은 제2 내지 제4 기판(120, 130, 140)의 제1 면 상에 배치된 배선층(124, 134, 144) 및 층간 절연막(122A, 132A, 142A)을 포함할 수 있고, 층간 절연막(122A, 132A, 142A) 상에 본딩 절연층(122B, 132B, 142B), 메인 패드(126MP, 136MP, 146MP)와 더미 패드(126DP, 136DP, 146DP)가 배치될 수 있다. 제2 및 제3 기판(120, 130)의 제2 면 상에는 상부 절연층(122C, 132C), 본딩 절연층(122D, 132D), 메인 패드(129MP, 139MP)와 더미 패드(129DP, 139DP)가 배치될 수 있다.
제1 반도체 칩(110C)은 제1 기판(110)을 관통하는 관통 비아(118A)와, 제1 기판(110)의 제2 면 상에 배치되며 관통 비아(118A)를 메인 패드(126MP)에 연결시키는 상부 배선층(118B) 및 메인 패드(119MP)을 더 포함할 수 있다. 마찬가지로, 제2 및 제3 반도체 칩(120C, 130C)은 제2 및 제3 기판(120, 130)을 관통하는 관통 비아(128A, 138A)와, 제2 및 제3 기판(120, 130)의 제2 면 상에 배치되며 관통 비아(128A, 138A)를 메인 패드(136MP, 146MP)에 연결시키는 상부 배선층(128B, 138B) 및 메인 패드(129MP, 139MP))을 더 포함할 수 있다.
제1 반도체 칩(110C)의 더미 패드(119DP)는 제2 반도체 칩(120C)의 더미 패드(126DP)와 접촉되지 않는다. 제2 반도체 칩(120C)의 더미 패드(129DP)는 제3 반도체 칩(130C)의 더미 패드(136DP)와 접촉되지 않는다. 제3 반도체 칩(130C)의 더미 패드(139DP)는 제4 반도체 칩(140C)의 더미 패드(146DP)와 접촉되지 않는다.
제1 내지 제4 반도체 칩(110C, 120C, 130C, 140C)의 상면 및 측면을 둘러싸는 몰딩재(160)가 더 배치될 수 있고, 제1 반도체 칩(110C)의 제1 면 상에 배치된 메인 패드(116MP)와 더미 패드(116DP)에 연결 범프(170)가 부착될 수 있다. 몰딩재(160)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 등을 포함할 수 있으나, 일부 실시예들에서 몰딩재(160)는 제1 내지 제4 반도체 칩(110C, 120C, 130C, 140C)의 측면만을 커버하거나, 생략될 수 있다.
예시적인 실시예들에서, 제1 내지 제4 반도체 칩(110C, 120C, 130C, 140C)은 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 제1 내지 제4 반도체 칩(110C, 120C, 130C, 140C)은 모두 동일한 종류의 메모리 칩일 수 있거나, 제1 내지 제4 반도체 칩(110C, 120C, 130C, 140C) 중 적어도 하나가 로직 칩이고 제1 내지 제4 반도체 칩(110C, 120C, 130C, 140C) 중 나머지가 메모리 칩일 수도 있다.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
구체적으로, 반도체 패키지(1000A)는 인터포저(500)를 더 포함할 수 있다. 인터포저(500)는 베이스층(510), 재배선층(520), 제1 상면 패드(522) 및 제1 하면 패드(524)를 포함할 수 있다. 베이스층(510) 내부에는 제1 상면 패드(522) 및 제1 하면 패드(524)를 전기적으로 연결하는 관통 비아(도시 생략)가 더 배치될 수 있다. 인터포저(500)와 제1 반도체 칩(110C)은 제1 상면 패드(522)를 사용하여 금속-산화물 혼성 접합(hybrid bonding)을 통해 서로에게 부착될 수 있다. 이와는 달리, 인터포저(500)와 제1 반도체 칩(110C)은 연결 범프(도시 생략)를 통해 서로 연결될 수도 있다.
메인 보드(600)는 베이스 보드층(610)과 제2 상면 패드(622)를 포함하고, 인터포저(500)의 제1 하면 패드(524)는 보드 연결 단자(540)에 의해 메인 보드(600)의 제2 상면 패드(622)에 전기적으로 연결될 수 있다. 제4 반도체 칩(140C) 상부에는 방열부(700)가 더 배치될 수 있다.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
구체적으로, 반도체 패키지(2000)는 인터포저(500)가 실장되는 메인 보드(600), 인터포저(500)에 부착되는 제1 내지 제4 반도체 칩(110C, 120C, 130C, 140C)을 포함하는 서브 반도체 패키지(1000N), 및 제5 반도체 칩(400)을 포함할 수 있다. 서브 반도체 패키지(1000B)는 앞서 설명한 반도체 패키지(1000)일 수 있다. 또한, 반도체 패키지(2000)는 시스템이라고 호칭할 수 있다.
도 24에는 반도체 패키지(2000)가 2개의 서브 반도체 패키지(1000B)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(2000)는 1개의 서브 반도체 패키지(1000B)를 포함하거나, 3개 이상의 서브 반도체 패키지(1000B)를 포함할 수 있다.
제5 반도체 칩(400)은, 활성면에 제3 반도체 소자(412)가 형성된 제5 기판(410), 복수의 상면 연결 패드(420), 전면 보호층(440), 및 복수의 상면 연결 패드(420) 상에 부착되는 복수의 연결 범프(460)를 포함할 수 있다. 제5 반도체 칩(400)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 복수의 상면 연결 패드(420) 각각은 알루미늄, 구리, 및 니켈 중 적어도 하나로 이루어질 수 있다.
인터포저(500)는, 베이스층(510), 베이스층(510)의 상면과 하면에 각각 배치되는 제1 상면 패드(522)와 제1 하면 패드(524), 및 베이스층(510)을 통하여 제1 상면 패드(522)와 제1 하면 패드(524)를 전기적으로 연결하는 제1 배선 경로(530)를 포함할 수 있다.
베이스층(510)은 반도체, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 베이스층(510)은 실리콘을 포함할 수 있다. 제1 배선 경로(530)는 베이스층(510)의 상면 및/또는 하면에서 제1 상면 패드(522) 및/또는 제1 하면 패드(524)와 연결되는 배선층 및/또는 베이스층(510)의 내부에는 제1 상면 패드(522)와 제1 하면 패드(524)를 전기적으로 연결하는 내부 관통 전극일 수 있다. 제1 상면 패드(522)에는 서브 반도체 패키지(1000B)와 인터포저(500)를 전기적으로 연결하는 연결 범프(360) 및 제5 반도체 칩(400)과 인터포저(500)를 전기적으로 연결하는 연결 범프(460)가 연결될 수 있다.
서브 반도체 패키지(1000B)와 인터포저(500) 사이에는 제1 언더필층(380)이 개재될 수 있고, 제5 반도체 칩(400)과 인터포저(500) 사이에는 제2 언더필층(480)이 개재될 수 있다. 제1 언더필층(380) 및 제2 언더필층(480)은 각각 연결 범프(360) 및 연결 범프(460)를 감쌀 수 있다.
반도체 패키지(2000)는 인터포저(500) 상에서 서브 반도체 패키지(1000B) 및 제5 반도체 칩(400)의 측면을 둘러싸는 패키지 몰딩층(900)을 더 포함할 수 있다. 패키지 몰딩층(900)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 일부 실시예에서, 패키지 몰딩층(900)은 서브 반도체 패키지(1000B) 및 제5 반도체 칩(400)의 상면을 덮을 수 있다. 다른 일부 실시 예에서, 패키지 몰딩층(900)은 서브 반도체 패키지(1000B) 및 제5 반도체 칩(400)의 상면을 덮지 않을 수 있다.
예를 들면, 서브 반도체 패키지(1000B) 및 제5 반도체 칩(400) 상에는 열 전달 물질층(TIM, Thermal Interface Material)을 사이에 두고 방열 부재가 부착될 수 있다. 열 전달 물질층은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(phase change Material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다. 상기 열 부재는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다. 제1 하면 패드(524) 상에는 보드 연결 단자(540)가 부착될 수 있다. 보드 연결 단자(540)는 인터포저(500)와 메인 보드(600)를 전기적으로 연결할 수 있다.
메인 보드(600)는 베이스 보드층(610), 베이스 보드층(610)의 상면과 하면에 각각 배치되는 제2 상면 패드(622)와 제2 하면 패드(624), 및 베이스 보드층(610)을 통하여 제2 상면 패드(622)와 제2 하면 패드(624)를 전기적으로 연결하는 제2 배선 경로(630)를 포함할 수 있다.
일부 실시예에서, 메인 보드(600)는 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 메인 보드(600)는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(610)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(610)의 상면과 하면 각각에는, 제2 상면 패드(622) 및 제2 하면 패드(624)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 제2 상면 패드(622)에는 보드 연결 단자(540)가 연결되고, 제2 하면 패드(624)에는 외부 연결 단자(640)가 연결될 수 있다. 보드 연결 단자(540)는 제1 하면 패드(524)와 제2 상면 패드(622) 사이를 전기적으로 연결할 수 있다. 제2 하면 패드(624)에 연결되는 외부 연결 단자(640)는 반도체 패키지(2000)를 외부와 연결할 수 있다. 일부 실시 예에서, 반도체 패키지(2000)는 메인 보드(600)를 포함하지 않고, 인터포저(500)의 보드 연결 단자(540)가 외부 연결 단자의 기능을 수행할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200: 반도체 패키지, 10C: 제1 반도체 칩, 20C: 제2 반도체 칩, MPR:메인 패드 영역. DPR: 더미 패드 영역, MP, MP1, MP2, 메인, DP, DP1, DP2: 더미 패드 구조물들, 16, 26: 메인 패드들, 17, 27: 메인 캡핑층들, 16D, 26D: 더미 패드들, 17D, 27D: 더미 캡핑층들

Claims (10)

  1. 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치된 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치한 메인 패드 구조물들 및 더미 패드 구조물들을 포함하되,
    상기 메인 패드 구조물들은
    상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 메인 패드 구조물들과, 상기 제2 반도체 칩 상에 서로 떨어져 위치하고 상기 제1 메인 패드 구조물들과 본딩된 제2 메인 패드 구조물들을 포함하고,
    상기 더미 패드 구조물들은,
    상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 더미 패드들 및 상기 제1 더미 패드들 상에 위치한 제1 더미 캡핑층들을 포함하는 제1 더미 패드 구조물들, 및
    상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 더미 패드들 및 상기 제2 더미 패드들 상에 위치한 제2 더미 캡핑층들을 포함하는 제2 더미 패드 구조물들을 포함하고,
    상기 제1 더미 패드 구조물들의 상기 제1 더미 캡핑층들은 상기 제2 더미 패드 구조물들의 상기 제2 더미 캡핑층들과 비본딩되어 있는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 제1 더미 패드들 및 제2 더미 패드들은 상기 제1 더미 캡핑층들 및 상기 제2 더미 캡핑층들과 다른 물질로 구성되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 제1 반도체 칩 상에는 상기 제1 더미 패드 구조물들을 절연하는 제1 본딩 절연층이 더 형성되어 있고, 상기 제2 더미 캡핑층들은 상기 제1 본딩 절연층과 본딩되어 있고,
    상기 제2 반도체 칩 상에는 상기 제2 더미 패드 구조물들을 절연하는 제2 본딩 절연층이 더 형성되어 있고, 상기 제1 더미 캡핑층들은 상기 제2 본딩 절연층과 본딩되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 제1 더미 패드 구조물들 각각은 상기 제1 반도체 칩 상에서 상부 폭과 하부 폭이 동일하게 구성되어 있고, 상기 제2 더미 패드 구조물들 각각은 상기 제2 반도체 칩 상에서 상부 폭과 하부 폭이 동일하게 구성되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 반도체 칩은 최상부의 제1 배선층을 포함하고, 상기 제1 배선층은 상기 제1 더미 패드 구조물들과 연결되어 있고,
    상기 제2 반도체 칩은 최상부의 제2 배선층을 포함하고, 상기 제2 배선층은 상기 제2 더미 패드 구조물들과 연결되어 있는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 메인 패드 구조물들은 평면적으로 상기 제1 반도체 칩 및 제2 반도체 칩의 중앙 영역에 배치되고, 상기 더미 패드 구조물들은 평면적으로 상기 제1 반도체 칩 및 제2 반도체 칩의 둘레 영역에 상기 메인 패드 구조물들을 둘러싸면서 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 메인 패드 구조물들은 평면적으로 상기 제1 반도체 칩 및 제2 반도체 칩의 좌측 및 우측의 좌우측 영역들에 배치되고, 상기 더미 패드 구조물들은 평면적으로 상기 제1 반도체 칩 및 제2 반도체 칩의 상기 좌우측 영역들 사이의 중간 영역에 배치되어 있는 것을 특징으로 하는 반도체 패키지.
  8. 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치한 메인 패드 구조물들 및 더미 패드 구조물들을 포함하되,
    상기 메인 패드 구조물들은,
    상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 메인 패드들, 및 상기 제1 메인 패드들 상에 위치한 제1 메인 캡핑층들을 포함하는 제1 메인 패드 구조물들, 및
    상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 메인 패드들 및 상기 제2 메인 패드들 상에 위치한 제2 메인 캡핑층들을 포함하는 제2 메인 패드 구조물들을 포함하고,
    상기 제1 메인 패드 구조물들의 상기 제1 메인 캡핑층들은 상기 제2 메인 패드 구조물들의 상기 제2 메인 캡핑층들과 본딩되어 있고,
    상기 더미 패드 구조물들은,
    상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 더미 패드들 및 상기 제1 더미 패드들 상에 위치한 제1 더미 캡핑층들을 포함하는 제1 더미 패드 구조물들, 및
    상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 더미 패드들 및 상기 제2 더미 패드들 상에 위치한 제2 더미 캡핑층들을 포함하는 제2 더미 패드 구조물들을 포함하고,
    상기 제1 더미 패드 구조물들의 상기 제1 더미 캡핑층들은 상기 제2 더미 패드 구조물들의 상기 제2 더미 캡핑층들과 비본딩되어 있는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서, 상기 제1 메인 패드들는 상기 제1 메인 캡핑층들과 다른 물질로 구성되고, 상기 제2 메인 패드들은 상기 제2 메인 캡핑층들과 다른 물질로 구성되고, 상기 제1 더미 패드들은 상기 제1 더미 캡핑층들과 다른 물질로 구성되고, 상기 제2 더미 패드들은 상기 제2 더미 캡핑층들과 다른 물질로 구성되는 것을 특징으로 하는 반도체 패키지. ,
  10. 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치한 메인 패드 구조물들 및 더미 패드 구조물들; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치하고 상기 메인 패드 구조물들 및 더미 패드 구조물들을 절연하는 본딩 절연층들을 포함하되,
    상기 메인 패드 구조물들은,
    상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 메인 패드들, 및 상기 제1 메인 패드들 상에 위치한 제1 메인 캡핑층들을 포함하는 제1 메인 패드 구조물들, 및
    상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 메인 패드들 및 상기 제2 메인 패드들 상에 위치한 제2 메인 캡핑층들을 포함하는 제2 메인 패드 구조물들을 포함하고,
    상기 제1 메인 패드 구조물들의 상기 제1 메인 캡핑층들은 상기 제2 메인 패드 구조물들의 상기 제2 메인 캡핑층들과 본딩되어 있고,
    상기 더미 패드 구조물들은,
    상기 제1 반도체 칩 상에 서로 떨어져 위치한 제1 더미 패드들 및 상기 제1 더미 패드들 상에 위치한 제1 더미 캡핑층들을 포함하는 제1 더미 패드 구조물들, 및
    상기 제2 반도체 칩 상에 서로 떨어져 위치한 제2 더미 패드들 및 상기 제2 더미 패드들 상에 위치한 제2 더미 캡핑층들을 포함하는 제2 더미 패드 구조물들을 포함하고,
    상기 본딩 절연층들은,
    상기 제1 반도체 칩 상에는 상기 제1 메인 패드 구조물들 및 제1 더미 패드 구조물들을 절연하는 제1 본딩 절연층과,
    상기 제2 반도체 칩 상에는 상기 제2 메인 패드 구조물들 및 상기 제2 더미 패드 구조물들을 절연하는 제2 본딩 절연층을 포함하고,
    상기 제2 더미 캡핑층들은 상기 제1 본딩 절연층과 본딩되어 있고, 상기 제1 더미 캡핑층들은 상기 제2 본딩 절연층과 본딩되어 있는 것을 특징으로 하는 반도체 패키지.
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