JP2012174988A - 接合電極、接合電極の製造方法、半導体装置、及び、半導体装置の製造方法 - Google Patents

接合電極、接合電極の製造方法、半導体装置、及び、半導体装置の製造方法 Download PDF

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bonding
recess
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Kenichi Aoyanagi
健一 青柳
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Sony Corp
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Abstract

【課題】接続信頼性の高い接合電極を提供する。
【解決手段】絶縁層２２と、絶縁層２２に形成された凹部２５と、凹部２５の側面及び底面に形成された被覆層２３と、被覆層２３上に形成され、絶縁層２２表面から突出した上面２４Ａを有する接合金属層２４を形成し、被覆層２３が露出するまで接合金属層２４を除去する。続いて、被覆層２３の研磨速度が接合金属層２４に対して充分に速い条件で、絶縁層２２上の被覆層２３を研磨することにより、接合金属層２４を絶縁層２２の表面に突出させる。
【選択図】図５

Description

本技術は、導電体層間の接合に用いる接合電極、接合電極の製造方法、接合電極を備える半導体装置、及び、接合電極を備える半導体装置の製造方法に係わる。
半導体装置等の積層構造では、金属電極の三次元接合が行われている（例えば、特許文献１参照）。金属電極の三次元接合では、電極パッドやプラグ等の導電体層同士を接触させて電気的に接続する電極接合が行われている。
特開２００６−１９１０８１号公報
上述の電極接合では、接続信頼性の向上が求められている。
本技術は、接続信頼性の高い接合電極を提供するものである。
本技術の接合電極は、絶縁層と、絶縁層に形成された凹部と、凹部の側面及び底面に形成された被覆層と、被覆層上に形成され、絶縁層の表面から突出した上面を有する接合金属層とを備える。
また、本技術の半導体装置は、半導体基体に上述の接合電極を備える。
また、本技術の接合電極の製造方法は、絶縁層に凹部を形成する工程と、絶縁層の表面、及び、凹部内の側面と底面に被覆層を形成する工程とを有する。そして、被覆層上に接合金属層を形成する工程と、絶縁層の表面から被覆層を除去し、接合金属層の上面を絶縁層の表面から突出させる研磨工程とを有する。
また、本技術の半導体装置の製造方法は、半導体基体に上述の工程により接合電極を製造する。
本技術の接合電極及び半導体装置によれば、絶縁層の表面から突出した上面を有する接合金属層を備えることにより、接続信頼性を向上させることができる。
また本発明の接合電極の製造方法及び半導体装置の製造方法によれば、接続信頼性を向上が可能な凸形状の接合金属層を形成することができる。
本技術によれば、接合電極の接続信頼性を向上させることができる。
接合電極の構成を示す図である。 接合電極を備える半導体装置の実施の形態を示す図である。 接合電極を備える半導体装置の実施の形態を示す図である。 接合電極を備える半導体装置の実施の形態を示す図である。 Ａ〜Ｃは、接合電極を備える半導体装置の製造方法の実施の形態を説明する図である。 Ａ〜Ｃは、被覆層と研磨剤との関係を説明する図である。
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．接合電極の概要
２．接合電極、半導体装置の実施の形態
３．接合電極、半導体装置の製造方法
〈１．接合電極の概要〉
三次元実装における電極の接合方法について説明する。
図１Ａに接合電極の構成図を示す。接合電極１０は、基体１１上に形成された絶縁層１２と、絶縁層１２の凹部１５内に形成されたバリアメタル層１３及び接合金属層１４とから構成される。
この接合電極１０は、一般的にＣＭＰ法を用いたダマシン法により形成される。まず、基体１１上に絶縁層１２を形成する。そして、絶縁層１２に、電極となる接合金属層１４を形成するための凹部１５を形成する。凹部１５内面を含む絶縁層１２全面を覆って、例えば、スパッタリング法やめっき法を用いてバリアメタル層１３を形成する。
そして、バリアメタル層１３上に接合金属層１４を形成する。このとき、接合金属層１４により凹部１５の段差を埋めこむ。
次に、ＣＭＰ法を用いて、絶縁層１２上に形成されている、余剰な接合金属層１４とバリアメタル層１３とを除去する。除去により、凹部１５内にバリアメタル層１３と接合金属層１４が残存する。この絶縁層１２の凹部内に残存するバリアメタル層１３と接合金属層１４とが接合電極となる。
しかしながら、一般的なＣＭＰ法では、ディッシングと呼ばれる現象により、図１Ａに示す接合金属層１４のように、接合金属層１４の上面が絶縁層１２の表面よりも後退する。このため、図１Ａに示すように、接続面が後退した接合金属層１４同士を接触させると、接合金属層１４同士の間に空洞ができるため、接合電極の接続信頼性が低下する。
また、ディッシングにより上面が後退した電極の接続方法として、図１Ｂに示すように、接合金属層１４の周囲の絶縁層１２を後退させる方法が考えられる。絶縁層１２を後退させる方法としては、例えば、ＣＭＰ法を用いて接合金属層１４を平坦化した後、ドライエッチング又はウェットエッチングにより絶縁層１２の表面の除去を行う。
しかし、接合金属層１４の材料にＣｕ等の絶縁層１２へ拡散しやすい材料が含まれている場合には、絶縁層１２と接合金属層１４との間にバリアメタル層１３を設けなければならない。このため、図１Ｂに示すように、接合金属層１４周囲の絶縁層１２を後退させた場合にも、接合金属層１４の側壁にバリアメタル層１３が残存する。
また、通常バリアメタル層１３には、タンタル系金属等の化学的に不活性な金属が含まれる。バリアメタル層１３は、絶縁層２をドライエッチング又はウェットエッチングにおいて後退させる工程において、絶縁層１２と同じ速度でエッチングすることが困難である。このため、絶縁層１２の除去工程において、過剰なエッチングによるバリアメタル層１３の窪みや、接合電極の表面のラフネスの悪化が発生する。
上述のように、従来のＣＭＰ法を用いた接合電極の形成方法では、ディッシングによる接合金属層１４の上面の窪みが、接続信頼性を低下させている。
上面に窪みが形成された接合金属層１４を用いて信頼性の高い電極接合を得るためには、電極接合部となる接合金属層１４を絶縁層１２及びバリアメタル層１３よりも突出した形状とすることが好ましい。
〈２．接合電極、半導体装置の実施の形態〉
以下、接合電極、及び、接合電極を備える半導体装置の具体的な実施の形態について説明する。
図２に、接合電極を備える半導体装置の概略構成図を示す。
図２に示す半導体装置２０は、半導体基体２１と、半導体基体２１上に形成された絶縁層２２とを備える。また、絶縁層２２には、接合電極形成用の配線溝である凹部２５が形成されている。そして、凹部２５内に接合電極２６が形成されている。接合電極２６は、凹部２５の底面及び側面に形成された被覆層２３と、被覆層２３上に形成された接合金属層２４とからなる。
絶縁層２２の凹部２５の底面及び側面にされている被覆層２３は、例えば、バリアメタル層や犠牲研磨層からなる。バリアメタル層及び犠牲研磨層としては、絶縁層への拡散性が低く、緻密な層形成が可能な材料を用いる。また、ＣＭＰによるエッチング速度に充分な差が発生する材料を用いる。例えば、ＴｉＮ、ＴａＮ、Ｔａ等を用いる。バリアメタル層は、接合金属層２４の絶縁２２層へ拡散を防ぐこと、及び、後述の研磨工程における被覆層の厚さを確保するために形成する。また、犠牲研磨層は、接合金属層２４の絶縁２２層へ拡散を考慮せず、後述の研磨工程における被覆層の厚さを確保するために形成することもできる。
凹部２５内に形成されている接合金属層２４は、接合金属層２４の上面２４Ａが、絶縁層２２の表面、及び、凹部２５の側面に形成された被覆層２３の上面よりも高い位置に形成されている。つまり、接合金属層２４が、絶縁層２２の表面から突出した形状（凸形状）に形成されている。
接合金属層２４は、例えば、Ｃｕ、Ａｌ及びＷ等を用いて形成する。
図３に、絶縁層２２の凹部２５の底面及び側面に形成される被覆層２３の厚さと、接合金属層２４の高さの関係を示す。図３に、接合金属層２４が絶縁層２２の表面から突出する高さ（凸量）をＡとして示す。また、凹部２５の底面に形成される被覆層２３の厚さをＢとし、凹部２５の側面に形成される被覆層２３の厚さをＣとして示す。
絶縁層２２の表面からの接合金属層２４の凸量Ａは、被覆層２３の凹部２５の底面に形成されている厚さＢ以下（Ａ≦Ｂ）に形成される。また、接合金属層２４の絶縁層２２の表面からの凸量Ａは、被覆層２３の凹部２５の側面に形成されている厚さＣよりも大（Ａ＞Ｃ）に形成される。
接合金属層２４の凸量Ａは、後述する製造方法の条件により、凹部２５の底面に形成されている被覆層２３の厚さＢと同程度の厚さ、又は、被覆層２３の厚さＢよりも小さくなる。例えば、接合金属層２４の凸量Ａは、被覆層２３の厚さＢの１／２以上、特に好ましくは２／３以上である。
また、被覆層２３は、凹部２５の側面の厚さＣが、凹部２５の底面の厚さＢよりも小さいこと（Ｃ≦Ｂ）が好ましい。上述のように、被覆層２３の凹部２５の底面の厚さＢは、接合金属層２４の凸量Ａに依存して、凸量Ａとほぼ同じかそれ以上の厚さに形成される。このため、凹部２５内の被覆層２３を側面と底面とで同じ厚さに形成した場合には、凹部２５の側面の被覆層２３の厚さＣが、必要以上に厚く形成される場合がある。
凹部２５の側面の被覆層２３の厚さＣは、凸量Ａの大きさに依存せずに、接合金属層２４と絶縁層２２との間のバリア層として機能する厚さであればよい。このため、凹部２５の側面の被覆層２３の厚さＣは、凹部２５の底面の厚さＢよりも小さくてよい。例えば、凹部２５の側面の被覆層２３の厚さＣは、凹部２５の底面の厚さＢの１／２以下、より好ましくは１／３以下である。同様に、凹部２５の側面の被覆層２３の厚さＣは、接合金属層２４の絶縁層２２の表面からの凸量Ａの１／２以下、より好ましくは１／３以下であることが好ましい。
凹部２５の側面の被覆層２３の厚さＣを小さくすることにより、配線溝（凹部２５）内での接合金属層２４の形成面積を大きくすることができる。
また、凹部２５の側面の被覆層２３の厚さＣを小さくすることにより、絶縁層２２及び接合金属層２４の表面の平坦化の際の被覆層２３の除去を防ぐことができる。
凹部２５の側面において被覆層２３が除去されると、絶縁層２２と被覆層２３との間に段差が形成される。研磨工程において、この段差部分にスラリーや研磨屑等の残渣成分が堆積しやすい。また、被覆層２３が薄く形成されるため、段差部分が狭く残渣成分を洗浄により除去することが難しい。残渣成分の残存は、導電体層の腐食や脱ガスにより配線信頼性の低下を招く恐れがある。
従って、凹部２５の側面の被覆層２３の厚さＣを小さくすることにより、絶縁層２２と被覆層２３との間の段差の発生を抑制し、接合電極の信頼性を向上させることができる。
上述の構成の接合電極２６を用いて、例えば図４に示すように半導体装置２０を接合することができる。
接合電極２６を接合することにより、接合電極２６を介して半導体基体２１同士を電気的に接続することができる。また、半導体基体２１の非接合面側に、上述の絶縁層と接合電極とを形成し、形成した接合電極を用いてさらに半導体基体を接合することにより、半導体装置を積層構造とすることができる。
接合後に絶縁層２２間に形成される空洞には、アンダーフィル樹脂を充填してもよい。
なお、上述の実施の形態では、接合電極２６を形成する配線溝として、半導体基体２１上に形成された絶縁層２２の凹部２５を用いているが、接合電極２６を形成する位置は絶縁層に形成された溝であれば特に限定されない。半導体基体上に形成された層間絶縁層や、絶縁基板等に形成された凹部内に、上述の被覆層と接合金属層とからなる接合電極を形成することもできる。また、半導体基体等に溝や孔部を形成し、この溝や孔部内に絶縁層と、被覆層及び接合金属層とを形成して、接合電極とすることもできる。
〈３．接合電極、半導体装置の製造方法〉
次に、上述の接合電極の製造方法、及び、接合電極を有する半導体装置の製造方法について説明する。
まず、図５Ａに示すように、半導体基体２１上に、絶縁層２２、被覆層２３、及び、接合金属層２４を形成する。
半導体基体２１上に、ＣＶＤ、スパッタ法等の公知の方法を用いて絶縁層２２を形成する。絶縁層２２の形成後、接合電極の形成箇所の絶縁層２４に凹部２５を形成する。すなわち、絶縁層２２上にフォトリソグラフィを用いて凹部形成位置を開口するパターンを形成する。そして、絶縁層２２をエッチングすることにより凹部２５を形成する。
絶縁層２２上に被覆層２３を形成する工程では、絶縁層２２の表面、凹部２５の底面、及び、凹部２５の側面に被覆層２３を形成する。被覆層２３は、バリアメタル層、又は、犠牲研磨層を単独で形成してもよく、また、バリアメタル層上に犠牲研磨層を形成する構成としてもよい。被覆層２３は、例えば、ＴｉやＴａターゲットとＮ２プラズマを用いて通常の反応性スパッタリング法により形成する。
絶縁層２２上に被覆層２３を形成する工程では、絶縁層２２の表面の被覆層２３の厚さを、製造後の接合電極において、接合金属層２４が絶縁層２２の表面から突出する高さ（凸量）以上に形成する。また、上述のスパッタリング法等の形成方法を用いて、絶縁層２２の凹部２５の底面に、絶縁層２２の表面と同じ厚さの被覆層２３を形成する。さらに、凹部２５の側面への被覆層２３の堆積量を、底面及び表面の堆積量よりも減少させ、凹部側面には、凹部底面よりも薄い被覆層２３を形成する。
上述のように、絶縁層２２の表面と凹部２５の底面とで厚さを同じくし、凹部２５の側面のみの厚さを小さくするためには、リスパッタ効果の低い条件のスパッタリング法により被覆層２３を形成する。スパッタ効果の低い条件としては、例えばバイアスパワーを３００Ｗ以下として被覆層２３を形成することが好ましい。また、例えば被覆層２３をタンタルで形成する場合には、Ａｒガス流量１０ｓｃｃｍ、Ａｒガス圧０．１Ｐａ以下、ターゲットＤＣパワー１０ｋＷ、及び、基板高周波バイアスパワー３００Ｗの条件で行う。
接合金属層２４を形成する工程では、例えば、被覆層２３上にスパッタリング法によりめっきシード層を形成した後、電解めっき法を用いて接合金属層２４を形成する。接合金属層２４は、被覆層２３及び絶縁層２２の凹部２５の段差を埋める以上の厚さに形成する。接合金属層２４は、例えば、Ｃｕ、Ａｌ及びＷ等を用いて形成する。
次に、図５Ｂに示すように、被覆層２３が表面に露出するまで、接合金属層２４を除去する。接合金属層２４の除去は、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、接合金属層２４を選択的に研磨することができる条件で行う。例えば、被覆層２３に対する接合金属層２４の研磨速度が１００倍以上、好ましくは２００倍以上となる条件で研磨する。このように、接合金属層２４の研磨速度を、被覆層２３に対して充分に速い条件を用いて接合金属層２４の除去を行う。
被覆層２３と接合金属層２４とに充分な研磨速度の差があれば、上述の接合金属層２４の研磨工程において、被覆層２３の除去量を抑えることができる。そして、被覆層２３の除去量を抑えることにより、絶縁層２２の表面に形成された被覆層２３の厚さが保持される。このため、接合金属層２４の研磨工程において、絶縁層２２の表面に形成された被覆層２３をエッチングストッパとして使用し、接合金属層２４の上面の位置を被覆層２３の表面と同一面に合わせることができる。
次に、図５Ｃに示すように、絶縁層２２上の被覆層２３を研磨する。被覆層２３の除去は、ＣＭＰ法を用いて、被覆層２３の研磨速度が接合金属層２４に対して充分に速い条件で行う。例えば、被覆層２３に対する接合金属層２４の研磨速度が１／２以下、好ましくは１／３以下となる条件で研磨する。
被覆層２３の研磨工程において、被覆層２３の研磨速度を速くすることにより、接合金属層２４の厚さを保持したまま、絶縁層２２表面の被覆層２３を除去することができる。この結果、接合金属層２４の厚さが維持され、絶縁層２２の表面に接合金属層２４の上面が突出する形状となる。
また、被覆層２３の研磨工程において、接合金属層２４が除去されなければ、接合金属層２４の上面の突出する高さ（凸量）は、研磨工程の前に絶縁層２２の表面に形成される被覆層２３の厚さと等しい。あるいは、絶縁層２２の表面に形成されていた被覆層２２と、絶縁層２３の凹部２５の底面に形成される被覆層２３とは、同じ厚さで形成する。このため、例えば、被覆層２３に対する接合金属層２４の研磨速度が１／２以下であれば、接合金属層２４の凸量は、絶縁層２２の凹部２５の底面に形成される被覆層２３の厚さの１／２以上が残存する。また、例えば、被覆層２３に対する接合金属層２４の研磨速度が１／３以下であれば、接合金属層２４の凸量は、絶縁層２２の凹部２５の底面に形成される被覆層２３の２／３以上が残存する。
このように、接合金属層２４の凸量は、上述の絶縁層２２表面の被覆層２３の厚さと、被覆層２３の研磨工程における、被覆層２３と接合金属層２４の研磨速度比により、制御することができる。
上述の接合金属層２４の研磨工程、及び、被覆層２３の研磨工程において、それぞれ選択的に研磨する方法について説明する。
接合金属層２４の研磨工程における接合金属層２４を選択的な研磨は、例えば、酸化剤や錯形成剤を用いたＣＭＰ法により行う。酸化剤や錯形成剤を用いることにより、接合金属層２４を構成する金属の酸化を促進させ、被覆層２３に対する接合金属層２４の研磨速度を向上させることが可能である。
被覆層２３の研磨工程における被覆層２３の選択的な研磨は、接合金属層２４の研磨速度の抑制する方法と、被覆層２３の研磨速度の向上させる方法とを組み合わせ、任意の選択比に調整する。
接合金属層２４の研磨速度の抑制は、例えば、酸化抑制、及び、酸化防止剤の添加により行う。酸化抑制や酸化防止剤を添加することにより、接合金属層２４の研磨速度を遅くすることが可能である。
また、一般的に被覆層２３に用いられる材料は、接合金属層２４よりも不活性である。このため、研磨剤の濃度を高くして機械的作用を増すことにより、被覆層２３の研磨速度が向上させることが可能である。
このとき、スラリーのｐＨ調整、研磨剤の表面改質等を行うことで、研磨剤と被覆層２３表面の相互作用を増加させ、機械的研磨をより効果的に行うことも可能である。この方法は、被覆層２３の材料の種類や、使用する研磨剤に依存する。例えば、被覆層２３として一般的なタンタルでは、比表面積が大きいシリカ粒子を酸性水溶液中に分散することで高い研磨速度が得られる。このとき、接合金属層２４を構成する金属の酸化剤、例えばＣｕ酸化を促す薬液等を含まなければ、接合金属層２４の研磨を抑制することができる。
上述のように、第１段階として、接合金属層２４を選択的に除去して、接合金属層２４の上面が被覆層２３と同じ面となるまで研磨する。そして、第２段階として、被覆層２３を優先的に除去し、接合金属層２４の厚さを維持した状態で、絶縁層２２の表面の被覆層２３を除去する。これにより、図５Ｃに示すように、接合金属層２４が絶縁層２２の表面から突出した接合電極２６を形成することができる。
また、被覆層２３の研磨工程において、ＣＭＰ法に用いる研磨剤は、図６Ａに示すように、研磨剤２７の粒子径Ｄが凹部２５の側面に形成される被覆層２３の厚さＣ以上であることが好ましい。また、研磨剤が球形ではなく、楕円体のように長径、短径が存在する場合には、短径が凹部２５の側面に形成される被覆層２３の厚さＣ以上であることが好ましい。特に、研磨剤２７の粒子系又は短径が、凹部２５の側壁に形成される被覆層２３の厚さＣの１／２以下であることが好ましい。
例えば、図６Ｂに示すように、凹部２５の側面に形成される被覆層２３の厚さＣよりも研磨剤の粒子系Ｄが小さい場合には、絶縁層２２の表面が露出した後に、凹部２５内の被覆層が研磨される。この状態で研磨が継続されると、被覆層２３が凹部２５内の深部まで除去される。
これに対し、図６Ｃに示すように、粒径Ｄが凹部２５の側面に形成される被覆層２３の厚さＣ以上であれば、凹部２５の側面の被覆層２３の表面が研磨されるが、被覆層２３の深部まで研磨が進行しない。このため、凹部２５の側面に被覆層２３が残存する。絶縁層２２と接合金属層２４との間に被覆層２３が残存することにより、絶縁層２２への接合金属層２４の拡散を防ぎ、接合電極の信頼性が向上する。
また、研磨により凹部２５の側面の被覆層２３が選択的に研磨されると、研磨により形成された被覆層２３の窪みにスラリー成分や研磨屑が溜まりやすい。このような急峻な窪みでは、内部まで洗浄が困難であり、残存する上記の成分が配線腐食や脱ガスによる配線信頼性の劣化の要因となる。このため、研磨剤の粒子径Ｄを凹部２５の側面に形成される被覆層２３の厚さＣ以上とすることより、凹部２５の側面の被覆層２３の除去による信頼性の低下を防ぐことができる。
上述の接合電極の製造方法によれば、絶縁層２２上に被覆層２３及び接合金属層２４を形成した後、接合金属層２４を選択的に研磨する工程と、被覆層２３を優先的に研磨する工程とにより、凸形状の接合電極を形成する。ディッシングにより接合金属層表面が減退した場合にも、接合金属層自体が凸形状に形成されているため、確実に接触させることができる。従って、電極接合の信頼性を向上させることが可能である。
また、接合金属層２４を選択的に研磨する工程において、接合金属層２４の上面を被覆層２３の表面と同じ面にする。そして、被覆層２３を優先的に研磨する工程において、被覆層２３の研磨速度と接合金属層２４の研磨速度とを、任意の速度比とすることにより、絶縁層２２上に被覆層２３を残存させずに、接合金属層２４を絶縁層の表面から突出した形状に加工することができる。そして、上述の構成の接合電極を用いて、図４に示すように半導体装置を接合することにより、接続信頼性の高い電極接合が可能である。
〈その他の構成〉
なお、本技術は以下のような構成も取ることもできる。
（１）絶縁層と、前記絶縁層に形成された凹部と、前記凹部の側面及び底面に形成された被覆層と、前記被覆層上に形成され、前記絶縁層の表面から上部が突出した接合金属層とを備える接合電極。
（２）前記接合金属層の上面の突出する高さが、前記凹部の側面に形成されている前記被覆層の厚さよりも大きい前記（１）に記載の接合電極。
（３）前記凹部の底面に形成されている前記被覆層が、前記接合金属層の上面の突出する高さ以上の厚さに形成されている前記（１）又は（２）に記載の接合電極。
（４）前記凹部の側面に形成されている前記被覆層の厚さが、前記凹部の底面に形成されている前記被覆層の厚さよりも小さい前記（１）から（３）のいずれかに記載の接合電極。
（５）前記（１）から（４）のいずれかに記載の接合電極を備える半導体装置。
（６）絶縁層に凹部を形成する工程と、前記絶縁層の表面、及び、凹部内の側面と底面に被覆層を形成する工程と、前記被覆層上に接合金属層を形成する工程と、前記絶縁層の表面から前記被覆層を除去し、前記接合金属層の上面を前記絶縁層の表面から突出させる研磨工程と、を有する接合電極の製造方法。
（７）前記研磨工程は、前記被覆層が表面に露出するまで前記接合金属層を除去する第１研磨工程と、前記絶縁層の表面が露出するまで、前記第１研磨工程で露出した前記被覆層を除去する第２研磨工程と、を有する前記（６）に記載の接合電極の製造方法。
（８）前記第２研磨工程において、前記被覆層の研磨比が前記接合金属層の研磨比よりも大きい条件で研磨する前記（６）又は（７）のいずれかに記載の接合電極の製造方法。
（９）前記第１研磨工程において、前記接合金属層を選択的に研磨することができる条件で研磨する前記（６）から（８）のいずれかに記載の接合電極の製造方法。
（１０）前記第２研磨工程において、前記凹部の側面に形成された前記被覆層の厚さ以上の粒径の研磨剤を用いる前記（６）から（９）のいずれかに記載の接合電極の製造方法。
（１１）前記（６）から（１０）のいずれかに記載の方法により接合電極を形成する半導体装置の製造方法。
１０，２６ 接合電極、１１ 基体、１２，２２ 絶縁層、１３ バリアメタル層、１４，２４ 接合金属層、１５，２５ 凹部、２０ 半導体装置、２１ 半導体基体、２３ 被覆層、２４Ａ 上面

Claims (11)

  1. 絶縁層と、
    前記絶縁層に形成された凹部と、
    前記凹部の側面及び底面に形成された被覆層と、
    前記被覆層上に形成され、前記絶縁層の表面から突出した上面を有する接合金属層と、
    を備える接合電極。
  2. 前記接合金属層の上面の突出する高さが、前記凹部の側面に形成されている前記被覆層の厚さよりも大きい請求項１に記載の接合電極。
  3. 前記凹部の底面に形成されている前記被覆層が、前記接合金属層の上面の突出する高さ以上の厚さに形成されている請求項１に記載の接合電極。
  4. 前記凹部の側面に形成されている前記被覆層の厚さが、前記凹部の底面に形成されている前記被覆層の厚さよりも小さい請求項１に記載の接合電極。
  5. 半導体基体と、
    前記半導体基体上に形成された絶縁層と、
    前記絶縁層に形成された凹部と、
    前記凹部の側面及び底面に形成された被覆層と、
    前記被覆層上に形成され、前記絶縁層の表面から突出した上面を有する接合金属層と、
    を備える半導体装置。
  6. 絶縁層に凹部を形成する工程と、
    前記絶縁層の表面、及び、凹部内の側面と底面に被覆層を形成する工程と、
    前記被覆層上に接合金属層を形成する工程と、
    前記絶縁層の表面から前記被覆層を除去し、前記接合金属層の上面を前記絶縁層の表面から突出させる研磨工程と、
    を有する接合電極の製造方法。
  7. 前記研磨工程は、前記被覆層が表面に露出するまで前記接合金属層を除去する第１研磨工程と、前記絶縁層の表面が露出するまで、前記第１研磨工程で露出した前記被覆層を除去する第２研磨工程と、を有する請求項６に記載の接合電極の製造方法。
  8. 前記第２研磨工程において、前記被覆層の研磨比が前記接合金属層の研磨比よりも大きい条件で研磨する請求項７に記載の接合電極の製造方法。
  9. 前記第１研磨工程において、前記接合金属層を選択的に研磨することができる条件で研磨する請求項７に記載の接合電極の製造方法。
  10. 前記第２研磨工程において、前記凹部の側面に形成された前記被覆層の厚さ以上の粒径の研磨剤を用いる請求項７に記載の接合電極の製造方法。
  11. 半導体基体上に絶縁層を形成する工程と、
    前記絶縁層の表面、及び、凹部内の側面と底面に被覆層を形成する工程と、
    前記被覆層上に接合金属層を形成する工程と、
    前記絶縁層の表面から前記被覆層を除去し、前記接合金属層の上面を前記絶縁層の表面から突出させる研磨工程と、
    を有する半導体装置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
CN105990166B (zh) * 2015-02-27 2018-12-21 中芯国际集成电路制造(上海)有限公司 晶圆键合方法
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214834A (ja) * 1997-01-28 1998-08-11 Matsushita Electric Ind Co Ltd 埋め込み配線の形成方法
JP2002246390A (ja) * 2001-02-19 2002-08-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003068779A (ja) * 2001-08-29 2003-03-07 Toshiba Corp 半導体装置及びその製造方法
JP2004363524A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 埋め込み配線の形成方法および半導体装置
JP2005039014A (ja) * 2003-07-18 2005-02-10 Renesas Technology Corp 半導体装置およびその製造方法
US20050146053A1 (en) * 2003-12-31 2005-07-07 Lee Kevin J. Wafer stacking with anisotropic conductive adhesive
JP2010108985A (ja) * 2008-10-28 2010-05-13 Hitachi Chem Co Ltd 研磨方法
JP2010177382A (ja) * 2009-01-28 2010-08-12 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5604159A (en) * 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
US6734568B2 (en) * 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100610481B1 (ko) 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 수광영역을 넓힌 이미지센서 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214834A (ja) * 1997-01-28 1998-08-11 Matsushita Electric Ind Co Ltd 埋め込み配線の形成方法
JP2002246390A (ja) * 2001-02-19 2002-08-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003068779A (ja) * 2001-08-29 2003-03-07 Toshiba Corp 半導体装置及びその製造方法
JP2004363524A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 埋め込み配線の形成方法および半導体装置
JP2005039014A (ja) * 2003-07-18 2005-02-10 Renesas Technology Corp 半導体装置およびその製造方法
US20050146053A1 (en) * 2003-12-31 2005-07-07 Lee Kevin J. Wafer stacking with anisotropic conductive adhesive
JP2010108985A (ja) * 2008-10-28 2010-05-13 Hitachi Chem Co Ltd 研磨方法
JP2010177382A (ja) * 2009-01-28 2010-08-12 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置

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