JP2004363307A - 導電層のめっき方法およびその半導体装置の製造方法 - Google Patents
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Abstract
【課題】導電層形成後に基板表面の段差を緩和して、基板表面を研磨によって均一に平坦化することを可能とする。
【解決手段】第1領域31と第2領域33とを有する基板1に、第1領域31の表面高さより第2領域33の表面高さが高い第1導電層11を、電解めっき法により形成し、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和するように、第1領域31より第2領域33の層厚が薄い第2導電層21を、電解めっき法により形成する。
【選択図】 図3
【解決手段】第1領域31と第2領域33とを有する基板1に、第1領域31の表面高さより第2領域33の表面高さが高い第1導電層11を、電解めっき法により形成し、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和するように、第1領域31より第2領域33の層厚が薄い第2導電層21を、電解めっき法により形成する。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は導電層のめっき方法およびその半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置は、高性能化、多機能化の要求に伴い高集積化され、受動素子である配線などについても、微細化、多層化が行われている。微細化、多層化と平行して、配線の構造や製造工程は複雑化して、断線やショートなどが発生し、半導体装置の歩留まりや信頼性が低下している。この問題に対応するため、配線の構造を平坦化する技術が導入されている。
【0003】
また、配線構造を変化させるだけでなく、新たなプロセス技術や配線材料などが導入されている。たとえば、近年の半導体装置の処理速度の高速化に伴って、配線材料として、従来のアルミニウム(Al)に変わり、銅(Cu)が用いられている。Cu配線は、Al配線と比較して、低抵抗であり、また、融点が高いためにエレクトロマイグレーション耐性が大きいなどの長所がある。しかしながら、Cu配線は、Al配線と比較して、ドライエッチングによる微細加工が困難なこと、シリコン中へ拡散が早いため特性不良が発生し易いこと、シリコン酸化物との接着性が弱いことなどの短所があった。これらの短所を克服する方法として、ダマシン法が知られている。
【0004】
ダマシン法によるCu配線形成プロセスの一例について、以下に示す。まず、シリコン基板上に所定の凹部を形成する。そして、基板および凹部の表面にスパッタリング法でTaNなどのバリアメタル層を形成する。このバリアメタル層は、Cu配線と層間絶縁膜との接着性を向上させると共に、Cu配線のCuが層間絶縁膜に拡散することを防止する。
【0005】
次に、バリアメタル層が表面に形成された凹部に、配線材料であるCuの導電層を埋め込む。Cuの導電層の埋め込みは、電解めっき法、無電解めっき法、CVD(Chemical Vapor Deposition)法などにより行うことができる。一般に、電解めっき法が、被覆性に優れ廉価で製造効率が良いため用いられる。電解めっき法でめっきを行うには、これに先立って、スパッタリング法により、バリアメタル層の上にCuのシード層を形成する。シード層は、Cuを析出させるカソード(陰極)として機能する。そして、Cuイオンを含むめっき溶液中に、Cuのアノード(陽極)とカソードとなるシード層が形成された基板とを設置し、それぞれ直流電源と接続する。直流の電流を流すと、めっき溶液中の正イオンであるCuイオンは、カソードであるシード層に引きつけられて還元され析出する。そして、アノードであるCu電極から、めっき溶液中にアノード反応でCuが溶解して、めっき溶液中にCuイオンが補給される。このようにして、めっき溶液中のCuイオンが凹部のシード層に析出し、Cuが埋め込まれる。
【0006】
凹部にCuの導電層を埋め込んだ後、基板表面の余剰のCuを除去する。この除去は、一般に、CMP(Chemical Mechanical Polishing)などにより研磨して行われる。
【0007】
図19は、上記のダマシン法において、基板101の凹部102に、電解めっき法によりCuの導電層111を埋め込んだ状態を示す断面図である。
【0008】
基板101は、凹部102aが形成されている第1領域131と、第1領域131よりも高い密度の凹部102bが形成されている第2領域133とを有する。そして、基板101には、第1領域131と第2領域133とに挟まれて、凹部がないフィールド領域132がある。第1領域131および第2領域133の凹部に導電層111を電解めっき法により埋め込む際、第1領域131と第2領域133に形成されている凹部の密度が異なるため、第1領域131の表面高さより第2領域133の表面高さが高い導電層111が形成され、基板101の表面に段差が形成される。第2領域133のように高い密度の凹部がある場合、電解めっきの際に電界集中する個所が多いため、導電材料が厚く析出し、フィールド領域132の面に対して出っ張った形状となり、マウンド113が形成される(たとえば、非特許文献1参照)。一方、第1領域131のように低い密度の凹部2aがある場合、フィールド領域132の面に対してへこんだ凹形状112となる。
【0009】
マウンド113などにより基板101の表面に段差がある状態で、CMPなどで基板全面を研磨した場合、均一に研磨できないため、所望の均一な平坦化膜を形成することが困難であった。特に、第2領域133の厚く形成された導電層111が無くなるまで研磨する必要があるため、低い密度の凹部である第1領域131内の導電層111が過度に研磨され、表面が皿状に窪む現象、いわゆるディッシングが発生する場合があった。
【0010】
ディッシングの発生などにより均一でない平坦膜が形成された場合、導電層の断面積の減少による抵抗の増大や、上層にさらに配線を形成する際に接続孔の未貫通などが起こり、半導体装置の歩留まりや信頼性が低下していた。このような問題に対応するため、従来、さまざまな方法が提案されている。
【0011】
図20は、従来の方法の一例を示す斜視図であり、凹部が低い密度で形成されている第1領域131の凹部内部に、凸形状のダミーパターン102cを形成していることを示す。ダミーパターン102cにより、第1領域131と第2領域133の凹部の密度差が低減されて電界集中が均一化し、マウンドの形成を抑制していた。
【0012】
また、従来においては、導電層111を電解めっき法で形成する際に、めっき溶液中に添加剤を添加し、マウンドの発生を抑制する方法がある。添加剤は、導電層の析出を促進する成分、析出を抑制して均一化する成分などがある。このため、添加剤をめっき溶液に添加することにより、凹部の底から堆積を進行させることができ、マウンドの形成を抑制していた。
【0013】
【非特許文献1】
大橋(N.Ohhashi)、外5名、「0.13μmノードのマルチレベル金属化のための改良CuCMPプロセス(Improved Cu CMP process for 0.13μm node multilevel metallization)」、2001 インターナショナル・インターコレクト・テクノロジー・カンファレンス・セッション7(2001 International Interconnect Technology Conference)(Fig.7(a)など)
【0014】
【発明が解決しようとする課題】
しかしながら、ダミーパターンを形成する場合においては、以下のような問題があった。この場合、図20に示すように、配線となる導電層111内にダミーパターン102cが形成されているため、配線パターンに制限が発生していた。また、本来必要でないダミーパターン102cが基板101上に形成されているため、配線レイアウトが複雑化していた。このように、配線パターンの制限およびレイアウトの複雑化などがあるため、微細化が困難であった。
【0015】
また、添加剤をめっき溶液に添加する場合においては、配線パターンにより添加剤の種類、添加量などを変え、めっき溶液中の添加剤の変化などを管理する必要があり、製造効率が低下していた。さらに、所定の添加剤に固定して使用する場合は、配線パターンに一定のルールを設ける必要があり、配線パターンの制限が発生し、微細化が困難であった。
【0016】
以上のように、従来においては、微細化や製造効率の向上などをする場合、十分にマウンドの形成を抑制することが困難であった。このため、導電層形成後に基板表面に段差を有することとなり、基板表面を研磨によって平坦化する際、均一な平坦膜を形成することが困難となり、半導体装置の歩留まりや信頼性を十分に得ることができなかった。
【0017】
したがって、本発明は、導電層形成後に基板表面の段差を緩和して、基板表面を研磨によって均一に平坦化することが可能であって、半導体装置の歩留まりや信頼性が向上可能な導電層のめっき方法およびその半導体装置の製造方法を提供することを目的とする。
【0018】
【課題を解決するための手段】
本発明は、第1領域と第2領域とを有する基板に、前記第1領域の表面高さより前記第2領域の表面高さが高い第1導電層を、電解めっき法により形成する第1めっき工程と、前記第1導電層の前記第1領域と前記第2領域との表面高さの差を緩和するように、前記第1領域より第2領域の層厚が薄い第2導電層を、電解めっき法により形成する第2めっき工程と、を有する導電層のめっき方法である。
【0019】
以上により、本発明は、第1領域と第2領域とを有する基板に、第1領域の表面高さより第2領域の表面高さが高い第1導電層を、電解めっき法により形成する。その後、第1領域より第2領域の層厚が薄い第2導電層を、電解めっき法により形成し、第1導電層が形成された第1領域と第1導電層が形成された第2領域との表面高さの差を緩和する。
【0020】
本発明は、第1領域と第2領域とを有する基板に、前記第1領域の表面高さより前記第2領域の表面高さが高い第1導電層を、電解めっき法により形成する第1めっき工程と、前記第1導電層の前記第1領域と前記第2領域との表面高さの差を緩和するように、前記第1領域より前記第2領域の層厚が薄い第2導電層を、電解めっき法により形成する第2めっき工程と、前記第1導電層および前記第2導電層とを研磨することによって平坦化する平坦化工程と、を有する半導体装置の製造方法である。
【0021】
以上により、本発明は、第1領域と第2領域とを有する基板に、第1領域の表面高さより第2領域の表面高さが高い第1導電層を、電解めっき法により形成する。その後、第1領域より第2領域の層厚が薄い第2導電層を、電解めっき法により形成し、第1導電層が形成された第1領域と第1導電層が形成された第2領域との表面高さの差を緩和する。表面高さの差が緩和された後、第1導電層および第2導電層を研磨することによって平坦化する。
【0022】
【発明の実施の形態】
以下、本発明の実施形態の一例について説明する。
【0023】
<実施形態1>
本発明の実施形態1について、図面を用いて説明する。図1〜図4は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、Cu配線を形成するため、第1めっき工程、第2めっき工程、平坦化工程を順次実施する。
【0024】
図1に示すように、基板1は、凹部2aが形成されている第1領域31と、第1領域31よりも高い密度の凹部2bが形成されている第2領域33とを有する。そして、基板1には、第1領域31と第2領域33とに挟まれて、凹部がないフィールド領域32がある。第1領域31には、ラインアンドスペースパターンであって幅10μm、深さ500nmの凹部2aが、1つ形成されている。第2領域33には、ラインアンドスペースパターンであって幅0.35μm、深さ500nmの凹部2bが、0.35μm間隔で複数形成されている。
【0025】
第1めっき工程は、上記のように凹部2a,2bが形成されている第1領域31と第2領域33とを有する基板に、第1領域31の表面高さより第2領域33の表面高さが高い第1導電層11を、電解めっき法により形成する。
【0026】
第1めっき工程においては、まず、基板1および凹部2a,2bの表面にスパッタリング法で、TaNなどのバリアメタル層(図示なし)を厚さ50nm程度にて形成する。次に、バリアメタル層の表面に、スパッタリング法により、Cuのシード層(図示なし)を厚さ50nm程度にて形成する。そして、シード層をカソード、Cu電極をアノードとした電解めっきを行う。めっき溶液としては、Cu成分=17g/L、硫酸=160g/L、Cl−=40ppm、アクセラレータ=1mL/L、サプレッサ=25mL/Lの濃度からなるものを用いる。めっきは、以下のように3段階の電流制御にて実施する。層厚Aとして1μmの第1導電層11を形成するために、たとえば、第1段階は電流0Aを9秒、第2段階は電流2.0Aを30秒、第3段階は電流5.6Aを128秒の条件とする。
【0027】
第1導電層11を上記条件により形成すると、第2領域33には、高い密度で凹部2bが形成され、電解めっきの際に電界集中する個所が多い。このため、第2領域33の基板1には、めっきによる導電材料が厚く析出し、凹部がないフィールド領域32の面に対して出っ張った凸形状となり、マウンド13が形成される。第2領域33の凸形状であるマウンド13の高さBは、800nm程度となる。このマウンド13は、基板の凹部2bが5μm以下の幅の場合、発生し易い。一方、第1領域31は、低い密度の凹部であるため、凹部がないフィールド領域32の面に対して、そのままへこみ、深さCの凹形状12となる。第1領域31の第1導電層11の凹形状の深さCは、基板1に形成された凹部2aの深さと同様に、500nm程度となる。このように、第1領域31と第2領域33に形成されている凹部2a,2bの密度が異なるため、第1領域31の表面高さより第2領域33の表面高さが高い第1導電層11を形成し、基板1の表面に段差を形成する。この段差は、第2領域のマウンド高さBの800nmと、第1領域の凹形状の深さCの500nmとを合わせて、1300nmの高さとなる。
【0028】
第1めっき工程を実施した後、第2めっき工程を実施する。第2メッキ工程は、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成し、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和する。図2に示すように、本実施形態では、第2めっき工程において、第1領域31にのみ第2導電層21を形成する
【0029】
第2めっき工程は、まず、第1導電層11の第1領域31と第2領域33との表面高さの差がある基板1の表面に、100nm〜10μm厚のレジスト41を形成する。そして、第1領域31の第1導電層11の凹形状12の表面が露出するように、レジスト41に開口部42を形成してパターン加工する。その後、レジスト41の開口部42に、第1めっき工程と同様の電解めっき法により、導電材料であるCuを埋め込み、第2導電層21を形成する。つぎに、図3に示すように、レジスト41を除去し、第1領域の第1導電層11の上に、第2導電層21が形成される。第2導電層21は、第1めっき工程と同様なめっき液を用いて、第1導電層11をカソードとした電解めっき法にて形成される。
【0030】
第2導電層21を構成する導電材料は、第1導電層11と同様なスピードで研磨される導電材料が好ましく、本実施形態においては、第1導電層11と同様に、Cuを用いる。
【0031】
また、第2導電層21の厚さは、第2導電層21の形成後、第2領域33の表面高さより第1領域31の表面高さが高くなるようにすることが好ましい。たとえば、第2領域33の表面高さより第1領域31の表面高さが、100nm以上高くなるようにすることが好ましい。第2領域33の表面高さより第1領域31の表面高さが高くなるように第2導電層21を形成することで、次工程の平坦化工程で均一な研磨が可能となり、ディッシングを抑制することが容易となる。このため、本実施形態においては、1400nm厚の第2導電層21を形成する。
【0032】
第2めっき工程を実施した後、図4に示すように、平坦化工程を実施する。平坦化工程においては、CMP法により、第1導電層11および第2導電層21が形成されている基板1の表面に研磨液を流し、研磨パッドをその基板1の表面に圧着させて、第1導電層11と第2導電層21とを研磨し平坦化する。第1導電層11と第2導電層21は研磨液により酸化され、そして、酸化された第1導電層11と第2導電層21は、機械的に研磨され除去される。研磨後、基板1の凹部2a,2bの内部に埋め込まれた第1導電層11が残り、半導体装置の配線が形成される。
【0033】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和した後、研磨によって平坦化する。第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することは、第2導電層21を形成することにより、容易に可能である。このため、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0034】
<実施形態2>
本発明の実施形態2について、図面を用いて説明する。図5〜図7は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。第1めっき工程と第2めっき工程との間に、第1領域31において所定のパターンに沿って第1導電層11の表層を除去し、第1導電層11の表面に所定の凹凸形状14を形成する凹凸形状形成工程を実施し、その後、第2めっき工程を実施することを除き、第1実施形態と同様である。このため、重複する個所については、説明を省略する。
【0035】
第1めっき工程においては、第1実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。この段差は、第1実施形態と同様に、第2領域のマウンド高さBの800nmと、第1領域の凹形状の深さCの500nmとを合わせて、1300nmの高さとなる。
【0036】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、第1領域31において所定のパターンに沿って第1導電層11の表層を除去し、第1導電層31の表面に所定の凹凸形状14を形成する。
【0037】
凹凸形状形成工程は、図5に示すように、まず、第1導電層11の第1領域31と第2領域33との表面高さの差がある基板1の表面にレジスト41を形成する。そして、第1領域31のレジスト41に、幅1.0μm、間隔0.5μmの開口部42を複数形成しパターン加工する。その後、図6に示すように、レジスト41のパターンに沿って、第1領域31の第1導電層11の所定領域の表層を反応性イオンエッチング法により除去し、幅1.0μm、間隔0.5μm、深さ500nmのドットパターンの凹凸形状14を形成する。
【0038】
図16は、凹凸形状形成工程において形成する凹凸形状14の平面図である。本実施形態においては、図16(a)に示すように、正方形の辺同士が所定の間隔で離間して対向するように配置されたドットパターンを形成する。
【0039】
凹凸形状14の深さは、次工程である第2めっき工程で、第1領域にマウンドを発生させるため、深さ100nm以上が好ましい。本実施形態の反応性イオンエッチング法においては、たとえば、塩素系エッチングガスを用いて、ガス圧力0.1〜2Pa、ソース電力200〜1500W、バイアス電力200〜1500W、温度150〜300℃の条件にて行う。
【0040】
凹凸形状形成工程を実施した後、第2めっき工程を実施する。第2メッキ工程は、図7に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成し、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和する。
【0041】
第2めっき工程においては、第1めっき工程と同様な電解めっき法により、第1領域31の凹凸形状14に導電材料を埋め込むと共に、基板1の表面に導電材料を堆積させ、第2導電層21を形成する。第2導電層21を構成する導電材料は、第1導電層11と同様に、Cuを用いる。第2導電層21の厚さは、凹凸形状14の深さよりも、厚く形成することが好ましい。特に、凹凸形状14の深さより100nm以上厚くすることが、より好ましい。このように形成することで、低い密度の凹部2aが形成されている第1領域31で発生し易いディッシングを、抑制することが容易となる。
【0042】
第1導電層11が形成された第1領域31には、凹凸形状14が形成され、電解めっきの際に電界集中する個所が多い。このため、第2めっき工程にて第2導電層21を形成すると、第1領域31においては、めっきによる導電材料が厚く析出してマウンドが発生し、第1領域31より第2領域33の層厚が薄い第2導電21層を形成することができる。
【0043】
第1めっき工程と同様な条件にて第2めっき工程のめっきを実施した場合、第2導電層21は、フィールド領域32および第2領域33より、第1領域31の方が600nm程度厚く形成される。したがって、第1めっき工程後の段差である1300nmが、700nmまで緩和することができる。
【0044】
第2めっき工程を実施した後、実施形態1と同様にして、平坦化工程を実施する。
【0045】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和した後、研磨によって平坦化する。第1領域31を除去して凹凸形状14を形成することで、第1領域31より第2領域33の層厚が薄い第2導電21層を容易に形成できるため、第1導電層11の第1領域31と第2領域33との表面高さの差を容易に緩和できる。このため、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0046】
<実施形態3>
本発明の実施形態3について、図面を用いて説明する。図5〜図7は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、反応性イオンエッチング法により、第1導電層11を除去して凹凸形状14を形成しているが、本実施形態においては、イオンミリング法により実施する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第2実施形態と同様である。このため、重複する個所については、説明を省略する。
【0047】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0048】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態2と同様にして、図5に示すように、レジスト41を形成後、開口部42を形成しパターン加工する。そして、図6に示すように、レジスト41のパターンに沿って、第1領域31の第1導電層11の表層をイオンミリング法により除去し、実施形態2と同様なドットパターンの凹凸形状14を形成する。イオンミリング法の場合、たとえば、エッチングガスとしてArを用いて、ガス圧力2×10−4Torr、加速電圧300V、電流密度1mA/cm2以下、減速電圧−200V、アーク電圧100V以下、μ波出力200W以下、バイアス電圧−20V以上の条件にて行う。なお、イオンミリング法で第1導電層11を除去して凹凸形状14を形成する際、凹凸形状14の内部に第1導電層11にスパッタされた残渣がある場合がある。しかし、この残渣は、後工程である平坦化工程にて研磨されるため、特に本工程にて除去する必要はない。
【0049】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図7に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0050】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0051】
<実施形態4>
本発明の実施形態4について、図面を用いて説明する。図5〜図7は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、反応性イオンエッチング法により、第1導電層11を除去して凹凸形状14を形成しているが、本実施形態においては、第1領域31に形成された第1導電層11の所定領域の表層を酸化させ、酸化された第1導電層11を除去して、凹凸形状14を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第2実施形態と同様である。このため、重複する個所については、説明を省略する。
【0052】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0053】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態2と同様にして、図5に示すように、レジスト41を形成後、オゾンアッシングにより開口部42を形成しパターン加工する。オゾンアッシングの際に、さらに、開口部42表面に露出する第1導電層11を酸化させる。そして、図6に示すように、レジスト41のパターンに沿って、第1領域31の第1導電層11の表層を、ウェットエッチングにより除去し、実施形態2と同様なドットパターンの凹凸形状14を形成する。ウェットエッチングのエッチング液としては、クエン酸、シュウ酸、酢酸、アンモニアなどに過酸化水素を混合した水溶液などを用いることができる。
【0054】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図7に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0055】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0056】
<実施形態5>
本発明の実施形態5について、図面を用いて説明する。図5〜図7は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、反応性イオンエッチング法により、第1導電層11を除去して凹凸形状14を形成しているが、本実施形態においては、第1領域31の第1導電層11を電解エッチング法により除去して、凹凸形状14を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第2実施形態と同様である。このため、重複する個所については、説明を省略する。
【0057】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0058】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態2と同様にして、図5に示すように、レジスト41を形成後、開口部42を形成しパターン加工する。そして、第1めっき工程で用いためっき液を使用し、第1導電層11をアノードとする電解エッチング法を実施する。図6に示すように、開口部42の第1導電層11からめっき溶液中にCuをアノード反応で溶解させて除去し、実施形態2と同様なドットパターンの凹凸形状14を形成する。
【0059】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図7に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0060】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0061】
<実施形態6>
本発明の実施形態6について、図面を用いて説明する。図8〜図12は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、反応性イオンエッチング法により、第1導電層11を除去して凹凸形状14を形成しているが、本実施形態においては、ハードマスクを用いて、第1領域31の第1導電層11の所定領域を酸化させ、その酸化された第1導電層11を除去して、凹凸形状14を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第2実施形態と同様である。このため、重複する個所については、説明を省略する。
【0062】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0063】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、図8に示すように、まず、TEOS(tetraethyl−o−silicate)を用いたプラズマCVD法により、70nm厚のSiO2のハードマスク層51を形成する。その後、ハードマスク層51にレジスト41を形成し、実施形態2と同様にして、図9に示すように、レジスト41を形成後、開口部42を形成してパターン加工する。開口部42が形成されたレジスト41をマスクとし、ハードマスク層51の所定領域をエッチングして開口部52を設け、ハードマスク53を形成する。その後、図10に示すように、オゾンアッシングにより、レジスト41の除去を行うと共に、ハードマスク53の開口部52の表面に露出する第1導電層11を酸化させ、深さ500nmのCuOxの酸化物部15を形成する。そして、フッ酸(HF):水(H2O)=1:100のDHF(diluted hydrofluoric acid)液を用いて、ウェットエッチングを行う。DHF液によるエッチング速度は、ハードマスク53のSiO2が5〜7nm/minであり、酸化物部15のCuOxが50nm/min以上である。また、第1導電層11のCuはDHF液によりエッチングされない。このため、10分程度のエッチング時間とし、ハードマスク53と酸化物部15とを選択的に除去し、図11に示すように、第1領域31に凹凸形状14を形成する。なお、本実施形態のDHF液によりエッチングは、酸素など酸化作用のある物質が混入すると、第1導電層11のCuが酸化されて、所定の凹凸形状14とすることが困難となる場合がある。このため、酸素などが混入しにくい環境で実施することが好ましい。
【0064】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図12に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0065】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0066】
<実施形態7>
本発明の実施形態7について、図面を用いて説明する。図13〜図15は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、凹凸形状14を、第1導電層11の表層を除去して形成していたが、本実施形態では、第1領域31において所定のパターンに沿って第1導電層11の表層に導電材料を堆積して形成する。第1導電層の表層に導電材料を堆積させて凹凸形状14を形成することを除き、第1実施形態と同様である。このため、重複する個所については、説明を省略する。
【0067】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0068】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、第1領域31において所定のパターンに沿って第1導電層11の表層導電材料を堆積し、第1導電層31の表面に所定の凹凸形状14を形成する。
【0069】
凹凸形状形成工程は、図13に示すように、まず、第1導電層11の第1領域31と第2領域33との表面高さの差がある基板1の表面にレジスト41を形成する。そして、第1領域31のレジスト41に、幅1.0μm、間隔0.5μmの開口部42を複数形成しパターン加工する。その後、図14に示すように、第1めっき工程と同様なめっき液を用いて第1導電層11をカソードとした電解めっき法により、レジスト41のパターンに沿って第1導電層11の表層に導電材料を堆積して、幅1.0μm、間隔0.5μm、深さ500nmのドットパターンの凹凸形状14を形成する。なお、本実施形態では、電解めっき法により、凹凸形状14を形成しているが、無電解めっき法、CVD法などによっても行うことができる。
【0070】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図15に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0071】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0072】
なお、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【0073】
たとえば、上記実施形態に凹凸形状形成工程においては、図16(a)に示すように、ドットパターンを形成しているが、その他に、(b)丸型パターン、(c)ひし形パターン、(d)十字型パターン、(e)ラインアンドスペースパターン、(f)楕円型パターンなどの凹凸形状を形成しても良い。このようなパターンは、パターン形成領域毎に全て形成する必要はなく、図16(g)〜(i)に示すように、領域内に交互に形成するなど、所望の形状とすることができる。
【0074】
また、たとえば、凹凸形状形成工程において、図17に示すように、第1導電層の表層に針61を所定の深さまで当てて、図18に示すような凹凸形状14を形成しても良い。
【0075】
【発明の効果】
本発明によれば、導電層形成後に基板表面の段差を緩和して、基板表面を研磨によって均一に平坦化することが可能であって、半導体装置の歩留まりや信頼性が向上可能な導電層のめっき方法およびその半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態1の製造工程における半導体装置の概略断面図である。
【図2】図2は本発明の実施形態1の製造工程における半導体装置の概略断面図である。
【図3】図3は本発明の実施形態1の製造工程における半導体装置の概略断面図である。
【図4】図4は本発明の実施形態1の製造工程における半導体装置の概略断面図である。
【図5】図5は本発明の実施形態2,3,4,5の製造工程における半導体装置の概略断面図である。
【図6】図6は本発明の実施形態2,3,4,5の製造工程における半導体装置の概略断面図である。
【図7】図7は本発明の実施形態2,3,4,5の製造工程における半導体装置の概略断面図である。
【図8】図8は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図9】図9は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図10】図10は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図11】図11は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図12】図12は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図13】図13は本発明の実施形態7の製造工程における半導体装置の概略断面図である。
【図14】図14は本発明の実施形態7の製造工程における半導体装置の概略断面図である。
【図15】図15は本発明の実施形態7の製造工程における半導体装置の概略断面図である。
【図16】図16は本発明の各実施形態の凹凸形状形成工程において形成する凹凸形状の平面図である。
【図17】図17は本発明の変形形態の製造工程における半導体装置の概略断面図である。
【図18】図18は本発明の変形形態の製造工程における半導体装置の概略断面図である。
【図19】
図19は従来の半導体装置の概略断面図である。
【図20】
図20は従来の半導体装置の概略斜視図である。
【符号の説明】
1:基板、2a,2b:凹部、11:第1導電層、14:凹凸形状、21:第2導電層、31:第1領域、33:第2領域
【発明の属する技術分野】
本発明は導電層のめっき方法およびその半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置は、高性能化、多機能化の要求に伴い高集積化され、受動素子である配線などについても、微細化、多層化が行われている。微細化、多層化と平行して、配線の構造や製造工程は複雑化して、断線やショートなどが発生し、半導体装置の歩留まりや信頼性が低下している。この問題に対応するため、配線の構造を平坦化する技術が導入されている。
【0003】
また、配線構造を変化させるだけでなく、新たなプロセス技術や配線材料などが導入されている。たとえば、近年の半導体装置の処理速度の高速化に伴って、配線材料として、従来のアルミニウム(Al)に変わり、銅(Cu)が用いられている。Cu配線は、Al配線と比較して、低抵抗であり、また、融点が高いためにエレクトロマイグレーション耐性が大きいなどの長所がある。しかしながら、Cu配線は、Al配線と比較して、ドライエッチングによる微細加工が困難なこと、シリコン中へ拡散が早いため特性不良が発生し易いこと、シリコン酸化物との接着性が弱いことなどの短所があった。これらの短所を克服する方法として、ダマシン法が知られている。
【0004】
ダマシン法によるCu配線形成プロセスの一例について、以下に示す。まず、シリコン基板上に所定の凹部を形成する。そして、基板および凹部の表面にスパッタリング法でTaNなどのバリアメタル層を形成する。このバリアメタル層は、Cu配線と層間絶縁膜との接着性を向上させると共に、Cu配線のCuが層間絶縁膜に拡散することを防止する。
【0005】
次に、バリアメタル層が表面に形成された凹部に、配線材料であるCuの導電層を埋め込む。Cuの導電層の埋め込みは、電解めっき法、無電解めっき法、CVD(Chemical Vapor Deposition)法などにより行うことができる。一般に、電解めっき法が、被覆性に優れ廉価で製造効率が良いため用いられる。電解めっき法でめっきを行うには、これに先立って、スパッタリング法により、バリアメタル層の上にCuのシード層を形成する。シード層は、Cuを析出させるカソード(陰極)として機能する。そして、Cuイオンを含むめっき溶液中に、Cuのアノード(陽極)とカソードとなるシード層が形成された基板とを設置し、それぞれ直流電源と接続する。直流の電流を流すと、めっき溶液中の正イオンであるCuイオンは、カソードであるシード層に引きつけられて還元され析出する。そして、アノードであるCu電極から、めっき溶液中にアノード反応でCuが溶解して、めっき溶液中にCuイオンが補給される。このようにして、めっき溶液中のCuイオンが凹部のシード層に析出し、Cuが埋め込まれる。
【0006】
凹部にCuの導電層を埋め込んだ後、基板表面の余剰のCuを除去する。この除去は、一般に、CMP(Chemical Mechanical Polishing)などにより研磨して行われる。
【0007】
図19は、上記のダマシン法において、基板101の凹部102に、電解めっき法によりCuの導電層111を埋め込んだ状態を示す断面図である。
【0008】
基板101は、凹部102aが形成されている第1領域131と、第1領域131よりも高い密度の凹部102bが形成されている第2領域133とを有する。そして、基板101には、第1領域131と第2領域133とに挟まれて、凹部がないフィールド領域132がある。第1領域131および第2領域133の凹部に導電層111を電解めっき法により埋め込む際、第1領域131と第2領域133に形成されている凹部の密度が異なるため、第1領域131の表面高さより第2領域133の表面高さが高い導電層111が形成され、基板101の表面に段差が形成される。第2領域133のように高い密度の凹部がある場合、電解めっきの際に電界集中する個所が多いため、導電材料が厚く析出し、フィールド領域132の面に対して出っ張った形状となり、マウンド113が形成される(たとえば、非特許文献1参照)。一方、第1領域131のように低い密度の凹部2aがある場合、フィールド領域132の面に対してへこんだ凹形状112となる。
【0009】
マウンド113などにより基板101の表面に段差がある状態で、CMPなどで基板全面を研磨した場合、均一に研磨できないため、所望の均一な平坦化膜を形成することが困難であった。特に、第2領域133の厚く形成された導電層111が無くなるまで研磨する必要があるため、低い密度の凹部である第1領域131内の導電層111が過度に研磨され、表面が皿状に窪む現象、いわゆるディッシングが発生する場合があった。
【0010】
ディッシングの発生などにより均一でない平坦膜が形成された場合、導電層の断面積の減少による抵抗の増大や、上層にさらに配線を形成する際に接続孔の未貫通などが起こり、半導体装置の歩留まりや信頼性が低下していた。このような問題に対応するため、従来、さまざまな方法が提案されている。
【0011】
図20は、従来の方法の一例を示す斜視図であり、凹部が低い密度で形成されている第1領域131の凹部内部に、凸形状のダミーパターン102cを形成していることを示す。ダミーパターン102cにより、第1領域131と第2領域133の凹部の密度差が低減されて電界集中が均一化し、マウンドの形成を抑制していた。
【0012】
また、従来においては、導電層111を電解めっき法で形成する際に、めっき溶液中に添加剤を添加し、マウンドの発生を抑制する方法がある。添加剤は、導電層の析出を促進する成分、析出を抑制して均一化する成分などがある。このため、添加剤をめっき溶液に添加することにより、凹部の底から堆積を進行させることができ、マウンドの形成を抑制していた。
【0013】
【非特許文献1】
大橋(N.Ohhashi)、外5名、「0.13μmノードのマルチレベル金属化のための改良CuCMPプロセス(Improved Cu CMP process for 0.13μm node multilevel metallization)」、2001 インターナショナル・インターコレクト・テクノロジー・カンファレンス・セッション7(2001 International Interconnect Technology Conference)(Fig.7(a)など)
【0014】
【発明が解決しようとする課題】
しかしながら、ダミーパターンを形成する場合においては、以下のような問題があった。この場合、図20に示すように、配線となる導電層111内にダミーパターン102cが形成されているため、配線パターンに制限が発生していた。また、本来必要でないダミーパターン102cが基板101上に形成されているため、配線レイアウトが複雑化していた。このように、配線パターンの制限およびレイアウトの複雑化などがあるため、微細化が困難であった。
【0015】
また、添加剤をめっき溶液に添加する場合においては、配線パターンにより添加剤の種類、添加量などを変え、めっき溶液中の添加剤の変化などを管理する必要があり、製造効率が低下していた。さらに、所定の添加剤に固定して使用する場合は、配線パターンに一定のルールを設ける必要があり、配線パターンの制限が発生し、微細化が困難であった。
【0016】
以上のように、従来においては、微細化や製造効率の向上などをする場合、十分にマウンドの形成を抑制することが困難であった。このため、導電層形成後に基板表面に段差を有することとなり、基板表面を研磨によって平坦化する際、均一な平坦膜を形成することが困難となり、半導体装置の歩留まりや信頼性を十分に得ることができなかった。
【0017】
したがって、本発明は、導電層形成後に基板表面の段差を緩和して、基板表面を研磨によって均一に平坦化することが可能であって、半導体装置の歩留まりや信頼性が向上可能な導電層のめっき方法およびその半導体装置の製造方法を提供することを目的とする。
【0018】
【課題を解決するための手段】
本発明は、第1領域と第2領域とを有する基板に、前記第1領域の表面高さより前記第2領域の表面高さが高い第1導電層を、電解めっき法により形成する第1めっき工程と、前記第1導電層の前記第1領域と前記第2領域との表面高さの差を緩和するように、前記第1領域より第2領域の層厚が薄い第2導電層を、電解めっき法により形成する第2めっき工程と、を有する導電層のめっき方法である。
【0019】
以上により、本発明は、第1領域と第2領域とを有する基板に、第1領域の表面高さより第2領域の表面高さが高い第1導電層を、電解めっき法により形成する。その後、第1領域より第2領域の層厚が薄い第2導電層を、電解めっき法により形成し、第1導電層が形成された第1領域と第1導電層が形成された第2領域との表面高さの差を緩和する。
【0020】
本発明は、第1領域と第2領域とを有する基板に、前記第1領域の表面高さより前記第2領域の表面高さが高い第1導電層を、電解めっき法により形成する第1めっき工程と、前記第1導電層の前記第1領域と前記第2領域との表面高さの差を緩和するように、前記第1領域より前記第2領域の層厚が薄い第2導電層を、電解めっき法により形成する第2めっき工程と、前記第1導電層および前記第2導電層とを研磨することによって平坦化する平坦化工程と、を有する半導体装置の製造方法である。
【0021】
以上により、本発明は、第1領域と第2領域とを有する基板に、第1領域の表面高さより第2領域の表面高さが高い第1導電層を、電解めっき法により形成する。その後、第1領域より第2領域の層厚が薄い第2導電層を、電解めっき法により形成し、第1導電層が形成された第1領域と第1導電層が形成された第2領域との表面高さの差を緩和する。表面高さの差が緩和された後、第1導電層および第2導電層を研磨することによって平坦化する。
【0022】
【発明の実施の形態】
以下、本発明の実施形態の一例について説明する。
【0023】
<実施形態1>
本発明の実施形態1について、図面を用いて説明する。図1〜図4は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、Cu配線を形成するため、第1めっき工程、第2めっき工程、平坦化工程を順次実施する。
【0024】
図1に示すように、基板1は、凹部2aが形成されている第1領域31と、第1領域31よりも高い密度の凹部2bが形成されている第2領域33とを有する。そして、基板1には、第1領域31と第2領域33とに挟まれて、凹部がないフィールド領域32がある。第1領域31には、ラインアンドスペースパターンであって幅10μm、深さ500nmの凹部2aが、1つ形成されている。第2領域33には、ラインアンドスペースパターンであって幅0.35μm、深さ500nmの凹部2bが、0.35μm間隔で複数形成されている。
【0025】
第1めっき工程は、上記のように凹部2a,2bが形成されている第1領域31と第2領域33とを有する基板に、第1領域31の表面高さより第2領域33の表面高さが高い第1導電層11を、電解めっき法により形成する。
【0026】
第1めっき工程においては、まず、基板1および凹部2a,2bの表面にスパッタリング法で、TaNなどのバリアメタル層(図示なし)を厚さ50nm程度にて形成する。次に、バリアメタル層の表面に、スパッタリング法により、Cuのシード層(図示なし)を厚さ50nm程度にて形成する。そして、シード層をカソード、Cu電極をアノードとした電解めっきを行う。めっき溶液としては、Cu成分=17g/L、硫酸=160g/L、Cl−=40ppm、アクセラレータ=1mL/L、サプレッサ=25mL/Lの濃度からなるものを用いる。めっきは、以下のように3段階の電流制御にて実施する。層厚Aとして1μmの第1導電層11を形成するために、たとえば、第1段階は電流0Aを9秒、第2段階は電流2.0Aを30秒、第3段階は電流5.6Aを128秒の条件とする。
【0027】
第1導電層11を上記条件により形成すると、第2領域33には、高い密度で凹部2bが形成され、電解めっきの際に電界集中する個所が多い。このため、第2領域33の基板1には、めっきによる導電材料が厚く析出し、凹部がないフィールド領域32の面に対して出っ張った凸形状となり、マウンド13が形成される。第2領域33の凸形状であるマウンド13の高さBは、800nm程度となる。このマウンド13は、基板の凹部2bが5μm以下の幅の場合、発生し易い。一方、第1領域31は、低い密度の凹部であるため、凹部がないフィールド領域32の面に対して、そのままへこみ、深さCの凹形状12となる。第1領域31の第1導電層11の凹形状の深さCは、基板1に形成された凹部2aの深さと同様に、500nm程度となる。このように、第1領域31と第2領域33に形成されている凹部2a,2bの密度が異なるため、第1領域31の表面高さより第2領域33の表面高さが高い第1導電層11を形成し、基板1の表面に段差を形成する。この段差は、第2領域のマウンド高さBの800nmと、第1領域の凹形状の深さCの500nmとを合わせて、1300nmの高さとなる。
【0028】
第1めっき工程を実施した後、第2めっき工程を実施する。第2メッキ工程は、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成し、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和する。図2に示すように、本実施形態では、第2めっき工程において、第1領域31にのみ第2導電層21を形成する
【0029】
第2めっき工程は、まず、第1導電層11の第1領域31と第2領域33との表面高さの差がある基板1の表面に、100nm〜10μm厚のレジスト41を形成する。そして、第1領域31の第1導電層11の凹形状12の表面が露出するように、レジスト41に開口部42を形成してパターン加工する。その後、レジスト41の開口部42に、第1めっき工程と同様の電解めっき法により、導電材料であるCuを埋め込み、第2導電層21を形成する。つぎに、図3に示すように、レジスト41を除去し、第1領域の第1導電層11の上に、第2導電層21が形成される。第2導電層21は、第1めっき工程と同様なめっき液を用いて、第1導電層11をカソードとした電解めっき法にて形成される。
【0030】
第2導電層21を構成する導電材料は、第1導電層11と同様なスピードで研磨される導電材料が好ましく、本実施形態においては、第1導電層11と同様に、Cuを用いる。
【0031】
また、第2導電層21の厚さは、第2導電層21の形成後、第2領域33の表面高さより第1領域31の表面高さが高くなるようにすることが好ましい。たとえば、第2領域33の表面高さより第1領域31の表面高さが、100nm以上高くなるようにすることが好ましい。第2領域33の表面高さより第1領域31の表面高さが高くなるように第2導電層21を形成することで、次工程の平坦化工程で均一な研磨が可能となり、ディッシングを抑制することが容易となる。このため、本実施形態においては、1400nm厚の第2導電層21を形成する。
【0032】
第2めっき工程を実施した後、図4に示すように、平坦化工程を実施する。平坦化工程においては、CMP法により、第1導電層11および第2導電層21が形成されている基板1の表面に研磨液を流し、研磨パッドをその基板1の表面に圧着させて、第1導電層11と第2導電層21とを研磨し平坦化する。第1導電層11と第2導電層21は研磨液により酸化され、そして、酸化された第1導電層11と第2導電層21は、機械的に研磨され除去される。研磨後、基板1の凹部2a,2bの内部に埋め込まれた第1導電層11が残り、半導体装置の配線が形成される。
【0033】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和した後、研磨によって平坦化する。第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することは、第2導電層21を形成することにより、容易に可能である。このため、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0034】
<実施形態2>
本発明の実施形態2について、図面を用いて説明する。図5〜図7は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。第1めっき工程と第2めっき工程との間に、第1領域31において所定のパターンに沿って第1導電層11の表層を除去し、第1導電層11の表面に所定の凹凸形状14を形成する凹凸形状形成工程を実施し、その後、第2めっき工程を実施することを除き、第1実施形態と同様である。このため、重複する個所については、説明を省略する。
【0035】
第1めっき工程においては、第1実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。この段差は、第1実施形態と同様に、第2領域のマウンド高さBの800nmと、第1領域の凹形状の深さCの500nmとを合わせて、1300nmの高さとなる。
【0036】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、第1領域31において所定のパターンに沿って第1導電層11の表層を除去し、第1導電層31の表面に所定の凹凸形状14を形成する。
【0037】
凹凸形状形成工程は、図5に示すように、まず、第1導電層11の第1領域31と第2領域33との表面高さの差がある基板1の表面にレジスト41を形成する。そして、第1領域31のレジスト41に、幅1.0μm、間隔0.5μmの開口部42を複数形成しパターン加工する。その後、図6に示すように、レジスト41のパターンに沿って、第1領域31の第1導電層11の所定領域の表層を反応性イオンエッチング法により除去し、幅1.0μm、間隔0.5μm、深さ500nmのドットパターンの凹凸形状14を形成する。
【0038】
図16は、凹凸形状形成工程において形成する凹凸形状14の平面図である。本実施形態においては、図16(a)に示すように、正方形の辺同士が所定の間隔で離間して対向するように配置されたドットパターンを形成する。
【0039】
凹凸形状14の深さは、次工程である第2めっき工程で、第1領域にマウンドを発生させるため、深さ100nm以上が好ましい。本実施形態の反応性イオンエッチング法においては、たとえば、塩素系エッチングガスを用いて、ガス圧力0.1〜2Pa、ソース電力200〜1500W、バイアス電力200〜1500W、温度150〜300℃の条件にて行う。
【0040】
凹凸形状形成工程を実施した後、第2めっき工程を実施する。第2メッキ工程は、図7に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成し、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和する。
【0041】
第2めっき工程においては、第1めっき工程と同様な電解めっき法により、第1領域31の凹凸形状14に導電材料を埋め込むと共に、基板1の表面に導電材料を堆積させ、第2導電層21を形成する。第2導電層21を構成する導電材料は、第1導電層11と同様に、Cuを用いる。第2導電層21の厚さは、凹凸形状14の深さよりも、厚く形成することが好ましい。特に、凹凸形状14の深さより100nm以上厚くすることが、より好ましい。このように形成することで、低い密度の凹部2aが形成されている第1領域31で発生し易いディッシングを、抑制することが容易となる。
【0042】
第1導電層11が形成された第1領域31には、凹凸形状14が形成され、電解めっきの際に電界集中する個所が多い。このため、第2めっき工程にて第2導電層21を形成すると、第1領域31においては、めっきによる導電材料が厚く析出してマウンドが発生し、第1領域31より第2領域33の層厚が薄い第2導電21層を形成することができる。
【0043】
第1めっき工程と同様な条件にて第2めっき工程のめっきを実施した場合、第2導電層21は、フィールド領域32および第2領域33より、第1領域31の方が600nm程度厚く形成される。したがって、第1めっき工程後の段差である1300nmが、700nmまで緩和することができる。
【0044】
第2めっき工程を実施した後、実施形態1と同様にして、平坦化工程を実施する。
【0045】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和した後、研磨によって平坦化する。第1領域31を除去して凹凸形状14を形成することで、第1領域31より第2領域33の層厚が薄い第2導電21層を容易に形成できるため、第1導電層11の第1領域31と第2領域33との表面高さの差を容易に緩和できる。このため、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0046】
<実施形態3>
本発明の実施形態3について、図面を用いて説明する。図5〜図7は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、反応性イオンエッチング法により、第1導電層11を除去して凹凸形状14を形成しているが、本実施形態においては、イオンミリング法により実施する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第2実施形態と同様である。このため、重複する個所については、説明を省略する。
【0047】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0048】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態2と同様にして、図5に示すように、レジスト41を形成後、開口部42を形成しパターン加工する。そして、図6に示すように、レジスト41のパターンに沿って、第1領域31の第1導電層11の表層をイオンミリング法により除去し、実施形態2と同様なドットパターンの凹凸形状14を形成する。イオンミリング法の場合、たとえば、エッチングガスとしてArを用いて、ガス圧力2×10−4Torr、加速電圧300V、電流密度1mA/cm2以下、減速電圧−200V、アーク電圧100V以下、μ波出力200W以下、バイアス電圧−20V以上の条件にて行う。なお、イオンミリング法で第1導電層11を除去して凹凸形状14を形成する際、凹凸形状14の内部に第1導電層11にスパッタされた残渣がある場合がある。しかし、この残渣は、後工程である平坦化工程にて研磨されるため、特に本工程にて除去する必要はない。
【0049】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図7に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0050】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0051】
<実施形態4>
本発明の実施形態4について、図面を用いて説明する。図5〜図7は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、反応性イオンエッチング法により、第1導電層11を除去して凹凸形状14を形成しているが、本実施形態においては、第1領域31に形成された第1導電層11の所定領域の表層を酸化させ、酸化された第1導電層11を除去して、凹凸形状14を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第2実施形態と同様である。このため、重複する個所については、説明を省略する。
【0052】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0053】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態2と同様にして、図5に示すように、レジスト41を形成後、オゾンアッシングにより開口部42を形成しパターン加工する。オゾンアッシングの際に、さらに、開口部42表面に露出する第1導電層11を酸化させる。そして、図6に示すように、レジスト41のパターンに沿って、第1領域31の第1導電層11の表層を、ウェットエッチングにより除去し、実施形態2と同様なドットパターンの凹凸形状14を形成する。ウェットエッチングのエッチング液としては、クエン酸、シュウ酸、酢酸、アンモニアなどに過酸化水素を混合した水溶液などを用いることができる。
【0054】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図7に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0055】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0056】
<実施形態5>
本発明の実施形態5について、図面を用いて説明する。図5〜図7は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、反応性イオンエッチング法により、第1導電層11を除去して凹凸形状14を形成しているが、本実施形態においては、第1領域31の第1導電層11を電解エッチング法により除去して、凹凸形状14を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第2実施形態と同様である。このため、重複する個所については、説明を省略する。
【0057】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0058】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、実施形態2と同様にして、図5に示すように、レジスト41を形成後、開口部42を形成しパターン加工する。そして、第1めっき工程で用いためっき液を使用し、第1導電層11をアノードとする電解エッチング法を実施する。図6に示すように、開口部42の第1導電層11からめっき溶液中にCuをアノード反応で溶解させて除去し、実施形態2と同様なドットパターンの凹凸形状14を形成する。
【0059】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図7に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0060】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0061】
<実施形態6>
本発明の実施形態6について、図面を用いて説明する。図8〜図12は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、反応性イオンエッチング法により、第1導電層11を除去して凹凸形状14を形成しているが、本実施形態においては、ハードマスクを用いて、第1領域31の第1導電層11の所定領域を酸化させ、その酸化された第1導電層11を除去して、凹凸形状14を形成する。凹凸形状形成工程を反応性イオンエッチング法により実施しないことを除き、第2実施形態と同様である。このため、重複する個所については、説明を省略する。
【0062】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0063】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、図8に示すように、まず、TEOS(tetraethyl−o−silicate)を用いたプラズマCVD法により、70nm厚のSiO2のハードマスク層51を形成する。その後、ハードマスク層51にレジスト41を形成し、実施形態2と同様にして、図9に示すように、レジスト41を形成後、開口部42を形成してパターン加工する。開口部42が形成されたレジスト41をマスクとし、ハードマスク層51の所定領域をエッチングして開口部52を設け、ハードマスク53を形成する。その後、図10に示すように、オゾンアッシングにより、レジスト41の除去を行うと共に、ハードマスク53の開口部52の表面に露出する第1導電層11を酸化させ、深さ500nmのCuOxの酸化物部15を形成する。そして、フッ酸(HF):水(H2O)=1:100のDHF(diluted hydrofluoric acid)液を用いて、ウェットエッチングを行う。DHF液によるエッチング速度は、ハードマスク53のSiO2が5〜7nm/minであり、酸化物部15のCuOxが50nm/min以上である。また、第1導電層11のCuはDHF液によりエッチングされない。このため、10分程度のエッチング時間とし、ハードマスク53と酸化物部15とを選択的に除去し、図11に示すように、第1領域31に凹凸形状14を形成する。なお、本実施形態のDHF液によりエッチングは、酸素など酸化作用のある物質が混入すると、第1導電層11のCuが酸化されて、所定の凹凸形状14とすることが困難となる場合がある。このため、酸素などが混入しにくい環境で実施することが好ましい。
【0064】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図12に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0065】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0066】
<実施形態7>
本発明の実施形態7について、図面を用いて説明する。図13〜図15は、本実施形態の各工程で形成される半導体装置の概略断面図である。本実施形態は、実施形態2と同様に、Cu配線を形成するため、第1めっき工程、凹凸形状形成工程、第2めっき工程、平坦化工程を順次実施する。実施形態2の凹凸形状形成工程では、凹凸形状14を、第1導電層11の表層を除去して形成していたが、本実施形態では、第1領域31において所定のパターンに沿って第1導電層11の表層に導電材料を堆積して形成する。第1導電層の表層に導電材料を堆積させて凹凸形状14を形成することを除き、第1実施形態と同様である。このため、重複する個所については、説明を省略する。
【0067】
第1めっき工程においては、第2実施形態と同様にして、第1領域31の表面高さより第2領域33の表面高さが高いCuの第1導電層11を形成し、基板1の表面に段差を形成する。
【0068】
第1めっき工程を実施した後、凹凸形状形成工程を実施する。凹凸形状形成工程は、第1領域31において所定のパターンに沿って第1導電層11の表層導電材料を堆積し、第1導電層31の表面に所定の凹凸形状14を形成する。
【0069】
凹凸形状形成工程は、図13に示すように、まず、第1導電層11の第1領域31と第2領域33との表面高さの差がある基板1の表面にレジスト41を形成する。そして、第1領域31のレジスト41に、幅1.0μm、間隔0.5μmの開口部42を複数形成しパターン加工する。その後、図14に示すように、第1めっき工程と同様なめっき液を用いて第1導電層11をカソードとした電解めっき法により、レジスト41のパターンに沿って第1導電層11の表層に導電材料を堆積して、幅1.0μm、間隔0.5μm、深さ500nmのドットパターンの凹凸形状14を形成する。なお、本実施形態では、電解めっき法により、凹凸形状14を形成しているが、無電解めっき法、CVD法などによっても行うことができる。
【0070】
凹凸形状形成工程を実施した後、実施形態2と同様に、第2めっき工程を実施する。第2メッキ工程は、図15に示すように、第1領域31より第2領域33の層厚が薄い第2導電21層を、電解めっき法により形成する。実施形態2と同様に、第1領域31にマウンドが発生するため、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和することができる。第2めっき工程を実施した後、実施形態2と同様にして、平坦化工程を実施する。
【0071】
以上のように、本実施形態は、第2導電層21により、第1導電層11の第1領域31と第2領域33との表面高さの差を緩和後、研磨によって平坦化する。このため、実施形態2と同様に、本実施形態は、従来のように配線パターンおよびレイアウトの制限や製造工程を複雑化しないで、基板表面を研磨によって容易に均一に平坦化できる。この結果、本実施形態は、微細化や製造効率の向上ができ、半導体装置の歩留まりや信頼性を向上することができる。
【0072】
なお、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【0073】
たとえば、上記実施形態に凹凸形状形成工程においては、図16(a)に示すように、ドットパターンを形成しているが、その他に、(b)丸型パターン、(c)ひし形パターン、(d)十字型パターン、(e)ラインアンドスペースパターン、(f)楕円型パターンなどの凹凸形状を形成しても良い。このようなパターンは、パターン形成領域毎に全て形成する必要はなく、図16(g)〜(i)に示すように、領域内に交互に形成するなど、所望の形状とすることができる。
【0074】
また、たとえば、凹凸形状形成工程において、図17に示すように、第1導電層の表層に針61を所定の深さまで当てて、図18に示すような凹凸形状14を形成しても良い。
【0075】
【発明の効果】
本発明によれば、導電層形成後に基板表面の段差を緩和して、基板表面を研磨によって均一に平坦化することが可能であって、半導体装置の歩留まりや信頼性が向上可能な導電層のめっき方法およびその半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態1の製造工程における半導体装置の概略断面図である。
【図2】図2は本発明の実施形態1の製造工程における半導体装置の概略断面図である。
【図3】図3は本発明の実施形態1の製造工程における半導体装置の概略断面図である。
【図4】図4は本発明の実施形態1の製造工程における半導体装置の概略断面図である。
【図5】図5は本発明の実施形態2,3,4,5の製造工程における半導体装置の概略断面図である。
【図6】図6は本発明の実施形態2,3,4,5の製造工程における半導体装置の概略断面図である。
【図7】図7は本発明の実施形態2,3,4,5の製造工程における半導体装置の概略断面図である。
【図8】図8は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図9】図9は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図10】図10は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図11】図11は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図12】図12は本発明の実施形態6の製造工程における半導体装置の概略断面図である。
【図13】図13は本発明の実施形態7の製造工程における半導体装置の概略断面図である。
【図14】図14は本発明の実施形態7の製造工程における半導体装置の概略断面図である。
【図15】図15は本発明の実施形態7の製造工程における半導体装置の概略断面図である。
【図16】図16は本発明の各実施形態の凹凸形状形成工程において形成する凹凸形状の平面図である。
【図17】図17は本発明の変形形態の製造工程における半導体装置の概略断面図である。
【図18】図18は本発明の変形形態の製造工程における半導体装置の概略断面図である。
【図19】
図19は従来の半導体装置の概略断面図である。
【図20】
図20は従来の半導体装置の概略斜視図である。
【符号の説明】
1:基板、2a,2b:凹部、11:第1導電層、14:凹凸形状、21:第2導電層、31:第1領域、33:第2領域
Claims (11)
- 第1領域と第2領域とを有する基板に、前記第1領域の表面高さより前記第2領域の表面高さが高い第1導電層を、電解めっき法により形成する第1めっき工程と、
前記第1導電層の前記第1領域と前記第2領域との表面高さの差を緩和するように、前記第1領域より前記第2領域の層厚が薄い第2導電層を、電解めっき法により形成する第2めっき工程と、
を有する導電層のめっき方法。 - 前記基板として、凹部が形成されている前記第1領域と、前記第1領域よりも高い密度で凹部が形成されている前記第2領域と、を有する前記基板を用いる
請求項1に記載の導電層のめっき方法。 - 前記第2めっき工程において、前記第1領域にのみ前記第2導電層を形成する
請求項1に記載の導電層のめっき方法。 - 前記第1めっき工程と前記第2めっき工程との間に、
前記第1領域において所定のパターンに沿って前記第1導電層の表層を除去し、前記第1導電層の表面に所定の凹凸形状を形成する凹凸形状形成工程を、さらに有する
請求項1に記載の導電層のめっき方法。 - 前記凹凸形状形成工程において、前記第1導電層の表層を反応性イオンエッチング法により除去し、前記凹凸形状を形成する
請求項4に記載の導電層のめっき方法。 - 前記凹凸形状形成工程において、前記第1導電層の表層をイオンミリング法により除去し、前記凹凸形状を形成する
請求項4に記載の導電層のめっき方法。 - 前記凹凸形状形成工程において、前記第1導電層の表層を酸化させ、前記酸化された第1導電層を除去し、前記凹凸形状を形成する
請求項4に記載の導電層のめっき方法。 - 前記凹凸形状形成工程において、前記第1導電層の表層を電解エッチング法により除去し、前記凹凸形状を形成する
請求項4に記載の導電層のめっき方法。 - 前記第1めっき工程と前記第2めっき工程との間に、
前記第1領域において所定のパターンに沿って前記第1導電層の表層に導電材料を堆積し、前記第1導電層の表面に所定の凹凸形状を形成する凹凸形状形成工程を、さらに有する
請求項1に記載の導電層のめっき方法。 - 前記凹凸形状形成工程において、前記第1領域に形成された前記第1導電層に、導電材料を電解めっき法により堆積させて、前記凹凸形状を形成する
請求項9に記載の導電層のめっき方法。 - 第1領域と第2領域とを有する基板に、前記第1領域の表面高さより前記第2領域の表面高さが高い第1導電層を、電解めっき法により形成する第1めっき工程と、
前記第1導電層の前記第1領域と前記第2領域との表面高さの差を緩和するように、前記第1領域より前記第2領域の層厚が薄い第2導電層を、電解めっき法により形成する第2めっき工程と、
前記第1導電層および前記第2導電層とを研磨することによって平坦化する平坦化工程と、
を有する半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003159614A JP2004363307A (ja) | 2003-06-04 | 2003-06-04 | 導電層のめっき方法およびその半導体装置の製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011258839A (ja) * | 2010-06-10 | 2011-12-22 | Fujitsu Ltd | 配線構造の形成方法および配線構造 |
JP2012503096A (ja) * | 2008-09-16 | 2012-02-02 | エーシーエム リサーチ (シャンハイ) インコーポレーテッド | 半導体ウエハ上に実質的に均一な銅析出を行う方法 |
-
2003
- 2003-06-04 JP JP2003159614A patent/JP2004363307A/ja active Pending
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