JP2004193326A - 配線構造およびその製造方法 - Google Patents
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Abstract
【解決手段】複数の空隙Sを含む上側IMD(層間絶縁膜)4に配線溝Tを形成し、その配線溝Tに露出した空隙Sに埋込絶縁膜5を埋め込んだのち、配線溝T内にバリア膜7を介して上側配線8を埋設する。バリア膜7の形成時に、配線溝Tに空隙Sが露出していないため、配線溝Tに露出した空隙Sの存在に起因してバリア膜7にピンホールが生じず、このバリア膜7により上側IMD4と上側配線8とが物理的に分離される。これにより、上側IMD4と上側配線8との間の拡散が防止されるため、半導体デバイスの抵抗特性が安定に確保される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、例えば半導体デバイスに搭載される配線構造およびその製造方法に係り、特に、例えばシングルダマシン構造やデュアルダマシン構造などの配線構造およびその製造方法に関する。
【0002】
【従来の技術】
近年、LSI(Large Scale Integration )などの半導体デバイスを高集積化および高速化するために多層配線技術が利用されており、この分野では、配線構造を構成する配線の低抵抗化や層間絶縁膜の低誘電率化が望まれている。この要望を実現するために、現在のところ、例えば、配線材料としてアルミニウム(Al)合金に代えてより低抵抗の銅(Cu)を使用する技術や、絶縁材料として珪素酸化物(SiO2 )に代えてより低誘電率の材料を使用する技術などが実用化に向けて検討されている。特に、配線幅が約0.1μm未満の極微細な配線構造を備えた半導体デバイスでは、層間絶縁膜の誘電率を極めて低くする必要があるため、その層間絶縁膜の構成材料としては、例えば、約2.2以下の低誘電率を有する多孔質材料が有望視されている。
【0003】
配線構造としては、例えば、層間絶縁膜に配線埋設用の配線溝が設けられ、この配線溝に配線が埋設されたシングルダマシン構造や、層間絶縁膜に配線溝および接続孔の双方が互いに連通するように設けられ、これらの配線溝および接続孔に配線が一括埋設されたデュアルダマシン構造が知られている。これらのシングルダマシン構造やデュアルダマシン構造では、配線材料が層間絶縁膜中に拡散することを防止するために、配線と層間絶縁膜との間に高抵抗のバリア膜が設けられている。
【0004】
【発明が解決しようとする課題】
ところで、配線構造の抵抗特性を安定に確保するためには、バリア膜を利用して層間絶縁膜と配線との間の拡散を防止する必要がある。しかしながら、従来の配線構造の製造方法では、層間絶縁膜が多孔質材料により構成されていると、バリア膜を利用して層間絶縁膜と配線との間の拡散を防止することが困難であるという問題があった。その理由は、以下の通りである。
【0005】
図14は、従来の配線構造の断面構成および製造方法を説明するためのものである。この配線構造は、例えば、接続孔Hを有し、その接続孔Hに下側配線102が埋設された非多孔質の下側層間絶縁膜101(以下、層間絶縁膜を単に「IMD(Inter Metal Dielectrics )ともいう。」)上に、中間IMD103と、複数の空隙Sを含む多孔質の上側IMD104と、絶縁性のハードマスク106とがこの順に積層されていると共に、これらの中間IMD103、上側IMD104およびハードマスク106を貫通するように設けられた配線溝Tにバリア膜107を介して上側配線108が埋設された構成を有するものであり、いわゆるシングルダマシン構造である。
【0006】
この配線構造は、例えば、以下の手順により製造される。すなわち、まず、下側IMD101を形成し、その下側IMD101を選択的にエッチングすることにより接続孔Hを形成したのち、接続孔H内に下側配線102を埋設する。続いて、下側IMD101上に中間IMD103、上側IMD104およびハードマスク106をこの順に形成する。続いて、ハードマスク106を使用して上側IMD104を選択的にエッチングすることにより配線溝Tを形成したのち、その配線溝T内にバリア膜107を介して上側配線108を形成することにより、配線構造が完成する。
【0007】
図14に示したように、従来の配線構造の製造方法では、上側IMD104に配線溝Tを形成した際、その配線溝Tに空隙Sが露出すると、バリア膜107を形成した際、その露出した空隙Sの存在に起因してバリア膜107にピンホールPが生じる場合がある。バリア膜107にピンホールPが生じると、結果として、バリア膜107を設けたにもかかわらず、上側配線108がピンホールPを通じて上側IMD104と物理的に接触してしまう。このため、従来は、バリア膜107を利用して上側IMD104と上側配線108との間の拡散を防止することが困難になるのである。上側IMD104と上側配線108との間で拡散が生じると、半導体デバイスの抵抗特性が劣化し、その半導体デバイスの性能に関する信頼性および製造歩留まりが著しく低下してしまうため、半導体デバイスの安定供給を実現する上で、早急な対応策が必要とされる。
【0008】
なお、本願発明と同様に、配線構造を改善し、半導体デバイスの安定供給を実現するための手法としては、既にいくつかの手法が知られている。
【0009】
具体的には、例えば、主に、(1)多孔質絶縁膜または非多孔質絶縁膜に開口を形成し、(2)開口の側壁部分を覆うように無機絶縁膜およびバリアメタルを順に形成し、(3)開口内にCu膜を形成することにより、無機絶縁膜を利用して多孔質絶縁膜または非多孔質絶縁膜とCu膜との間を流れるリーク電流を遮断し、隣接する配線間の電流漏洩を防止または許容範囲に抑える手法が知られている(例えば、特許文献1参照)。
【0010】
【特許文献1】
特開2000−294634号公報
【0011】
また、例えば、主に、(1)低誘電率層間膜(HSQ膜)上に、開口窓を有するシリコン窒化膜を形成し、(2)シリコン窒化膜の開口窓を通じてエッチングすることによりHSQ膜にスルーホールを形成し、(3)スルーホールの内面を覆うようにプラズマCVD(Chemical Vapor Deposition )酸化膜を形成し、(4)プラズマCVD酸化膜をオーバーエッチングし、(5)スルーホール内に導電材を埋設することにより、HSQ膜の特性劣化を防止し、信頼性の高いデバイスを形成する手法が知られている(例えば、特許文献2参照)。
【0012】
【特許文献2】
特開平11−340329号公報
【0013】
また、例えば、主に、(1)多孔質の層間絶縁膜にビアホールを形成し、(2)アンモニア水またはその蒸気を利用してビアホールの加工側面部の表面近傍を高密度化し、(3)ビアホールの加工側面部を覆うようにバリアメタルおよびシード膜を順に形成し、(4)ビアホール内にCu配線をめっき形成することにより、バリアメタルやシード膜に被覆異常が発生したり、Cu配線にボイドが発生することを防止し、安定した性能の半導体装置を製造する手法が知られている(例えば、特許文献3参照。)。
【0014】
【特許文献3】
特開2001−118842号公報
【0015】
また、例えば、(1)フォトレジスト膜をマスクとして、層間絶縁膜上に形成された酸化シリコン膜をエッチングすることによりスルーホールパターンを形成し、(2)スルーホールパターンを有する酸化シリコン膜をマスクとして、層間絶縁膜をエッチングすることによりスルーホールを形成し、(3)スルーホールの内面を覆うように、酸化シリコン膜のサイドウォールを形成し、(4)O2 RIE法によりフォトレジスト膜を除去し、(5)スルーホール内に上層Al配線パターンを形成することにより、フォトレジスト膜の除去時における層間絶縁膜の侵食を防止すると共に、上層Al配線パターンの形成時におけるステップカバレッジを改善する手法が知られている(例えば、特許文献4参照。)。
【0016】
【特許文献4】
特開昭64−12551号公報
【0017】
また、例えば、(1)層間絶縁膜をエッチングすることにより第1のビアホールを形成し、(2)第1のビアホールの内側壁およびその周辺を覆うように耐酸化性薄膜を形成し、(3)層間絶縁膜をエッチングすることにより第1のビアホールと連通するように第2のビアホールを形成すると共に、そのエッチング処理を利用して、第1のビアホールの内側壁を覆う部分のみが残存するように酸化性薄膜を選択的に除去し、(4)レジストアッシング工程および有機洗浄工程により、エッチング時に発生した導電性堆積物を除去し、(5)第1および第2のビアホール内にアルミニウム配線層を形成することにより、レジストアッシング工程等における層間絶縁膜の酸化変質やポイズンド・ビアの発生を防止し、配線の断線や抵抗の異常増大等の製造工程不良を低減する手法が知られている(例えば、特許文献5参照。)。
【0018】
【特許文献5】
特開平9−330976号公報
【0019】
本発明はかかる問題点に鑑みてなされたもので、その目的は、層間絶縁膜と配線との間の拡散を防止し、半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることが可能な配線構造およびその製造方法を提供することにある。
【0020】
【課題を解決するための手段】
本発明による配線構造は、複数の空隙を含むと共に配線埋設用の窪みを有する多孔質の層間絶縁膜と、少なくとも窪みに露出した空隙に埋設された非多孔質の埋込絶縁膜と、窪み内にバリア膜を介して埋設された配線とを備えるようにしたものである。
【0021】
本発明による配線構造の製造方法は、複数の空隙を含む多孔質の層間絶縁膜を形成する第1の工程と、この層間絶縁膜膜を選択的にエッチングすることにより、層間絶縁膜に配線埋設用の窪みを形成する第2の工程と、少なくとも窪みに露出した空隙を埋め込むように、非多孔質の埋込絶縁膜を形成する第3の工程と、この埋込絶縁膜を選択的にエッチングすることにより、少なくとも窪みに露出した空隙に埋込絶縁膜を埋め込みつつ、窪み内に配線埋設用のスペースを確保する第4の工程と、窪み内のスペースに、バリア膜を介して配線を形成する第5の工程とを含むようにしたものである。
【0022】
本発明による配線構造およびその製造方法では、多孔質の層間絶縁膜に窪みが形成されたのち、その窪みに露出した空隙に埋込絶縁膜が埋め込まれるため、窪みに空隙が露出していない状態において、その窪み内にバリア膜が形成される。これにより、窪みに露出した空隙の存在に起因してバリア膜にピンホールが生じることが防止される。
【0023】
なお、本発明における「窪み」とは、主要な配線(後述する上側配線)を埋設させるために層間絶縁膜に形成される「配線溝」と、主要な配線間を接続させる配線(後述する下側配線)を埋設させるために層間絶縁膜に形成される「接続孔」との両方を含む概念である。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【0025】
[第1の実施の形態]
まず、図1を参照して、本発明の第1の実施の形態に係る配線構造の構成について説明する。図1は、配線構造の断面構造を表すものである。
【0026】
この配線構造は、例えばLSIなどの半導体デバイスに適用されるものであり、多層配線構造の一部を構成するシングルダマシン構造である。この配線構造は、例えば、接続孔Hを有し、その接続孔Hに下側配線2が埋設された非多孔質の下側IMD1上に、中間IMD3と、複数の空隙Sを含む多孔質の上側IMD4と、絶縁性のハードマスク6とがこの順に積層されていると共に、これらの中間IMD3、上側IMD4およびハードマスク6を貫通するように設けられた配線埋設用の配線溝Tに、バリア膜7を介して上側配線8が埋設された構成を有している。配線溝Tに露出した空隙Sには、その配線溝Tを構成する上側IMD4の側壁WDと共に平坦面Fを構成するように、非多孔質の埋込絶縁膜5が埋設されている。
【0027】
下側IMD1は、下側配線2を、その下側配線2と同一階層に配置された他の下側配線2(図示せず)から電気的に分離するためのものであり、例えば、酸化珪素(SiO2 )または非多孔質ポリアリルエーテル(PAE)などの絶縁材料により構成されている。
【0028】
下側配線2は、上側配線8を、その上側配線8よりも下層に配置された他の上側配線8(図示せず)と接続させるためのものであり、例えば、タングステン(W)などの導電材料により構成されている。
【0029】
中間IMD3は、例えば、窒化珪素(SiN)などの無機絶縁材料により構成されている。
【0030】
上側IMD4は、上側配線8を、その上側配線8と同一階層に配置された他の上側配線8(図示せず)から電気的に分離するためのものであり、例えば、多孔質ポリアリルエーテルなどの多孔質有機絶縁材料により構成されている。
【0031】
埋込絶縁膜5は、上記したように、配線溝Tに露出した空隙Sに埋設されることにより上側IMD4の側壁WDと共に平坦面Fを構成し、配線溝Tの内壁全体を平坦化させるためのものであり、例えば、非多孔質ポリアリルエーテルなどの非多孔質有機絶縁材料により構成されている。
【0032】
ハードマスク6は、配線構造の形成工程において配線溝Tを形成するために使用されたものであり、例えば、上側IMD4と比較してエッチングレートが遅い絶縁材料、具体的には酸化珪素などの無機絶縁材料により構成されている。なお、ハードマスク6の構成材料は、必ずしも酸化珪素に限らず、上記したように上側IMD4と比較してエッチングレートが遅くなるようにエッチング選択比を制御し得るものであれば、酸化珪素以外の材料であってもよい。この種の材料としては、例えば、珪素(Si)と酸素(O)とを含む低誘電率膜などが挙げられる。
【0033】
バリア膜7は、上側配線8を上側IMD4から物理的に分離し、その上側配線8の構成材料が上側IMD4に拡散することを防止するためのものであり、一般に「バリアメタル」と呼ばれている。このバリア膜7は、配線溝T内を覆うように配設されており、例えば、タンタル(Ta)などの導電材料により構成されている。
【0034】
上側配線8は、半導体デバイスにおいて主要な配線として機能するものであり、例えば、銅(Cu)などの導電材料により構成されている。
【0035】
次に、図1〜図5を参照して、配線構造の製造方法について説明する。図2〜図5は、配線構造の製造工程を説明するためのものである。なお、配線構造を構成する各構成要素の構成材料については既に詳述したので、以下では、その説明を随時省略するものとする。
【0036】
配線構造を形成する際には、図示しない半導体ウェハ上に回路素子や他の配線構造等を形成し、これらの回路素子や配線構造等が設けられた半導体ウェハを覆うように下側IMD1を形成したのち、まず、図2に示したように、後述する配線溝Tの形成手法と同様の手法を使用して下側IMD1を選択的にエッチングすることにより、その下側IMD1に接続孔Hを形成する。続いて、接続孔Hを埋め込むと共にその周辺を覆うように下側配線2を形成したのち、例えばCMP(Chemical Mechanical Polishing )法を使用して、下側IMD1が露出するまで下側配線2を研磨し、その下側配線2およびその周辺を平坦化することにより、接続孔H内に下側配線2を埋設させる。
【0037】
続いて、図2に示したように、例えばスパッタリングを使用して、下側IMD1および下側配線2の双方の露出面上に中間IMD3を形成する。続いて、例えばスピンコーターを使用して、中間IMD3上に、多孔質ポリアリルエーテルを約200nmの厚さとなるように塗布したのち、その多孔質ポリアリルエーテルを約400℃でキュアすることにより、複数の空隙Sを含む多孔質の上側IMD4を形成する。続いて、例えばCVD法を使用して、上側IMD4上に、ハードマスク6を形成するためのマスク前駆層6Zを約150nmの厚さとなるように形成する。
【0038】
続いて、例えばスピンコーターを利用して、マスク前駆層6Z上にフォトレジストを塗布することによりフォトレジスト膜を形成したのち、そのフォトレジスト膜をフォトリソグラフィ処理を利用してパターニングすることにより、図2に示したように、エッチング用のマスク9を形成する。
【0039】
続いて、マスク9と共に例えばRIE(Reactive Ion Etching)を使用してマスク前駆層6Zを選択的にエッチングすることにより、図3に示したように、エッチング用のハードマスク6を形成する。このハードマスク6が形成される際には、例えば、マスク前駆層6Zと共にマスク9自体がエッチングされて消失するため、そのマスク9を除去するためにアッシング処理を別途行う必要がない。
【0040】
続いて、ハードマスク6と共に例えばRIEを使用して、下側配線2が露出するまで上側IMD4および中間IMD3をエッチングすることにより、図4に示したように、ハードマスク6から上側IMD4を経て中間IMD3まで貫通するように配線埋設用の配線溝Tを形成する。この配線溝Tを形成する際には、例えば、2周波励起平行平板型エッチャーを使用すると共に、アンモニア(NH3 )、水素(H2 )または酸素(O2 )のいずれかを含むエッチングガスを使用するようにする。このときのエッチング条件としては、例えば、圧力=約6Pa,ソースパワー=約1000W,RF(Radio Frequency )バイアスパワー=約400W,基板設置電極温度=約10℃〜40℃、好ましくは20℃とする。なお、エッチングガスとしてアンモニアガスを使用する場合には、例えば、ガス供給量=約300ml/minとするのが好ましい。エッチング後、配線溝Tには、上側IMD4に含まれていた空隙Sの一部が露出する。こののち、必要に応じて全体をウェット洗浄する。
【0041】
続いて、例えばスピンコーターを使用して、配線溝Tおよびその周辺を覆うと共に約200nmの厚さとなるように非多孔質ポリアリルエーテルを塗布したのち、その非多孔質ポリアリルエーテルを約400℃でキュアすることにより、図4に示したように、非多孔質の埋込絶縁膜5を形成する。この埋込絶縁膜5を形成する際には、特に、配線溝Tに露出した空隙Sに埋込絶縁膜5が埋め込まれるようにする。
【0042】
続いて、例えばRIEを使用して埋込絶縁膜5を全体に渡ってエッチングし、埋込絶縁膜5のうち、空隙Sに埋め込まれた部分以外の部分を除去することにより、図5に示したように、配線溝Tを構成する上側IMD4の側壁WDと共に平坦面Fを構成するように空隙Sに埋込絶縁膜5を埋め込みつつ、その配線溝T内に配線埋設用のスペースCを確保する。なお、埋込絶縁膜5をエッチングする際に使用するエッチャーの種類、エッチングガスの組成およびエッチング条件は、例えば、配線溝Tを形成するために上側IMD4をエッチングした場合と同様である。
【0043】
続いて、例えばスパッタリングを使用して、配線溝T内およびその周辺領域を覆うように、配線埋設用のスペースCを確保しつつバリア膜7を形成したのち、例えばめっき法を使用して、配線溝T内のスペースCおよびその周辺領域を覆うように上側配線8を形成する。
【0044】
最後に、例えばCMP法を使用して、ハードマスク6が露出するまでバリア膜7および上側配線8を研磨し、上側配線8およびその周辺領域を平坦化することにより、配線溝T内に上側配線8を埋設させる。これにより、図1に示したように、配線構造が完成する。
【0045】
本実施の形態に係る配線構造およびその製造方法では、複数の空隙Sを含む上側IMD4に配線溝Tを形成し、その配線溝Tに露出した空隙Sに埋込絶縁膜5を埋め込んだのち、配線溝T内にバリア膜7を介して上側配線8を形成するようにしたので、バリア膜7の形成時において配線溝Tに空隙Sが露出していない。この場合には、上側IMD104に配線溝Tを形成したのち、その配線溝T内にバリア膜107を直接形成したため、バリア膜107の形成時において配線溝Tに空隙Sが露出していた従来の場合(図14参照)とは異なり、配線溝Tに露出した空隙Sの存在に起因してバリア膜7にピンホールPが生じず、このバリア膜7により上側IMD4と上側配線8とが物理的に分離される。したがって、本実施の形態では、上側IMD4と上側配線8との間の拡散が防止され、これにより半導体デバイスの抵抗特性が安定に確保されるため、半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることできる。
【0046】
[第2の実施の形態]
次に、図6を参照して、本発明の第2の実施の形態に係る配線構造の構成について説明する。図6は、配線構造の断面構造を表すものである。
【0047】
この配線構造は、配線溝Tに露出した空隙Sに埋設された埋込絶縁膜5が上側IMD4の側壁WDと共に平坦面Fを構成していた上記第1の実施の形態(図1参照)とは異なり、空隙Sを埋め込むと共にその周辺領域を覆うように埋込絶縁膜5が配設されている点を除き、上記第1の実施の形態と同様の構成を有している。この埋込絶縁膜5は、具体的には、例えば、空隙Sを埋め込むと共に、上側IMD4の側壁WDおよびハードマスク6の側壁WMの双方を覆うようにテーパ状に設けられており、その厚さは、配線溝Tの開口部TUから底部TBに向かって次第に大きくなっている。
【0048】
次に、図7を参照して、配線構造の製造方法について説明する。図7は、配線構造の製造工程を説明するためのものである。この配線構造の製造方法は、例えば、埋込絶縁膜5をエッチングする際のエッチング温度(基板設置電極温度)を、配線溝Tを形成するために上側IMD4をエッチングする際の基板設置電極温度と異ならせる点を除き、上記第1の実施の形態と同様である。すなわち、上記第1の実施の形態において図4に示したように、配線溝Tおよびその周辺領域を覆うように埋込絶縁膜5を形成したのち、例えばRIEを使用して埋込絶縁膜5をエッチングする際に、基板設置電極温度を、配線溝Tの形成工程におけるエッチング時の基板設置電極温度(約10℃〜40℃)よりも低くなるようにし、具体的には、例えば、基板設置電極温度を約−20℃〜10℃、好ましくは約10℃とする。このエッチング処理により、配線溝Tの開口部TU近傍よりも底部TB近傍においてエッチング速度が相対的に低下すると共に、エッチングされた埋込絶縁膜5が配線溝T内の底部TB近傍に再付着する作用を利用して、埋込絶縁膜5のうち、上側IMD4の側壁WDの近傍部分以外の部分が除去されるため、図7に示したように、配線溝Tに露出した空隙Sを埋め込むと共に上側IMD4の側壁WDおよびハードマスク6の側壁WMの双方をテーパ状に覆うように、埋込絶縁膜5が残存する。
【0049】
なお、埋込絶縁膜5をエッチングする際には、基板設置電極温度を上記範囲内(約−20℃〜10℃)において設定することにより、エッチング後における埋込絶縁膜5のテーパ角度θを制御することが可能である。具体的には、基板設置電極温度を約−20℃とした場合にテーパ角度θが約7°となり、約0℃とした場合に約4°となる。
【0050】
本実施の形態に係る配線構造およびその製造方法では、配線溝Tに露出した空隙Sを埋め込むと共にその周辺領域をテーパ状に覆うように埋込絶縁膜5を形成したので、この場合においても、上記第1の形態と同様の作用により、バリア膜7にピンホールPが生じず、上側IMD4と上側配線8との間の拡散が防止される。したがって、半導体デバイスの抵抗特性を安定に確保し、その半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることできる。
【0051】
[第3の実施の形態]
次に、図1を参照して、本発明の第3の実施の形態に係る配線構造の構成について説明する。
【0052】
この配線構造は、上側IMD4および埋込絶縁膜5が有機絶縁材料により構成されていた上記第1の実施の形態とは異なり、それらの上側IMD4および埋込絶縁膜5が無機絶縁材料により構成されている点を除き、上記第1の実施の形態と同様の構成を有している。上側IMD4を構成する多孔質の無機絶縁材料としては、例えば、珪素(Si)、酸素(O)、炭素(C)および水素(H)を含む材料、具体的には多孔質のSiOx(CH3 )y などが挙げられる。また、埋込絶縁膜5を構成する非多孔質の無機絶縁材料としては、例えば、珪素(Si)、酸素(O)、炭素(C)および水素(H)を含む材料、具体的には非多孔質のSiOx(CH3 )y などが挙げられる。
【0053】
次に、図8を参照して、配線構造の製造方法について説明する。図8は、配線構造の製造工程を説明するためのものである。この配線構造の製造方法は、例えば、上側IMD4に配線溝Tを形成する際のエッチング条件と、埋込絶縁膜5の形成方法とが異なる点を除き、上記第1の実施の形態と同様である。
【0054】
すなわち、上記第1の実施の形態において図3に示したように、多孔質SiOx(CH3 )y などの多孔質無機絶縁材料を用いて上側IMD4を形成したのち、その上側IMD4をエッチングして配線溝Tを形成する際には、例えば、2周波励起平行平板型エッチャーを使用すると共に、炭素(C)またはフッ素(F)を含むエッチングガスを使用するようにする。また、エッチング条件としては、例えば、圧力=約4Pa,ソースパワー=約2000W,RFバイアスパワー=約2600W,基板設置電極温度=約10℃〜40℃、好ましくは20℃とする。なお、エッチングガスとして、C5 F8 /アルゴン(Ar)/酸素(O2 )の混合ガスを用いる場合には、例えば、それぞれの成分のガス供給量=約15/300/8ml/minとするのが好ましい。この場合には、配線溝Tを形成したのち、ハードマスク6を形成するために使用したマスク9(図2参照)を除去するために、例えば、窒素(N2 )、アンモニア(NH3 )または水素のいずれかを含むエッチングガスを使用してアッシング工程を行うようにするのが好ましい。
【0055】
また、埋込絶縁膜5を形成する際には、例えば、図8に示したように、CVD法を使用して、非多孔質SiOx(CH3 )y などの非多孔質無機絶縁材料を用いて全体を覆うように埋込絶縁膜5を形成したのち、この埋込絶縁膜5を全体にエッチングすることにより、上記第1の実施の形態において図5に示したように、埋込絶縁膜5のうち、配線溝Tに露出した空隙Sに埋め込まれた部分のみを残存させると共に、その埋込絶縁膜5が上側IMD4の側壁WDと共に平坦面Fを構成するようにする。
【0056】
本実施の形態に係る配線構造およびその製造方法では、無機絶縁材料を用いて上側IMD4および埋込絶縁膜5を形成すると共に、配線溝Tに露出した空隙Sに埋込絶縁膜5を埋め込むようにしたので、この場合においても、上記第1の形態と同様の作用により、上側IMD4と上側配線8との間の拡散が防止される。したがって、半導体デバイスの抵抗特性を安定に確保し、その半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることできる。
【0057】
以上、いくつかの実施の形態を挙げて本発明を説明したが、本発明は上記各実施の形態に限定されるものではなく、種々変形可能である。
【0058】
具体的には、例えば、上記各実施の形態では、下側IMD1が非多孔質で、上側IMD4が多孔質の配線構造(シングルダマシン構造)に本発明を適用する場合について説明したが、必ずしもこれに限られるものではなく、以下の図9〜図13に列挙するように、本発明を他の構成の配線構造に適用することも可能である。以下に列挙するいずれの配線構造においても、埋込絶縁膜5を利用して層間絶縁膜(IMD)と配線との間の拡散を防止可能な限り、上記各実施の形態と同様の効果を得ることができる。なお、図9〜図13に示した一連の配線構造に関する下記特徴部分以外の構成および製造方法は、例えば、上記第1の実施の形態と同様である。
【0059】
本発明の配線構造を適用可能な第1の適用例としては、例えば、図9に示したように、下側IMD1が多孔質で、上側IMD4が非多孔質のシングルダマシン構造が挙げられる。この配線構造は、接続孔Hに露出した下側IMD1の空隙Sに埋込絶縁膜5が埋め込まれ、その接続孔H内にバリア膜7を介して下側配線2が埋設された構成を有している。この種の配線構造は、例えば、下側IMD1への拡散性が高い銅などを用いて下側配線2を構成する場合に、下側IMD1と下側配線2との間の拡散を防止する上で有用である。
【0060】
また、本発明の配線構造の第2の適用例としては、例えば、図10に示したように、下側IMD1および上側IMD4の双方が多孔質のシングルダマシン構造が挙げられる。この配線構造は、接続孔Hに露出した下側IMD1の空隙Sに埋込絶縁膜5が埋め込まれ、その接続孔H内にバリア膜7を介して下側配線2が埋設されていると共に、配線溝Tに露出した上側IMD4の空隙Sにも同様に埋込絶縁膜5が埋め込まれ、その配線溝T内にバリア膜7を介して上側配線8が埋設された構成を有している。この種の配線構造は、例えば、下側配線2および上側配線8の双方が下側IMD1や上側IMD4に対して高い拡散性を有する場合に、その拡散を防止する上で有用である。
【0061】
また、本発明の配線構造の第3〜第5の適用例としては、図11〜図13に示したように、下側配線2と上側配線8とが一体化されてなる一体型配線10を備えたデュアルダマシン構造が挙げられる。図11は、下側IMD1が非多孔質で上側IMD4が多孔質の場合を示し、図12は、下側IMD1が多孔質で上側IMD4が非多孔質の場合を示し、図13は、下側IMD1および上側IMD4の双方が多孔質の場合を示している。これらの一連の配線構造は、下側IMD1に接続孔Hを形成すると共に、上側IMDに接続孔Hと連通するように配線溝Tを形成したのち、これらの接続孔Hおよび配線溝T内にバリア膜7を介して一体型配線10を形成することにより製造される。この種の配線構造では、一体型配線10の形成工程が1工程で済むため、下側配線2および上側配線8をそれぞれ形成するために2工程要する場合と比較して、製造工程を簡略化することができる。
【0062】
なお、上記各実施の形態において説明した配線構造の構成および製造方法、ならびに上記各適用例として説明した配線構造の構成および製造方法は、配線構造に関して必ずしも単独で適用されなければならないわけではなく、いくつか組み合わせて適用されるようにしてもよい。
【0063】
【発明の効果】
以上説明したように、請求項1ないし請求項3のいずれか1項に記載の配線構造、または請求項4ないし請求項8のいずれか1項に記載の配線構造の製造方法によれば、複数の空隙を含む多孔質の層間絶縁膜に窪みを形成し、その窪みに露出した空隙に非多孔質の埋込絶縁膜を埋め込んだのち、窪み内にバリア膜を介して配線を形成するようにしたので、窪みに露出した空隙の存在に起因してバリア膜にピンホールが生じず、このバリア膜により層間絶縁膜と配線とが物理的に分離される。したがって、層間絶縁膜と配線との間の拡散が防止され、これにより半導体デバイスの抵抗特性が安定に確保されるため、半導体デバイスの性能に関する信頼性および製造歩留まりを向上させることできる。
【図面の簡単な説明】
【図1】本発明の第1の形態に係る配線構造の断面構成を表す断面図である。
【図2】図1に示した配線構造の製造方法における一工程を説明するための断面図である。
【図3】図2に続く工程を説明するための断面図である。
【図4】図3に続く工程を説明するための断面図である。
【図5】図4に続く工程を説明するための断面図である。
【図6】本発明の第2の形態に係る配線構造の断面構成を表す断面図である。
【図7】図6に示した配線構造の製造方法における一工程を説明するための断面図である。
【図8】本発明の第3の実施の形態に係る配線構造の製造方法における一工程を説明するための断面図である。
【図9】本発明の配線構造に関する第1の適用例の断面構成を表す断面図である。
【図10】本発明の配線構造に関する第2の適用例の断面構成を表す断面図である。
【図11】本発明の配線構造に関する第3の適用例の断面構成を表す断面図である。
【図12】本発明の配線構造に関する第4の適用例の断面構成を表す断面図である。
【図13】本発明の配線構造に関する第5の適用例の断面構成を表す断面図である。
【図14】従来の配線構造の断面構成および製造方法を説明するための断面図である。
【符号の説明】
1…下側IMD、2…下側配線、3…中間IMD、4…上側IMD、5…埋込絶縁膜、6…ハードマスク、6Z…マスク前駆層、7…バリア膜、8…上側配線、9…マスク、10…一体型配線、F…平坦面、H…接続孔、T…配線溝、WD,WM…側壁。
Claims (8)
- 複数の空隙を含むと共に配線埋設用の窪みを有する多孔質の層間絶縁膜と、
少なくとも前記窪みに露出した空隙に埋設された非多孔質の埋込絶縁膜と、
前記窪み内にバリア膜を介して埋設された配線と
を備えたことを特徴とする配線構造。 - 前記埋込絶縁膜が、前記窪みに露出した空隙に埋設され、前記窪みを構成する前記層間絶縁膜の側壁と共に平坦面を構成している
ことを特徴とする請求項1記載の配線構造。 - 前記埋込絶縁膜が、前記窪みに露出した空隙に埋設されると共に前記窪みを構成する前記層間絶縁膜の側壁を覆っており、その厚さが、前記窪みの開口部から底部に向かって次第に大きくなっている
ことを特徴とする請求項1記載の配線構造。 - 複数の空隙を含む多孔質の層間絶縁膜を形成する第1の工程と、
この層間絶縁膜膜を選択的にエッチングすることにより、前記層間絶縁膜に配線埋設用の窪みを形成する第2の工程と、
少なくとも前記窪みに露出した空隙を埋め込むように、非多孔質の埋込絶縁膜を形成する第3の工程と、
この埋込絶縁膜を選択的にエッチングすることにより、少なくとも前記窪みに露出した空隙に前記埋込絶縁膜を埋め込みつつ、前記窪み内に配線埋設用のスペースを確保する第4の工程と、
前記窪み内の前記スペースに、バリア膜を介して配線を形成する第5の工程と
を含むことを特徴とする配線構造の製造方法。 - 前記第4の工程において、
前記埋込絶縁膜のうち、前記窪みに露出した空隙に埋め込まれた部分以外の部分をエッチングして除去することにより、
その埋込絶縁膜が、前記窪みを構成する前記層間絶縁膜の側壁と共に平坦面を構成するようにする
ことを特徴とする請求項4記載の配線構造の製造方法。 - 前記第4の工程において、
前記埋込絶縁膜のうち、前記窪みを構成する前記層間絶縁膜の側壁の近傍部分以外の部分をエッチングして除去することにより、
その埋込絶縁膜が、前記窪みに露出した空隙を埋め込むと共に前記層間絶縁膜の側壁を覆い、かつ、その厚さが前記窪みの開口部から底部に向かって次第に大きくなるようにする
ことを特徴とする請求項4記載の配線構造の製造方法。 - 前記第4の工程において前記埋込絶縁膜をエッチングする際、前記第2の工程におけるエッチング時よりもエッチング温度を低くする
ことを特徴とする請求項6記載の配線構造の製造方法。 - 前記第2の工程が、
前記層間絶縁膜上に、絶縁性のマスクを形成する工程と、
このマスクを使用して前記層間絶縁膜をエッチングする工程と
を含むことを特徴とする請求項4記載の配線構造の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002359304A JP4081751B2 (ja) | 2002-12-11 | 2002-12-11 | 配線構造の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002359304A JP4081751B2 (ja) | 2002-12-11 | 2002-12-11 | 配線構造の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004193326A true JP2004193326A (ja) | 2004-07-08 |
JP4081751B2 JP4081751B2 (ja) | 2008-04-30 |
Family
ID=32758743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002359304A Expired - Fee Related JP4081751B2 (ja) | 2002-12-11 | 2002-12-11 | 配線構造の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4081751B2 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004107434A1 (ja) * | 2003-05-29 | 2004-12-09 | Nec Corporation | 配線構造およびその製造方法 |
JP2007048785A (ja) * | 2005-08-05 | 2007-02-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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JP2007294854A (ja) * | 2006-03-29 | 2007-11-08 | Fujitsu Ltd | 界面ラフネス緩和膜、界面ラフネス緩和膜形成材料、これらを用いた配線層および半導体装置ならびに半導体装置の製造方法 |
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US7678687B2 (en) | 2005-08-12 | 2010-03-16 | Nec Electronics Corporation | Method for manufacturing semiconductor device and semiconductor device |
US8039921B2 (en) | 2005-09-16 | 2011-10-18 | Nec Corporation | Wiring structure, semiconductor device and manufacturing method thereof |
CN105742234A (zh) * | 2014-12-26 | 2016-07-06 | 罗门哈斯电子材料有限责任公司 | 形成电子装置的方法 |
-
2002
- 2002-12-11 JP JP2002359304A patent/JP4081751B2/ja not_active Expired - Fee Related
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7701060B2 (en) | 2003-05-29 | 2010-04-20 | Nec Corporation | Wiring structure and method for manufacturing the same |
US8592303B2 (en) | 2003-05-29 | 2013-11-26 | Renesas Electronics Corporation | Wiring structure and method for manufacturing the same |
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JP2016157921A (ja) * | 2014-12-26 | 2016-09-01 | ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC | 電子装置の形成方法 |
CN105742234B (zh) * | 2014-12-26 | 2018-07-27 | 罗门哈斯电子材料有限责任公司 | 形成电子装置的方法 |
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Publication number | Publication date |
---|---|
JP4081751B2 (ja) | 2008-04-30 |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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