JP3171366B2 - シリコン半導体ウェーハ及びその製造方法 - Google Patents
シリコン半導体ウェーハ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、支持基板となるシリコ
ンウェーハと活性層となるシリコンウェーハを直接接合
したシリコン半導体ウェーハに関する。更に詳しくはこ
の活性層を厚いエピタキシャル層に代替してＩＧＢＴ
（Insulated Gate Bipolar Transistor）に代表される
高耐圧パワーＩＣなどの電力用半導体素子を得るための
シリコン半導体ウェーハ及びその製造方法に関するもの
である。
ンウェーハと活性層となるシリコンウェーハを直接接合
したシリコン半導体ウェーハに関する。更に詳しくはこ
の活性層を厚いエピタキシャル層に代替してＩＧＢＴ
（Insulated Gate Bipolar Transistor）に代表される
高耐圧パワーＩＣなどの電力用半導体素子を得るための
シリコン半導体ウェーハ及びその製造方法に関するもの
である。
【０００２】
【従来の技術】この種のシリコン半導体ウェーハは、支
持基板となる第１シリコンウェーハと活性層となる第２
シリコンウェーハとをそれぞれ表面活性化処理した後、
２枚の第１及び第２シリコンウェーハを重ね合せて接合
し、１０００〜１１００℃の温度で熱処理して貼り合わ
せ第２シリコンウェーハを研削研磨して作られる。
持基板となる第１シリコンウェーハと活性層となる第２
シリコンウェーハとをそれぞれ表面活性化処理した後、
２枚の第１及び第２シリコンウェーハを重ね合せて接合
し、１０００〜１１００℃の温度で熱処理して貼り合わ
せ第２シリコンウェーハを研削研磨して作られる。
【０００３】支持基板となる第１シリコンウェーハは、
通常ドーパント（dopant）として原子半径がシリコンよ
り大きなヒ素又はアンチモンを高濃度に含んだｎ+型で
あって、０．１〜０．０１Ω・ｃｍ程度の低い抵抗値を
有している。他方、活性層となる第２シリコンウェーハ
２は、通常ｎ-型又はｐ型であって、ｎ-型はシリコンと
ほぼ同じ原子半径のリンを、またｐ型はやはりシリコン
とほぼ同じ原子半径のホウ素をそれぞれドーパントとし
て低い濃度で含み、支持基板より高い１〜１０Ω・ｃｍ
程度の抵抗値を有している。この支持基板の抵抗値を低
くするのは、例えばＩＧＢＴのように活性層上にトラン
ジスタ等の微細構造を作った場合で、この微細構造と活
性層を抜け出た電子が支持基板に回り込んで再び活性層
に戻るときに、電子等のキャリヤの動作性を上げて、支
持基板の電気伝導性を良くするためである。
通常ドーパント（dopant）として原子半径がシリコンよ
り大きなヒ素又はアンチモンを高濃度に含んだｎ+型で
あって、０．１〜０．０１Ω・ｃｍ程度の低い抵抗値を
有している。他方、活性層となる第２シリコンウェーハ
２は、通常ｎ-型又はｐ型であって、ｎ-型はシリコンと
ほぼ同じ原子半径のリンを、またｐ型はやはりシリコン
とほぼ同じ原子半径のホウ素をそれぞれドーパントとし
て低い濃度で含み、支持基板より高い１〜１０Ω・ｃｍ
程度の抵抗値を有している。この支持基板の抵抗値を低
くするのは、例えばＩＧＢＴのように活性層上にトラン
ジスタ等の微細構造を作った場合で、この微細構造と活
性層を抜け出た電子が支持基板に回り込んで再び活性層
に戻るときに、電子等のキャリヤの動作性を上げて、支
持基板の電気伝導性を良くするためである。
【０００４】
【発明が解決しようとする課題】第１シリコンウェーハ
と第２シリコンウェーハを直接接合し、１０００〜１１
００℃の高温で熱処理すると、ウェーハを構成するシリ
コン原子及びドーパント原子の熱運動に起因してウェー
ハ中にシリコンの格子欠陥が生じ、当該熱処理温度にお
ける平衡濃度のシリコンの空孔（vacancy）が形成され
る。このため、この熱処理時には、第１シリコンウェー
ハ中のシリコン原子より大きいヒ素又はアンチモンが、
形成されたシリコンの空孔を介して活性層となる第２シ
リコンウェーハ中に拡散する空孔拡散現象が起きる。ヒ
素又はアンチモンが活性層中に拡散すると、活性層の抵
抗率が規定された値から変化し、作製されるデバイスの
電気特性に悪影響を及ぼす問題点があった。
と第２シリコンウェーハを直接接合し、１０００〜１１
００℃の高温で熱処理すると、ウェーハを構成するシリ
コン原子及びドーパント原子の熱運動に起因してウェー
ハ中にシリコンの格子欠陥が生じ、当該熱処理温度にお
ける平衡濃度のシリコンの空孔（vacancy）が形成され
る。このため、この熱処理時には、第１シリコンウェー
ハ中のシリコン原子より大きいヒ素又はアンチモンが、
形成されたシリコンの空孔を介して活性層となる第２シ
リコンウェーハ中に拡散する空孔拡散現象が起きる。ヒ
素又はアンチモンが活性層中に拡散すると、活性層の抵
抗率が規定された値から変化し、作製されるデバイスの
電気特性に悪影響を及ぼす問題点があった。
【０００５】本発明の目的は、支持基板となる第１シリ
コンウェーハ中のドーパントのヒ素又はアンチモンが活
性層となる第２シリコンウェーハに拡散していない、活
性層の抵抗率を変化させないシリコン半導体ウェーハを
提供することにある。本発明の別の目的は、第１シリコ
ンウェーハ中のドーパントのヒ素又はアンチモンが活性
層となる第２シリコンウェーハに拡散するのを防止し
て、活性層の抵抗率を変化させないシリコン半導体ウェ
ーハの製造方法を提供することにある。
コンウェーハ中のドーパントのヒ素又はアンチモンが活
性層となる第２シリコンウェーハに拡散していない、活
性層の抵抗率を変化させないシリコン半導体ウェーハを
提供することにある。本発明の別の目的は、第１シリコ
ンウェーハ中のドーパントのヒ素又はアンチモンが活性
層となる第２シリコンウェーハに拡散するのを防止し
て、活性層の抵抗率を変化させないシリコン半導体ウェ
ーハの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】図１（ｆ）に示すよう
に、本発明のシリコン半導体ウェーハ１０は、支持基板
となるｎ+型の第１シリコンウェーハ１１と活性層とな
るｎ-型又はｐ型の第２シリコンウェーハ１２とを貼り
合わせたものであって、第１シリコンウェーハ１１の第
２シリコンウェーハ１２との接合界面に格子間シリコン
原子リッチ層１４が形成されたことを特徴とする。
に、本発明のシリコン半導体ウェーハ１０は、支持基板
となるｎ+型の第１シリコンウェーハ１１と活性層とな
るｎ-型又はｐ型の第２シリコンウェーハ１２とを貼り
合わせたものであって、第１シリコンウェーハ１１の第
２シリコンウェーハ１２との接合界面に格子間シリコン
原子リッチ層１４が形成されたことを特徴とする。
【０００７】図２（ｅ）に示すように、本発明の別のシ
リコン半導体ウェーハ２０は、第１シリコンウェーハ１
１及び第２シリコンウェーハ１２の接合界面に厚さが２
０〜３０オングストロームの非晶質ＳｉＯx層（ただ
し、０．２≦ｘ≦０．３）１３が形成され、このＳｉＯ
x層１３に隣接して第１シリコンウェーハ１１に格子間
シリコン原子リッチ層１４が形成されたことを特徴とす
る。
リコン半導体ウェーハ２０は、第１シリコンウェーハ１
１及び第２シリコンウェーハ１２の接合界面に厚さが２
０〜３０オングストロームの非晶質ＳｉＯx層（ただ
し、０．２≦ｘ≦０．３）１３が形成され、このＳｉＯ
x層１３に隣接して第１シリコンウェーハ１１に格子間
シリコン原子リッチ層１４が形成されたことを特徴とす
る。
【０００８】本発明のシリコン半導体ウェーハの製造方
法は、図１（ａ）〜（ｆ）に示すように支持基板となる
ｎ+型の第１シリコンウェーハ１１の片面にシリコンを
イオン注入して格子間シリコン原子リッチ層１４を形成
し、この第１シリコンウェーハ１１と活性層となるｎ-
型又はｐ型の第２シリコンウェーハ１２とを格子間シリ
コン原子リッチ層１４を介して接合し、熱処理して貼り
合わせる方法である。
法は、図１（ａ）〜（ｆ）に示すように支持基板となる
ｎ+型の第１シリコンウェーハ１１の片面にシリコンを
イオン注入して格子間シリコン原子リッチ層１４を形成
し、この第１シリコンウェーハ１１と活性層となるｎ-
型又はｐ型の第２シリコンウェーハ１２とを格子間シリ
コン原子リッチ層１４を介して接合し、熱処理して貼り
合わせる方法である。
【０００９】本発明の別の製造方法は、図２（ａ）〜
（ｅ）に示すように支持基板となるｎ+型の第１シリコ
ンウェーハ１１と活性層となるｎ-型又はｐ型の第２シ
リコンウェーハ１２との各表面に厚さが１〜２０オング
ストロームの自然酸化膜１１ｂ，１２ｂを形成し、第１
シリコンウェーハ１１を第２シリコンウェーハ１２に対
して凸状に湾曲させてウェーハ全面にわたる表面近傍に
引張応力を生じた状態で第２シリコンウェーハ１２に接
合し、熱処理して貼り合わせる方法である。
（ｅ）に示すように支持基板となるｎ+型の第１シリコ
ンウェーハ１１と活性層となるｎ-型又はｐ型の第２シ
リコンウェーハ１２との各表面に厚さが１〜２０オング
ストロームの自然酸化膜１１ｂ，１２ｂを形成し、第１
シリコンウェーハ１１を第２シリコンウェーハ１２に対
して凸状に湾曲させてウェーハ全面にわたる表面近傍に
引張応力を生じた状態で第２シリコンウェーハ１２に接
合し、熱処理して貼り合わせる方法である。
【００１０】本発明の支持基板となる第１シリコンウェ
ーハはドーパントとして原子半径がシリコンより大きな
ヒ素又はアンチモンを１０18〜１０19／ｃｍ3程度の高
濃度に含んだｎ+型である。また活性層となる第２シリ
コンウェーハは、シリコンとほぼ同じ原子半径のリンを
ドーパントとして１０14〜１０15／ｃｍ3程度の低い濃
度で含むｎ-型か、又はやはりシリコンとほぼ同じ原子
半径のホウ素をドーパントとして１０15〜１０16／ｃｍ
3程度の低い濃度で含むｐ型である。これらのシリコン
ウェーハの貼り合わせは、２枚のシリコンウェーハを重
ね合せて接合し、窒素（Ｎ2）雰囲気又は酸素（Ｏ2）雰
囲気中で１０００〜１１００℃の温度で１〜３時間、好
ましくは２時間程度熱処理することにより行われる。２
枚のシリコンウェーハを接合する前に、所定の洗浄液で
シリコンウェーハを洗浄して接合しようとする表面を活
性化することが好ましい。この熱処理により接合界面で
シリコンの共有結合が生じ、２枚のシリコンウェーハは
貼り合わされ、両者の結晶格子は一体化する。図１
（ｆ）又は図２（ｅ）に示すように熱処理後、活性層と
なる第２シリコンウェーハを砥石で研削し、その後研磨
布で研磨すると、厚さ約１００〜１５０μｍのデバイス
形成用の活性層１２ａが支持基板上に得られる。
ーハはドーパントとして原子半径がシリコンより大きな
ヒ素又はアンチモンを１０18〜１０19／ｃｍ3程度の高
濃度に含んだｎ+型である。また活性層となる第２シリ
コンウェーハは、シリコンとほぼ同じ原子半径のリンを
ドーパントとして１０14〜１０15／ｃｍ3程度の低い濃
度で含むｎ-型か、又はやはりシリコンとほぼ同じ原子
半径のホウ素をドーパントとして１０15〜１０16／ｃｍ
3程度の低い濃度で含むｐ型である。これらのシリコン
ウェーハの貼り合わせは、２枚のシリコンウェーハを重
ね合せて接合し、窒素（Ｎ2）雰囲気又は酸素（Ｏ2）雰
囲気中で１０００〜１１００℃の温度で１〜３時間、好
ましくは２時間程度熱処理することにより行われる。２
枚のシリコンウェーハを接合する前に、所定の洗浄液で
シリコンウェーハを洗浄して接合しようとする表面を活
性化することが好ましい。この熱処理により接合界面で
シリコンの共有結合が生じ、２枚のシリコンウェーハは
貼り合わされ、両者の結晶格子は一体化する。図１
（ｆ）又は図２（ｅ）に示すように熱処理後、活性層と
なる第２シリコンウェーハを砥石で研削し、その後研磨
布で研磨すると、厚さ約１００〜１５０μｍのデバイス
形成用の活性層１２ａが支持基板上に得られる。
【００１１】本発明の特徴ある格子間シリコン原子リッ
チ層を形成する方法には、次の２通りの方法がある。第
１の方法はｎ+型の第１シリコンウェーハの片面にシリ
コンをイオン注入する方法であり、第２の方法は第１シ
リコンウェーハを第２シリコンウェーハに対して凸状に
湾曲させてウェーハ全面にわたる表面近傍に引張応力を
発生させ、この状態で第１シリコンウェーハを第２シリ
コンウェーハに接合し、熱処理した時に接合界面におけ
る非晶質ＳｉＯx層の形成に伴い格子点から弾き出され
る格子間シリコン原子（Ｓｉi）を引張応力下にあって
格子間位置が拡張された第１シリコンウェーハの接合界
面近傍の結晶格子中に優先的に放出させ、接合界面近傍
のこの領域に格子間シリコン原子リッチ層を作る方法で
ある。第２の方法で第１シリコンウェーハを湾曲させる
程度は、曲率半径が１０〜２０ｍ、好ましくは１２〜１
３ｍ、更に好ましくは１３ｍ程度である。曲率半径が２
０ｍ以上であると、第１シリコンウェーハの表面の湾曲
が不十分なため、接合界面に上述のような引張応力が導
入されない。従って格子間シリコン原子リッチ層ができ
にくく、１０ｍ未満ではウェーハが曲げにより破壊され
る恐れがある。上記第１及び第２の方法により、格子間
シリコン原子の濃度が１０17〜１０19／ｃｍ3で、少な
くとも２μｍの厚さの格子間シリコン原子リッチ層が形
成される。ここで格子間シリコン原子の濃度が１０17／
ｃｍ3未満では接合界面付近のシリコンの空孔を減少さ
せることにならず、１０19／ｃｍ3を越える濃度には物
理的にシリコン原子を導入できないためである。厚さが
２μｍ未満では拡散するヒ素やアンチモンの原子のバリ
ヤ層になり得ないためである。
チ層を形成する方法には、次の２通りの方法がある。第
１の方法はｎ+型の第１シリコンウェーハの片面にシリ
コンをイオン注入する方法であり、第２の方法は第１シ
リコンウェーハを第２シリコンウェーハに対して凸状に
湾曲させてウェーハ全面にわたる表面近傍に引張応力を
発生させ、この状態で第１シリコンウェーハを第２シリ
コンウェーハに接合し、熱処理した時に接合界面におけ
る非晶質ＳｉＯx層の形成に伴い格子点から弾き出され
る格子間シリコン原子（Ｓｉi）を引張応力下にあって
格子間位置が拡張された第１シリコンウェーハの接合界
面近傍の結晶格子中に優先的に放出させ、接合界面近傍
のこの領域に格子間シリコン原子リッチ層を作る方法で
ある。第２の方法で第１シリコンウェーハを湾曲させる
程度は、曲率半径が１０〜２０ｍ、好ましくは１２〜１
３ｍ、更に好ましくは１３ｍ程度である。曲率半径が２
０ｍ以上であると、第１シリコンウェーハの表面の湾曲
が不十分なため、接合界面に上述のような引張応力が導
入されない。従って格子間シリコン原子リッチ層ができ
にくく、１０ｍ未満ではウェーハが曲げにより破壊され
る恐れがある。上記第１及び第２の方法により、格子間
シリコン原子の濃度が１０17〜１０19／ｃｍ3で、少な
くとも２μｍの厚さの格子間シリコン原子リッチ層が形
成される。ここで格子間シリコン原子の濃度が１０17／
ｃｍ3未満では接合界面付近のシリコンの空孔を減少さ
せることにならず、１０19／ｃｍ3を越える濃度には物
理的にシリコン原子を導入できないためである。厚さが
２μｍ未満では拡散するヒ素やアンチモンの原子のバリ
ヤ層になり得ないためである。
【００１２】
【作用】高熱処理時のシリコン中のドーパント原子の拡
散には、格子間にあるドーパント原子がシリコンの空孔
と置換して移動する空孔拡散と、格子間にあるドーパン
ト原子が格子位置にあるシリコン原子と置換して移動す
る準格子間原子拡散がある。この空孔拡散におけるドー
パント原子の移動速度は空孔密度に比例する反面、格子
間位置にあるシリコン原子の濃度に反比例する。また準
格子間原子拡散における原子の移動速度は格子間位置に
あるドーパント原子の濃度のみでなく、同じく格子間位
置にあるシリコン原子の濃度にも比例する。リンやホウ
素のように原子半径がシリコン原子より小さい活性層
（第２シリコンウェーハ）中のドーパントは主として準
格子間原子拡散を行い、ヒ素やアンチモンのように原子
半径がシリコン原子より大きな支持基板（第１シリコン
ウェーハ）中のドーパントは主として空孔拡散を行う。
支持基板となる第１シリコンウェーハが活性層となる第
２シリコンウェーハとの接合界面において格子間シリコ
ン原子リッチ層を形成すると、この格子間シリコン原子
リッチ層がバリヤ層となって、支持基板となる第１シリ
コンウェーハ中のヒ素やアンチモンの空孔拡散を防止
し、結果としてヒ素やアンチモンは活性層となる第２シ
リコンウェーハに拡散しなくなる。
散には、格子間にあるドーパント原子がシリコンの空孔
と置換して移動する空孔拡散と、格子間にあるドーパン
ト原子が格子位置にあるシリコン原子と置換して移動す
る準格子間原子拡散がある。この空孔拡散におけるドー
パント原子の移動速度は空孔密度に比例する反面、格子
間位置にあるシリコン原子の濃度に反比例する。また準
格子間原子拡散における原子の移動速度は格子間位置に
あるドーパント原子の濃度のみでなく、同じく格子間位
置にあるシリコン原子の濃度にも比例する。リンやホウ
素のように原子半径がシリコン原子より小さい活性層
（第２シリコンウェーハ）中のドーパントは主として準
格子間原子拡散を行い、ヒ素やアンチモンのように原子
半径がシリコン原子より大きな支持基板（第１シリコン
ウェーハ）中のドーパントは主として空孔拡散を行う。
支持基板となる第１シリコンウェーハが活性層となる第
２シリコンウェーハとの接合界面において格子間シリコ
ン原子リッチ層を形成すると、この格子間シリコン原子
リッチ層がバリヤ層となって、支持基板となる第１シリ
コンウェーハ中のヒ素やアンチモンの空孔拡散を防止
し、結果としてヒ素やアンチモンは活性層となる第２シ
リコンウェーハに拡散しなくなる。
【００１３】特に、第２の方法では、図２（ａ）及び図
２（ｂ）に示すように接合前の第１及び第２シリコンウ
ェーハ１１，１２の各表面には大気中の酸素との反応に
よって、又は表面活性化処理によって１〜１０オングス
トロームの自然酸化膜１１ｂ，１２ｂが形成されてお
り、この自然酸化膜、付着したＯＨ基及びＨ2Ｏ分子に
起因して、高温熱処理後の接合界面には、２０〜３０オ
ングストロームの極めて薄い非晶質ＳｉＯx層１３が形
成される。次の式（１）に示すように、この自然酸化
膜、ＯＨ基及びＨ2Ｏ分子に起因した酸素原子（Ｏ）が
接合後の高温熱処理中にウェーハ表面のシリコン原子と
反応してＳｉＯx層を形成する際に、格子間シリコン原
子（Ｓｉi）を弾き出す。 （１＋ｙ）Ｓｉ ＋ ｘＯ → ＳｉＯｘ ＋ ｙＳｉi ……（１） ただし、ｘ＝０．２〜０．３であり、ｙ＝０．１〜１．
２である。
２（ｂ）に示すように接合前の第１及び第２シリコンウ
ェーハ１１，１２の各表面には大気中の酸素との反応に
よって、又は表面活性化処理によって１〜１０オングス
トロームの自然酸化膜１１ｂ，１２ｂが形成されてお
り、この自然酸化膜、付着したＯＨ基及びＨ2Ｏ分子に
起因して、高温熱処理後の接合界面には、２０〜３０オ
ングストロームの極めて薄い非晶質ＳｉＯx層１３が形
成される。次の式（１）に示すように、この自然酸化
膜、ＯＨ基及びＨ2Ｏ分子に起因した酸素原子（Ｏ）が
接合後の高温熱処理中にウェーハ表面のシリコン原子と
反応してＳｉＯx層を形成する際に、格子間シリコン原
子（Ｓｉi）を弾き出す。 （１＋ｙ）Ｓｉ ＋ ｘＯ → ＳｉＯｘ ＋ ｙＳｉi ……（１） ただし、ｘ＝０．２〜０．３であり、ｙ＝０．１〜１．
２である。
【００１４】図２（ｃ）に示すように、この接合時に第
１シリコンウェーハ１１を第２シリコンウェーハ１２に
対して凸状に湾曲させてウェーハ全面にわたる表面近傍
に引張応力を発生させ、この状態で第１シリコンウェー
ハ１１を第２シリコンウェーハ１２に接合し、熱処理す
れば、図２（ｄ）の拡大図に示すように第２シリコンウ
ェーハ１２の接合界面近傍には圧縮応力が、また第１シ
リコンウェーハ１１の接合界面近傍には引張応力がそれ
ぞれ凍結される。上記（１）の反応式に従って弾き出さ
れた格子間シリコン原子（Ｓｉi）は、圧縮応力に起因
して格子間が緊迫した第２シリコンウェーハ１２の接合
界面よりも、引張応力に起因して格子間位置が拡張され
た第１シリコンウェーハ１１の接合界面の方により容易
に取り込まれ、これにより第１シリコンウェーハ１１の
接合界面に格子間シリコン原子リッチ層１４が作られ
る。
１シリコンウェーハ１１を第２シリコンウェーハ１２に
対して凸状に湾曲させてウェーハ全面にわたる表面近傍
に引張応力を発生させ、この状態で第１シリコンウェー
ハ１１を第２シリコンウェーハ１２に接合し、熱処理す
れば、図２（ｄ）の拡大図に示すように第２シリコンウ
ェーハ１２の接合界面近傍には圧縮応力が、また第１シ
リコンウェーハ１１の接合界面近傍には引張応力がそれ
ぞれ凍結される。上記（１）の反応式に従って弾き出さ
れた格子間シリコン原子（Ｓｉi）は、圧縮応力に起因
して格子間が緊迫した第２シリコンウェーハ１２の接合
界面よりも、引張応力に起因して格子間位置が拡張され
た第１シリコンウェーハ１１の接合界面の方により容易
に取り込まれ、これにより第１シリコンウェーハ１１の
接合界面に格子間シリコン原子リッチ層１４が作られ
る。
【００１５】
【実施例】次に、本発明の実施例を図面に基づいて詳し
く説明する。 ＜実施例１＞図１（ａ）に示すように、それぞれ直径５
インチで厚さ６２５μｍのドーパントとしてアンチモン
を３×１０18／ｃｍ3の濃度で含むｎ+型の第１シリコン
ウェーハ１１と、ドーパントとしてリンを５×１０14／
ｃｍ3の濃度で含むｎ-型の第２シリコンウェーハ１２を
用意した。第１シリコンウェーハ１１の表面に次の条件
でシリコンイオン（Ｓｉ4+）を注入して、この表面に格
子間シリコン原子リッチ層１４を形成した。 加速電圧： １０ ＫｅＶ ドーズ量： １０13×１０15／ｃｍ2 図１（ｂ）に示すようにイオン注入しなかった第２シリ
コンウェーハ１２と、図１（ｃ）に示すようにイオン注
入した第１シリコンウェーハ１１とをＳＣ１（Standard
Cleaning 1）の洗浄液で洗浄して２枚のシリコンウェ
ーハの表面を活性化した。このＳＣ１の洗浄液は、Ｈ2
Ｏと比重１．１のＨ2Ｏ2水溶液と比重０．９のＮＨ4Ｏ
Ｈの水溶液とをＨ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝７：２：１
の容量比で混合して調製される。これらのウェーハの表
面には大気中の酸素との反応によって、又は表面活性化
処理によって１〜２０オングストロームの極めて薄い自
然酸化膜１１ｂ，１２ｂが形成された。
く説明する。 ＜実施例１＞図１（ａ）に示すように、それぞれ直径５
インチで厚さ６２５μｍのドーパントとしてアンチモン
を３×１０18／ｃｍ3の濃度で含むｎ+型の第１シリコン
ウェーハ１１と、ドーパントとしてリンを５×１０14／
ｃｍ3の濃度で含むｎ-型の第２シリコンウェーハ１２を
用意した。第１シリコンウェーハ１１の表面に次の条件
でシリコンイオン（Ｓｉ4+）を注入して、この表面に格
子間シリコン原子リッチ層１４を形成した。 加速電圧： １０ ＫｅＶ ドーズ量： １０13×１０15／ｃｍ2 図１（ｂ）に示すようにイオン注入しなかった第２シリ
コンウェーハ１２と、図１（ｃ）に示すようにイオン注
入した第１シリコンウェーハ１１とをＳＣ１（Standard
Cleaning 1）の洗浄液で洗浄して２枚のシリコンウェ
ーハの表面を活性化した。このＳＣ１の洗浄液は、Ｈ2
Ｏと比重１．１のＨ2Ｏ2水溶液と比重０．９のＮＨ4Ｏ
Ｈの水溶液とをＨ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝７：２：１
の容量比で混合して調製される。これらのウェーハの表
面には大気中の酸素との反応によって、又は表面活性化
処理によって１〜２０オングストロームの極めて薄い自
然酸化膜１１ｂ，１２ｂが形成された。
【００１６】図１（ｄ）に示すように、２枚のシリコン
ウェーハ１１，１２を格子間シリコン原子リッチ層１４
を間に挟んで重ね合せ接合した。次いで図１（ｅ）に示
すように室温から８００℃に設定された熱処理炉中に１
０〜１５ｃｍ／分の速度で挿入し、窒素雰囲気中で８０
０℃から１０℃／分の速度で昇温し、１１００℃に達し
たところで２時間維持し、次いで４℃／分の速度で降温
し、８００℃まで冷却した後、１０〜１５ｃｍ／分の速
度で炉から室温中に取り出した。続いて図１（ｆ）に示
すように、第２シリコンウェーハ１２の表面を砥石で研
削し、続いて柔らかい研磨布で研磨し、第１シリコンウ
ェーハ１１上にドーパント濃度分析に妥当な厚さである
１〜１０μｍの活性層１２ａを形成した。
ウェーハ１１，１２を格子間シリコン原子リッチ層１４
を間に挟んで重ね合せ接合した。次いで図１（ｅ）に示
すように室温から８００℃に設定された熱処理炉中に１
０〜１５ｃｍ／分の速度で挿入し、窒素雰囲気中で８０
０℃から１０℃／分の速度で昇温し、１１００℃に達し
たところで２時間維持し、次いで４℃／分の速度で降温
し、８００℃まで冷却した後、１０〜１５ｃｍ／分の速
度で炉から室温中に取り出した。続いて図１（ｆ）に示
すように、第２シリコンウェーハ１２の表面を砥石で研
削し、続いて柔らかい研磨布で研磨し、第１シリコンウ
ェーハ１１上にドーパント濃度分析に妥当な厚さである
１〜１０μｍの活性層１２ａを形成した。
【００１７】＜実施例２＞図２（ａ）及び図２（ｂ）に
示すように、それぞれ実施例１と同一の第１シリコンウ
ェーハ１１及び第２シリコンウェーハ１２をＳＣ１の洗
浄液で洗浄して２枚のシリコンウェーハの表面を活性化
した。実施例１と同様にこれらのウェーハの表面には１
〜２０オングストロームの極めて薄い自然酸化膜１１
ｂ，１２ｂが形成された。図２（ｃ）に示すように、第
１シリコンウェーハ１１のみを第２シリコンウェーハ１
２に対して凸状に湾曲させてウェーハ全面にわたる表面
近傍に引張応力を生じた状態で第２シリコンウェーハ１
２に接合した。具体的には直径５インチの第１シリコン
ウェーハ１１の両端がその中心点を基準として１５０μ
ｍ程度変位するようにウェーハ１１を湾曲させてウェー
ハ１２に接合した。このときの曲率半径は約１３ｍであ
った。更に実施例１と同様に、図２（ｄ）に示すように
熱処理した後、図２（ｅ）に示すように第２シリコンウ
ェーハ１２の表面を研削・研磨し、第１シリコンウェー
ハ１１上に活性層１２ａを形成した。
示すように、それぞれ実施例１と同一の第１シリコンウ
ェーハ１１及び第２シリコンウェーハ１２をＳＣ１の洗
浄液で洗浄して２枚のシリコンウェーハの表面を活性化
した。実施例１と同様にこれらのウェーハの表面には１
〜２０オングストロームの極めて薄い自然酸化膜１１
ｂ，１２ｂが形成された。図２（ｃ）に示すように、第
１シリコンウェーハ１１のみを第２シリコンウェーハ１
２に対して凸状に湾曲させてウェーハ全面にわたる表面
近傍に引張応力を生じた状態で第２シリコンウェーハ１
２に接合した。具体的には直径５インチの第１シリコン
ウェーハ１１の両端がその中心点を基準として１５０μ
ｍ程度変位するようにウェーハ１１を湾曲させてウェー
ハ１２に接合した。このときの曲率半径は約１３ｍであ
った。更に実施例１と同様に、図２（ｄ）に示すように
熱処理した後、図２（ｅ）に示すように第２シリコンウ
ェーハ１２の表面を研削・研磨し、第１シリコンウェー
ハ１１上に活性層１２ａを形成した。
【００１８】＜比較例１＞図示しないが、図１（ａ）に
示すウェーハ１へのイオン注入も、図２（ｃ）に示すウ
ェーハ１１に対する凸状の湾曲処理もせずに、それ以外
は、実施例１と同様にして第１シリコンウェーハ上に活
性層を形成した。
示すウェーハ１へのイオン注入も、図２（ｃ）に示すウ
ェーハ１１に対する凸状の湾曲処理もせずに、それ以外
は、実施例１と同様にして第１シリコンウェーハ上に活
性層を形成した。
【００１９】＜評価＞実施例１、実施例２及び比較例１
のシリコン半導体ウェーハについて、二次イオン質量分
析（Secondary Ion Mass Spectroscopy, ＳＩＭＳ）法
にてそれぞれの活性層１２ａに固溶している第１シリコ
ンウェーハのドーパントであるアンチモンの濃度を測定
した。これらのＳＩＭＳ法による測定結果を表１に示
す。
のシリコン半導体ウェーハについて、二次イオン質量分
析（Secondary Ion Mass Spectroscopy, ＳＩＭＳ）法
にてそれぞれの活性層１２ａに固溶している第１シリコ
ンウェーハのドーパントであるアンチモンの濃度を測定
した。これらのＳＩＭＳ法による測定結果を表１に示
す。
【００２０】
【表１】
【００２１】表１から明らかなように、第１シリコンウ
ェーハをイオン注入した実施例１及び第１シリコンウェ
ーハを湾曲した実施例２では、それぞれのドーパントの
アンチモンの第２シリコンウェーハ（活性層）への拡散
が殆どなかったのに対して、格子間シリコン原子リッチ
層を形成しなかった比較例１では、ドーパントのアンチ
モンが若干量検出されていることが判った。
ェーハをイオン注入した実施例１及び第１シリコンウェ
ーハを湾曲した実施例２では、それぞれのドーパントの
アンチモンの第２シリコンウェーハ（活性層）への拡散
が殆どなかったのに対して、格子間シリコン原子リッチ
層を形成しなかった比較例１では、ドーパントのアンチ
モンが若干量検出されていることが判った。
【００２２】なお、上記実施例１で２枚のシリコンウェ
ーハの表面に自然酸化膜１１ｂ，１２ｂを形成したが、
両表面をフッ酸で洗浄してこれらの自然酸化膜１１ｂ，
１２ｂを形成することなく、格子間シリコン原子リッチ
層１４のみを介して両ウェーハを接合してもよい。
ーハの表面に自然酸化膜１１ｂ，１２ｂを形成したが、
両表面をフッ酸で洗浄してこれらの自然酸化膜１１ｂ，
１２ｂを形成することなく、格子間シリコン原子リッチ
層１４のみを介して両ウェーハを接合してもよい。
【００２３】
【発明の効果】以上述べたように、本発明によれば、支
持基板となるｎ+型の第１シリコンウェーハに対して接
合前にイオン注入するか、又は接合時に湾曲処理して、
その接合界面に格子間シリコン原子リッチ層を形成する
ようにしたので、第１シリコンウェーハのドーパントの
ヒ素又はアンチモンの活性層となる第２シリコンウェー
ハへの拡散が抑制され、作製されるデバイスの電気特性
に悪影響を防止することができる。
持基板となるｎ+型の第１シリコンウェーハに対して接
合前にイオン注入するか、又は接合時に湾曲処理して、
その接合界面に格子間シリコン原子リッチ層を形成する
ようにしたので、第１シリコンウェーハのドーパントの
ヒ素又はアンチモンの活性層となる第２シリコンウェー
ハへの拡散が抑制され、作製されるデバイスの電気特性
に悪影響を防止することができる。
【図１】本発明実施例のシリコン半導体ウェーハの製造
方法を示す部分断面図。
方法を示す部分断面図。
【図２】本発明の別の実施例のシリコン半導体ウェーハ
の製造方法を示す部分断面図。
の製造方法を示す部分断面図。
１０，２０ シリコン半導体ウェーハ １１ 第１シリコンウェーハ １２ 第２シリコンウェーハ １２ａ 活性層 １１ｂ，１２ｂ 自然酸化膜 １３ 非晶質ＳｉＯx層 １４ 格子間シリコン原子リッチ層
フロントページの続き (72)発明者 堀口 清一 埼玉県大宮市北袋町１丁目297番地 三 菱マテリアル株式会社中央研究所内 (56)参考文献 特開 平６−163862（ＪＰ，Ａ) 特開 平２−135722（ＪＰ，Ａ) 特開 昭61−4221（ＪＰ，Ａ) 特開 平５−254990（ＪＰ，Ａ) 特開 平１−122142（ＪＰ，Ａ) 特開 平２−191357（ＪＰ，Ａ) Ｔ．Ｔａｎｉｇｕｃｈｉ，ｅｔ．ａ ｌ．，”Ｋｉｎｅｔｉｃｓ ｏｆ ｓｅ ｉｆ−ｉｎｔｅｒｓｔｉｔｉａｌｓ ｇ ｅｎｅｒａｔｅｄ ａｔ ｔｈｅ Ｓｉ ／ＳｉＯ▲下２▼ ｉｎｔｅｒｆａｃ ｅ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ ｔ．，1983，ｐ．961−963 Ｓｃｏｔｔ Ｔ．Ｄｕｎｈａｍ，”Ｉ ｎｔｅｒａｃｔｉｏｎ ｏｆ ｓｉｌｉ ｃｏｎ ｐｏｉｎｔ ｄｅｆｅｃｔｓ ｗｉｔｈ ＳｉＯ▲下２▼ ｆｉｌｍ ｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．, 1992，ｐ．685−696 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/02 H01L 21/22 - 21/24 H01L 21/26 - 21/268 H01L 21/322 - 32/326 H01L 21/336 H01L 27/12 H01L 29/78
Claims (5)
- 【請求項１】 支持基板となるｎ+型の第１シリコンウ
ェーハ(11)と活性層となるｎ-型又はｐ型の第２シリコ
ンウェーハ(12)とを貼り合わせたシリコン半導体ウェー
ハであって、 前記第１シリコンウェーハ(11)の前記第２シリコンウェ
ーハ(12)との接合界面に格子間シリコン原子リッチ層(1
4)が形成されたことを特徴とするシリコン半導体ウェー
ハ。 - 【請求項２】 支持基板となるｎ+型の第１シリコンウ
ェーハ(11)と活性層となるｎ-型又はｐ型の第２シリコ
ンウェーハ(12)とを貼り合わせたシリコン半導体ウェー
ハであって、 前記第１シリコンウェーハ(11)及び第２シリコンウェー
ハ(12)の接合界面に厚さが２０〜３０オングストローム
の非晶質ＳｉＯx層（ただし、０．２≦ｘ≦０．３）(1
3)が形成され、 前記ＳｉＯx層(13)に隣接して前記第１シリコンウェー
ハ(11)に格子間シリコン原子リッチ層(14)が形成された
ことを特徴とするシリコン半導体ウェーハ。 - 【請求項３】 格子間シリコン原子リッチ層(14)は格子
間シリコン原子の濃度が１０17〜１０19／ｃｍ3であっ
て、層厚が少なくとも２μｍである請求項１又は２記載
のシリコン半導体ウェーハ。 - 【請求項４】 支持基板となるｎ+型の第１シリコンウ
ェーハ(11)の片面にシリコンをイオン注入して格子間シ
リコン原子リッチ層(14)を形成し、前記第１シリコンウ
ェーハ(11)と活性層となるｎ-型又はｐ型の第２シリコ
ンウェーハ(12)とを前記格子間シリコン原子リッチ層(1
4)を介して接合し、熱処理して貼り合わせるシリコン半
導体ウェーハの製造方法。 - 【請求項５】 支持基板となるｎ+型の第１シリコンウ
ェーハ(11)と活性層となるｎ-型又はｐ型の第２シリコ
ンウェーハ(12)との各表面に厚さが１〜２０オングスト
ロームの自然酸化膜(11b,12b)を形成し、 前記第１シリコンウェーハ(11)を前記第２シリコンウェ
ーハ(12)に対して凸状に湾曲させてウェーハ全面にわた
る表面近傍に引張応力を生じた状態で前記第２シリコン
ウェーハ(12)に接合し、熱処理して貼り合わせるシリコ
ン半導体ウェーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21104394A JP3171366B2 (ja) | 1994-09-05 | 1994-09-05 | シリコン半導体ウェーハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21104394A JP3171366B2 (ja) | 1994-09-05 | 1994-09-05 | シリコン半導体ウェーハ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878645A JPH0878645A (ja) | 1996-03-22 |
| JP3171366B2 true JP3171366B2 (ja) | 2001-05-28 |
Family
ID=16599437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21104394A Expired - Fee Related JP3171366B2 (ja) | 1994-09-05 | 1994-09-05 | シリコン半導体ウェーハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171366B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6962835B2 (en) | 2003-02-07 | 2005-11-08 | Ziptronix, Inc. | Method for room temperature metal direct bonding |
| FR2854493B1 (fr) * | 2003-04-29 | 2005-08-19 | Soitec Silicon On Insulator | Traitement par brossage d'une plaquette semiconductrice avant collage |
| US7485968B2 (en) | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
| FR2962594B1 (fr) * | 2010-07-07 | 2012-08-31 | Soitec Silicon On Insulator | Procede de collage par adhesion moleculaire avec compensation de desalignement radial |
| US9953941B2 (en) | 2015-08-25 | 2018-04-24 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
| US10840205B2 (en) | 2017-09-24 | 2020-11-17 | Invensas Bonding Technologies, Inc. | Chemical mechanical polishing for hybrid bonding |
| CN109870255B (zh) | 2017-12-05 | 2023-09-12 | 北京佰为深科技发展有限公司 | 法珀传感器及其制造方法 |
| US11056348B2 (en) | 2018-04-05 | 2021-07-06 | Invensas Bonding Technologies, Inc. | Bonding surfaces for microelectronics |
| US11393779B2 (en) | 2018-06-13 | 2022-07-19 | Invensas Bonding Technologies, Inc. | Large metal pads over TSV |
| US11749645B2 (en) | 2018-06-13 | 2023-09-05 | Adeia Semiconductor Bonding Technologies Inc. | TSV as pad |
| JP6667774B1 (ja) * | 2018-06-14 | 2020-03-18 | Ｅａｓｔｗｉｎｄ合同会社 | パワー半導体素子及びその製造方法 |
| US11011494B2 (en) | 2018-08-31 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics |
| US11158573B2 (en) | 2018-10-22 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Interconnect structures |
| US11264357B1 (en) | 2020-10-20 | 2022-03-01 | Invensas Corporation | Mixed exposure for large die |
-
1994
- 1994-09-05 JP JP21104394A patent/JP3171366B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ｓｃｏｔｔ Ｔ．Ｄｕｎｈａｍ，"Ｉｎｔｅｒａｃｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ ｐｏｉｎｔ ｄｅｆｅｃｔｓ ｗｉｔｈ ＳｉＯ▲下２▼ ｆｉｌｍｓ"，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，１９９２，ｐ．６８５−６９６ |
| Ｔ．Ｔａｎｉｇｕｃｈｉ，ｅｔ．ａｌ．，"Ｋｉｎｅｔｉｃｓ ｏｆ ｓｅｉｆ−ｉｎｔｅｒｓｔｉｔｉａｌｓ ｇｅｎｅｒａｔｅｄ ａｔ ｔｈｅ Ｓｉ／ＳｉＯ▲下２▼ ｉｎｔｅｒｆａｃｅ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，１９８３，ｐ．９６１−９６３ |
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|---|---|
| JPH0878645A (ja) | 1996-03-22 |
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