KR20170086924A - Tsv 구조체를 가진 다중 적층 소자 - Google Patents

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KR20170086924A
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Abstract

하부 기판, 상기 하부 기판 상의 제1 절연층, 및 상기 제1 절연층 상의 TSV 패드를 가진 하부 소자, 중간 기판, 상기 중간 기판 상의 제2 절연층, 및 상기 제2 절연층 상의 제1 TSV 범프를 가진 중간 소자, 상부 기판, 상기 상부 기판 상의 제3 절연층, 및 상기 제3 절연층 상의 제2 TSV 범프를 가진 상부 소자, 및 상기 상부 기판, 상기 제3 절연층, 상기 제2 절연층, 및 상기 중간 기판을 관통하여 상기 제1 TSV 범프, 상기 제2 TSV 범프 및 상기 TSV 패드와 전기적으로 연결된 TSV 구조체를 포함하는 다중 적층 소자가 설명된다. 상기 중간 소자는 상기 중간 기판과 상기 TSV 구조체의 하부 사이의 절연성 제1 TSV 스페이서를 가질 수 있다. 상기 상부 소자는 상기 상부 기판과 상기 TSV 구조체의 상부 사이의 절연성 제2 TSV 스페이서를 가질 수 있다. 상기 제2 절연층 및 상기 제3 절연층과 상기 TSV 구조체의 측면이 직접적으로 접촉할 수 있다.

Description

TSV 구조체를 가진 다중 적층 소자{Multi-Stacked Device Having a TSV Structure}
본 발명은 TSV 구조체를 가진 다중 적층 소자에 관한 것이다.
다수 개의 반도체 소자들을 적층하여 하나의 시스템을 구성하는 다중 적층 소자가 다양하게 연구되고 있다. 예를 들어, 이미지 센서, 로직 소자, 및 메모리 소자를 적층하여 하나의 시스템을 구성한 다중 적층 반도체 소자가 제안되었다. 다중 적층 소자는 각각의 반도체 소자들이 전기적으로 연결되어야 한다. 다중 적층 소자의 각 반도체 소자들을 전기적으로 연결하기 위하여 가장 응답 속도가 빠르고 안정적인 TSV 구조체를 이용하는 방법이 제안되었다. 그러나, 적어도 두 개의 반도체 소자들을 완전히 수직으로 관통하는 TSV 구조체를 형성하기 위하여, 고도의 포토리소그래피 기술 및 식각 기술이 요구된다. 특히, 수 십 ~ 수 백 ㎛에 달하는 두께의 반도체 기판들과 다층의 절연층들을 관통하는 TSV 구조체를 형성하는 것은 매우 어렵다.
본 발명이 해결하고자 하는 과제는 TSV 구조체를 가진 다중 적층 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 TSV 구조체를 가진 다중 적층 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자는 하부 기판, 상기 하부 기판 상의 제1 절연층, 및 상기 제1 절연층 상의 TSV 패드를 가진 하부 소자, 중간 기판, 상기 중간 기판 상의 제2 절연층, 및 상기 제2 절연층 상의 제1 TSV 범프를 가진 중간 소자, 상부 기판, 상기 상부 기판 상의 제3 절연층, 및 상기 제3 절연층 상의 제2 TSV 범프를 가진 상부 소자, 및 상기 상부 기판, 상기 제3 절연층, 상기 제2 절연층, 및 상기 중간 기판을 관통하여 상기 제1 TSV 범프, 상기 제2 TSV 범프 및 상기 TSV 패드와 전기적으로 연결된 TSV 구조체를 포함할 수 있다. 상기 중간 소자는 상기 중간 기판과 상기 TSV 구조체의 하부 사이의 절연성 제1 TSV 스페이서를 가질 수 있다. 상기 상부 소자는 상기 상부 기판과 상기 TSV 구조체의 상부 사이의 절연성 제2 TSV 스페이서를 가질 수 있다. 상기 제2 절연층 및 상기 제3 절연층과 상기 TSV 구조체의 측면이 직접적으로 접촉할 수 있다.
상기 제1 TSV 범프와 상기 제2 TSV 범프가 직접적으로 접촉할 수 있다. 상기 TSV 구조체의 상기 상부의 바닥의 일부는 상기 제2 TSV 범프의 일부와 접촉할 수 있다.
상기 TSV 구조체의 상기 하부는 상기 중간 기판 및 상기 제2 절연층을 관통하고 및 상기 상부는 상기 상부 기판 및 상기 제3 절연층을 관통할 수 있다. 상기 TSV 구조체의 상기 하부의 측면은 상기 제1 TSV 스페이서와 접촉할 수 있다. 상기 TSV 구조체의 상기 상부의 측면은 상기 제2 TSV 스페이서와 접촉할 수 있다.
상기 하부 소자는 상기 제1 절연층 상의 하부 TSV 배선, 및 상기 하부 TSV 배선과 상기 TSV 패드를 수직으로 연결하는 하부 TSV 비아 플러그를 더 포함할 수 있다.
상기 중간 소자는 상기 제2 절연층 상의 중간 TSV 배선, 및 상기 중간 TSV 배선과 상기 제1 TSV 범프를 수직으로 연결하는 중간 TSV 비아 플러그를 더 포함할 수 있다.
상기 상부 소자는 상기 제3 절연층 상의 상부 TSV 배선, 및 상기 상부 TSV 배선과 상기 제2 TSV 범프를 수직으로 연결하는 상부 TSV 비아 플러그를 더 포함할 수 있다.
상기 하부 소자는 셀 영역 내의 상기 제1 절연층 상의 하부 셀 금속층, 상기 하부 셀 금속층 상의 하부 셀 비아 플러그, 및 상기 하부 셀 비아 플러그 상의 하부 셀 범프를 더 포함할 수 있고, 상기 중간 소자는 상기 셀 영역 내의 상기 제2 절연층 상의 중간 셀 금속층, 상기 중간 셀 금속층 상의 중간 셀 비아 플러그, 및 상기 중간 셀 비아 플러그 상의 중간 셀 범프를 더 포함할 수 있고, 및 상기 하부 셀 범프와 상기 중간 셀 범프가 전기적으로 연결될 수 있다.
상기 중간 소자는 셀 영역 내의 상기 제2 절연층 상의 중간 셀 금속층, 상기 중간 셀 금속층 상의 중간 셀 비아 플러그, 및 상기 중간 셀 비아 플러그 상의 중간 셀 범프를 더 포함할 수 있고, 상기 상부 소자는 셀 영역 내의 상기 제3 절연층 상의 상부 셀 금속층, 상기 상부 셀 금속층 상의 상부 셀 비아 플러그, 및 상기 상부 셀 비아 플러그 상의 상부 셀 범프를 더 포함할 수 있고, 및 상기 중간 셀 범프와 상기 상부 셀 범프가 전기적으로 연결될 수 있다.
상기 제1 TSV 스페이서는 상기 TSV 구조체와 상기 중간 기판의 벌크 영역을 전기적으로 절연할 수 있고, 및 상기 제2 TSV 스페이서는 상기 TSV 구조체와 상기 상부 기판의 벌크 영역을 전기적으로 절연할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자는 하부 기판, 상기 하부 기판 상의 다층의 제1 절연층들, 및 상기 제1 절연층들 상의 TSV 패드를 갖는 하부 소자, 중간 기판, 상기 중간 기판을 관통하는 절연성 제1 TSV 스페이서, 상기 중간 기판 상의 다층의 제2 절연층들, 및 상기 제2 절연층들 상의 제1 TSV 범프를 갖는 중간 소자, 상부 기판, 상기 중간 기판을 관통하는 절연성 제2 TSV 스페이서, 상기 상부 기판 상의 다층의 제3 절연층들, 및 상기 제3 절연층들 상의 제2 TSV 범프를 갖는 상부 소자, 및 상기 상부 기판, 상기 다층의 제3 절연층들, 상기 다층의 제2 절연층들, 및 상기 중간 기판을 관통하여 상기 제2 TSV 범프 및 상기 TSV 패드와 접촉하는 TSV 구조체를 포함할 수 있다. 상기 제1 TSV 스페이서는 상기 중간 기판과 상기 TSV 구조체를 전기적으로 절연할 수 있고, 상기 제2 TSV 스페이서는 상기 상부 기판과 상기 TSV 구조체를 전기적으로 절연할 수 있고, 및 상기 제1 TSV 스페이서와 상기 제2 스페이서는 이격, 분리될 수 있다.
상기 제1 TSV 스페이서는 상기 TSV 구조체의 하부를 둘러쌀 수 있고, 및 상기 제2 TSV 스페이서는 상기 TSV 구조체의 상부를 둘러쌀 수 있다.
상기 제1 절연층들은 제1 하부 층간 절연층, 제1 중간 층간 절연층, 및 제1 상부 층간 절연층을 포함할 수 있다. 상기 제2 절연층들은 제2 하부 층간 절연층, 제2 중간 층간 절연층, 및 제2 상부 층간 절연층을 포함할 수 있다. 상기 제3 절연층들은 제3 하부 층간 절연층, 제3 중간 층간 절연층, 및 제3 상부 층간 절연층을 포함할 수 있다. 상기 제1 TSV 스페이서의 일 단부와 상기 제2 하부 층간 절연층이 접촉할 수 있고, 및 상기 제2 TSV 스페이서의 일 단부와 상기 제3 하부 층간 절연층이 접촉할 수 있다.
상기 TSV 구조체는 상기 제1 절연층들을 관통하지 않을 수 있다.
상기 하부 소자는 셀 영역 내에 형성된 메모리 셀들 및 하부 셀 금속층, 주변 영역 내에 형성된 하부 주변 금속층 및 하부 TSV 배선, 및 상기 하부 TSV 배선과 상기 TSV 패드를 수직으로 연결하는 하부 TSV 비아 플러그를 더 포함할 수 있고, 상기 중간 소자는 상기 셀 영역 내에 형성된 로직 트랜지스터들 및 중간 셀 금속층, 상기 주변 영역 내의 중간 주변 금속층 및 중간 TSV 배선, 및 상기 중간 TSV 배선과 상기 제1 TSV 범프를 수직으로 연결하는 중간 TSV 비아 플러그를 더 포함할 수 있다. 상기 상부 소자는 상기 셀 영역 내의 포토다이오드들 및 상부 셀 금속층, 상기 주변 영역 내의 상부 주변 금속층 및 상부 TSV 배선, 및 상기 상부 TSV 배선과 상기 제2 TSV 범프를 수직으로 연결하는 상부 TSV 비아 플러그를 더 포함할 수 있다.
상기 중간 소자는 상기 중간 셀 금속층 상의 중간 셀 범프 및 상기 중간 셀 금속층과 상기 중간 셀 범프를 수직으로 연결하는 중간 셀 비아 플러그를 더 포함할 수 있고, 상기 상부 소자는 상기 상부 셀 금속층 상의 상부 셀 범프 및 상기 상부 셀 금속층과 상기 상부 셀 범프를 수직으로 연결하는 상부 셀 비아 플러그를 더 포함할 수 있고, 및 상기 중간 셀 범프와 상기 상부 셀 범프가 전기적으로 연결될 수 있다.
상기 하부 소자는 상기 하부 셀 금속층 상의 하부 셀 범프 및 상기 하부 셀 금속층과 상기 하부 셀 범프를 수직으로 연결하는 하부 셀 비아 플러그를 더 포함할 수 있고, 상기 중간 소자는 상기 중간 셀 금속층 상의 중간 셀 범프 및 상기 중간 셀 금속층과 상기 중간 셀 범프를 수직으로 연결하는 중간 셀 비아 플러그를 더 포함할 수 있고, 및 상기 하부 셀 범프와 상기 중간 셀 범프가 전기적으로 연결될 수 있다.
상기 TSV 구조체는 상기 제2 TSV 범프의 상면 및 상기 TSV 패드의 상면과 직접적으로 접촉할 수 있고, 및 상기 제1 TSV 범프의 상면과 상기 제2 TSV 범프의 하면이 직접적으로 접촉할 수 있다.
상기 TSV 구조체는 상기 제1 TSV 범프의 상면 및 상기 제2 TSV 범프의 상면과 직접적으로 접촉할 수 있고, 및 상기 제1 TSV 범프의 하면과 상기 TSV 패드의 상면이 직접적으로 접촉할 수 있다.
상기 TSV 구조체는 상대적으로 넓은 상부 및 상대적으로 좁은 하부를 포함할 수 있고, 상기 상부의 바닥의 일부는 상기 제2 TSV 범프의 상면의 일부와 직접적으로 접촉할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자는 하부 기판, 상기 하부 기판 상의 제1 절연층, 및 상기 제1 절연층 상의 TSV 패드를 가진 하부 소자, 중간 기판, 상기 중간 기판 상의 제2 절연층, 및 상기 제2 절연층 상의 제1 TSV 범프를 가진 중간 소자, 상부 기판, 상기 상부 기판 상의 제3 절연층, 및 상기 제3 절연층 상의 제2 TSV 범프를 가진 상부 소자, 및 상기 상부 기판, 상기 제3 절연층, 상기 제2 절연층, 및 상기 중간 기판을 관통하여 상기 제1 TSV 범프, 상기 제2 TSV 범프 및 상기 TSV 패드와 전기적으로 연결된 TSV 구조체를 포함할 수 있다. 상기 중간 소자는 상기 중간 기판과 상기 TSV 구조체 사이의 절연성 제1 TSV 스페이서를 가질 수 있고, 및 상기 상부 소자는 상기 상부 기판과 상기 TSV 구조체 사이의 절연성 제2 TSV 스페이서를 가질 수 있다. 상기 제1 TSV 스페이서와 상기 제2 TSV 스페이서는 상기 제3 절연층을 사이에 두고 서로 수직으로 이격, 분리될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면, TSV 구조체가 다중 적층 소자들을 전기적으로 연결하므로 다중 적층 반도체 소자가 전기적으로 안정적이고 빠르게 동작할 수 있다.
본 발명의 기술적 사상에 의하면, 다중 적층된 소자들은 셀 영역에서 범프들을 이용하여 직접적으로 본딩되므로 데이터 및 정보가 빠르게 전달될 수 있다.
본 발명의 기술적 사상에 의하면, 기판 내에만 형성된 TSV 스페이서들이 기판들과 TSV 구조체들을 전기적으로 절연하므로 고 종횡비의 TSV 구조체들이 우수하게 기판과 전기적으로 절연될 수 있다.
본 발명의 기술적 사상에 의하면, TSV 홀 내에 별도의 절연층이 형성되지 않으므로, 더욱 미세한 TSV 구조체가 형성될 수 있다.
본 발명의 기술적 사상에 의하면, TSV 홀 내에 별도의 절연층을 형성하지 않으므로 홀 낫-오픈이 방지될 수 있고, 접촉 저항이 낮아질 수 있다.
도 1a 내지 1f는 본 발명의 기술적 사상의 다양한 실시예들에 의한 다중 적층 소자들을 개념적으로 도시한 종단면도들이다.
도 2a 내지 2c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 TSV 구조체의 도 1a의 I-I′ 및 II-II′의 횡단면도들 그 종단면도들이다.
도 3a 내지 3c는 본 발명의 기술적 사상의 일 실시예에 의한 하부 소자를 형성하는 방법을 설명하는 도면들이다.
도 4a 내지 4g 는 본 발명의 기술적 사상의 일 실시예에 의한 중간 소자를 형성하는 방법을 설명하는 도면들이다.
도 5a 내지 5g는 본 발명의 기술적 사상의 일 실시예에 의한 상부 소자를 형성하는 방법을 설명하는 도면들이다.
도 6a 내지 6d는 하부 소자, 중간 소자, 및 상부 소자를 적층하여 본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자를 형성하는 방법을 설명하는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서 및 청구항에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
도 1a 내지 1f는 본 발명의 기술적 사상의 다양한 실시예들에 의한 다중 적층 소자들(10A-10F)을 개념적으로 도시한 종단면도들이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자(10A)는 다중 적층된 하부 소자(100A), 중간 소자(200A), 상부 소자(300A), 및 상기 상부 소자(300A)와 상기 중간 소자(200A)를 관통하여 상기 하부 소자(100A), 상기 중간 소자(200A), 및 상기 상부 소자(300A)를 전기적으로 연결하는 TSV(through-silicon via) 구조체(400)를 포함할 수 있다. 예를 들어, 상기 하부 소자(100A)는 DRAM(dynamic random access memory) 같은 메모리 소자를 포함할 수 있고, 상기 중간 소자(200A)는 마이크로 프로세서 같은 로직 소자를 포함할 수 있고, 및 상기 상부 소자(300A)는 이미지 센서를 포함할 수 있다.
상기 하부 소자(100A)는 하부 기판(101) 내에 형성된 다수 개의 분리 영역들(105) 및 매립된 셀 게이트 구조체들(110), 상기 하부 기판(101) 상에 형성된 주변 게이트 구조체들(115), 비트 라인 구조체들(120), 절연층들(141-145), 스토리지 구조체들(130), 하부 금속층들(151-153), 하부 TSV 비아 플러그(163), 하부 TSV 패드(173), 및 하부 패시베이션 층(148)을 포함할 수 있다. 상기 셀 게이트 구조체들(110), 상기 비트 라인 구조체들(120), 및 상기 스토리지 구조체들(130)은 셀 영역(CA) 내에 배치될 수 있고, 및 상기 주변 게이트 구조체들(115), 상기 하부 TSV 비아 플러그(163) 및 상기 하부 TSV 패드(173)는 주변 영역(PA) 내에 배치될 수 있다. 상기 절연층들(141-145)은 하부 층간 절연층(141), 몰딩 절연층(142), 중간 층간 절연층(143), 캡핑 절연층(144), 및 상부 층간 절연층(145)을 포함할 수 있다.
상기 하부 기판(101)은 실리콘 웨이퍼, 실리콘 게르마늄 웨이퍼, 또는 SOI(silicon on insulator) 웨이퍼 같은 반도체 기판들 중 하나를 포함할 수 있다.
상기 분리 영역들(105)은 트렌치 내에 채워진 실리콘 산화물을 포함할 수 있다. 예를 들어, 상기 분리 영역들(105)은 STI (shallow trench isolation) 모양을 가질 수 있다.
상기 셀 게이트 구조체들(110)은 각각, 게이트 트렌치 내에 형성된 셀 게이트 절연층(111), 셀 게이트 전극(112), 및 셀 게이트 캡핑층(113)을 포함할 수 있다. 상기 셀 게이트 절연층(111)은 상기 게이트 트렌치의 하부의 내벽 상에 컨포멀하게 형성될 수 있고, 상기 셀 게이트 전극(112)은 상기 셀 게이트 절연층(111)으로 하면 및 측면들이 감싸일 수 있다. 상기 셀 게이트 캡핑층(113)은 상기 게이트 트렌치를 채우도록 상기 셀 게이트 절연층(111) 및 상기 셀 게이트 전극(112) 상에 형성될 수 있다. 상기 셀 게이트 절연층(111)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있고, 상기 셀 게이트 전극(112)은 전도성 금속 배리어 물질 및 금속 전극 물질을 포함할 수 있다. 상기 셀 게이트 캡핑층(113)은 실리콘 질화물을 포함할 수 있다.
상기 주변 게이트 구조체들(115)은 각각, 상기 하부 기판(101) 상에 형성된 주변 게이트 절연층(116) 및 주변 게이트 전극(117)을 포함할 수 있다. 상기 주변 게이트 절연층(116)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있고, 및 상기 주변 게이트 전극(117)은 전도성 금속 배리어 물질 및 금속 전극 물질을 포함할 수 있다.
상기 비트 라인 구조체들(120)은 상기 셀 게이트 구조체들(110) 사이의 상기 하부 기판(101) 상에 형성될 수 있다. 상기 비트 라인 구조체들(120)은 각각, 비트 라인 컨택 플러그(121) 및 비트 라인 전극(122)을 포함할 수 있다. 상기 비트 라인 컨택 플러그(111)는 도핑된 실리콘, 금속, 금속 실리사이드, 또는 금속 화합물 같은 전도체를 포함할 수 있다. 상기 비트 라인 전극(112)은 금속, 금속 합금, 또는 금속 화합물 같은 전도체를 포함할 수 있다.
상기 스토리지 구조체들(130)은 각각, 스토리지 컨택 플러그(131) 및 스토리지 노드(132)를 포함할 수 있다. 상기 스토리지 컨택 플러그들(131)은 상기 하부 층간 절연층(141)을 수직으로 관통하여 상기 하부 기판(101)과 상기 스토리지 노드들(132)을 전기적으로 연결할 수 있다. 상기 스토리지 컨택 플러그들(131)은 도핑된 실리콘, 금속, 또는 금속 화합물을 포함할 수 있다. 상기 스토리지 노드들(132)은 상기 몰딩 절연층(142)을 수직으로 관통하여 상기 스토리지 컨택 플러그들(131)과 전기적으로 연결될 수 있다. 상기 스토리지 노드들(132)은 도핑된 실리콘 또는 금속을 포함할 수 있다.
상기 하부 층간 절연층(141)은 상기 비트 라인 구조체들(120) 및 상기 주변 게이트 구조체들(115)을 덮고 상기 스토리지 컨택 플러그들(131)의 측면들을 감쌀 수 있다. 상기 몰딩 절연층(142)은 상기 스토리지 노드들(132)의 측면들을 감쌀 수 있다. 상기 하부 층간 절연층(141)은 상기 스토리지 컨택 플러그들(131)과 공면일 수 있고, 및 상기 몰딩 절연층(142)은 상기 스토리지 노드들(132)과 공면일 수 있다. 상기 중간 층간 절연층(143)은 상기 몰딩 절연층(142)과 상기 하부 금속층들(151-153) 사이에 형성될 수 있다. 상기 하부 층간 절연층(141), 상기 몰딩 절연층(142), 및 상기 중간 층간 절연층(143)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 하부 금속층들(151-153)은 상기 중간 층간 절연층(143) 상에 형성될 수 있다. 예를 들어, 상기 하부 금속층들(151-153)은 상기 셀 영역(CA) 내에 배치된 하부 셀 금속층(151), 및 상기 주변 영역(PA) 내에 배치된 하부 주변 금속층(152) 및 하부 TSV 배선(153)을 포함할 수 있다. 상기 하부 금속층들(151, 152, 153)은 수평으로 연장하는 배선 모양 또는 원형 또는 다각형의 패드 모양을 포함할 수 있다.
상기 캡핑 절연층(144)은 상기 하부 금속층들(151-153)의 측면들을 감싸고 및/또는 상기 하부 금속층들(151-153)과 공면을 가질 수 있다. 상기 캡핑 절연층(144)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 상부 층간 절연층(145)은 상기 캡핑 절연층(144) 및 상기 하부 금속층들(151-153)을 덮을 수 있다. 상기 상부 층간 절연층(147)은 실리콘 산화물, 실리콘 질화물, 또는 그 조합을 포함할 수 있다.
상기 하부 TSV 비아 플러그(163)는 상기 상부 층간 절연층(145)을 관통하여 상기 하부 TSV 배선(153)과 상기 하부 TSV 패드(173)를 전기적으로 연결할 수 있다. 상기 하부 TSV 비아 플러그(163)는 금속 또는 금속 화합물을 포함할 수 있다.
상기 하부 TSV 패드(173)는 상기 하부 TSV 배선(153) 및 상기 하부 TSV 비아 플러그(163)와 정렬될 수 있다. 상기 하부 TSV 패드(173)는 구리(Cu) 같은 금속을 포함할 수 있다.
상기 하부 패시베이션 층(148)은 상기 하부 TSV 패드(173)의 측면들을 감쌀 수 있다. 상기 하부 패시베이션 층(148)은 상기 하부 TSV 패드(173)와 공면을 가질 수 있다. 상기 하부 패시베이션 층(148)은 상기 중간 소자(200A)와 접착될 수 있도록 실리콘 산화물을 포함할 수 있다.
상기 중간 소자(200A)는 중간 기판(201) 내에 형성된 다수 개의 분리 영역들(205) 및 하부 TSV 스페이서(280), 상기 중간 기판(201) 상에 형성된 로직 게이트 구조체들(210), 절연층들(241, 243, 245), 중간 금속층들(251-253), 중간 비아 플러그들(261, 263), 중간 범프들(271, 273), 중간 패시베이션 층(248), 및 후면 패시베이션 층(249)을 포함할 수 있다. 상기 절연층들(241-245)은 하부 층간 절연층(241), 중간 층간 절연층(243), 및 상부 층간 절연층(245)을 포함할 수 있다. 상기 중간 금속층들(251-253)은 상기 셀 영역(CA) 내에 배치된 중간 셀 금속층(251), 및 상기 주변 영역(PA) 내에 배치된 중간 주변 금속층(252) 및 중간 TSV 배선(253)을 포함할 수 있다. 상기 중간 비아 플러그들(261, 263)은 중간 셀 비아 플러그들(261) 및 중간 TSV 비아 플러그(263)를 포함할 수 있다. 상기 중간 범프들(271, 273)은 상기 셀 영역(CA) 내에 배치된 중간 셀 범프들(271) 및 상기 주변 영역(PA) 내에 배치된 중간 TSV 범프(273)를 포함할 수 있다.
상기 중간 기판(201)은 실리콘, 실리콘 게르마늄, 또는 SOI(silicon on insulator) 같은 반도체 기판을 포함할 수 있다. 상기 분리 영역들(205)은 실리콘 산화물을 포함할 수 있고, 및 STI 모양을 가질 수 있다.
상기 하부 TSV 스페이서(280)는 상기 중간 기판(201)과 상기 TSV 구조체(400) 사이에 형성될 수 있다. 예를 들어, 상기 하부 TSV 스페이서(280)는 상기 중간 기판(201) 내에만 형성될 수 있다. 상기 하부 TSV 스페이서(280)는 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 상기 하부 TSV 스페이서(280)는 상기 TSV 구조체(400)의 측면들의 일부를 감싸 상기 TSV 구조체(400)와 상기 중간 기판(201)의 벌크 영역을 전기적으로 절연할 수 있다.
상기 로직 게이트 구조체들(210)은 각각, 상기 중간 기판(201) 상에 형성된 로직 게이트 절연층(211) 및 로직 게이트 전극(212)을 포함할 수 있다. 상기 로직 게이트 절연층(211)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 로직 게이트 전극(212)은 금속 산화물 또는 금속을 포함할 수 있다.
상기 하부 층간 절연층(241)은 상기 로직 게이트들(210)을 덮을 수 있다.
상기 중간 금속층들(251-253)은 상기 셀 영역(CA) 내에 배치된 중간 셀 금속층(251), 상기 주변 영역(PA) 내에 배치된 중간 주변 금속층(252) 및 중간 TSV 배선(253)을 포함할 수 있다. 상기 중간 금속층들(251-253)은 배선 모양 및/또는 패드 모양을 가질 수 있다. 상기 중간 금속층들(251-253)은 금속 또는 금속 화합물을 포함할 수 있다.
상기 중간 층간 절연층(243)은 상기 중간 금속층들(251-253의 측면들을 감쌀 수 있다. 상기 중간 층간 절연층(243)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
상기 상부 층간 절연층(245)은 상기 중간 층간 절연층(243) 및 상기 중간 금속층들(251-253) 상에 형성될 수 있다. 상기 상부 층간 절연층(245)은 실리콘 산화물, 실리콘 질화물, 또는 그 조합을 포함할 수 있다.
상기 중간 비아 플러그들(261, 263)은 상기 상부 층간 절연층(245)을 수직으로 관통하여 상기 중간 셀 금속층(251)과 연결되는 중간 셀 비아 플러그들(261) 및 상기 중간 TSV 배선(253)과 연결되는 중간 TSV 플러그(263)를 포함할 수 있다.
상기 중간 범프들(271, 273)은 상기 중간 셀 비아 플러그들(261) 상에 형성된 중간 셀 범프들(271) 및 상기 중간 TSV 비아 플러그(263) 상에 형성된 중간 TSV 범프(273)를 포함할 수 있다. 상기 중간 비아 플러그들(261, 263) 및 상기 중간 범프들(271, 273)은 구리(Cu) 또는 텅스텐(W) 같은 금속, 또는 금속 화합물을 포함할 수 있다.
상기 중간 패시베이션 층(248)은 상기 중간 범프들(271, 273)의 측면들을 감쌀 수 있다. 상기 중간 패시베이션 층(248)은 상기 상부 소자(300A)와 접착될 수 있도록 실리콘 산화물을 포함할 수 있다.
상기 후면 패시베이션 층(249)은 상기 중간 기판(201)의 하면 상에 형성될 수 있다. 상기 후면 패시베이션 층(249)은 상기 하부 소자(100A)의 상기 하부 패시베이션 층(148)과 접착될 수 있도록 실리콘 산화물을 포함할 수 있다.
상기 상부 소자(300A)는 상부 기판(301) 내에 형성된 포토다이오드들(303), 분리 영역들(305), 및 상부 TSV 스페이서(380), 상기 상부 기판(301)의 하면 상에 형성된 트랜지스터들(310), 절연층들(341, 343, 345), 금속층들(351-353), 상부 비아 플러그들(361, 363), 상부 범프들(371, 373), 및 상부 패시베이션 층(248), 및 상기 상부 기판(301)의 상면 상에 형성된 반사 방지층(391), 소자 캡핑층(392), 컬러 필터들(393), 및 마이크로 렌즈들(394)을 포함할 수 있다. 상기 상부 소자(300A)는 상기 상부 기판(301)이 위쪽을 향하고 상기 절연층들(341, 343, 345)이 아래쪽을 향하도록 배치될 수 있다.
상기 상부 기판(301)은 실리콘, 실리콘 게르마늄, 또는 SOI(silicon on insulator) 같은 반도체 기판을 포함할 수 있다. 상기 분리 영역들(305)은 실리콘 산화물을 포함할 수 있고, 및 STI 모양을 가질 수 있다. 상기 포토다이오드들(303)은 각각, n-도핑된 영역들 및 p-도핑된 영역들을 포함할 수 있다.
상기 상부 TSV 스페이서(380)는 상기 상부 기판(301)과 상기 TSV 구조체(400) 사이에 형성될 수 있다. 예를 들어, 상기 상부 TSV 스페이서(380)는 상기 상부 기판(301) 내에만 형성될 수 있다. 상기 상부 TSV 스페이서(380)는 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 상기 상부 TSV 스페이서(380)는 상기 TSV 구조체(400)의 측면들의 일부를 감싸 상기 TSV 구조체(400)와 상기 상부 기판(301)의 벌크 영역을 전기적으로 절연할 수 있다.
상기 하부 TSV 스페이서(280)와 상기 상부 TSV 스페이서(380)는 수직으로 이격, 분리될 수 있다. 상기 하부 TSV 스페이서(280)와 상기 상부 TSV 스페이서(380) 사이에 상기 중간 소자(200A)의 상기 절연층들(241, 243, 245, 248) 및 상기 상부 소자(300A)의 상기 절연층들(341, 343, 345, 348)이 개재될 수 있다.
상기 트랜지스터들(310)은 상기 상부 기판(301) 상에 형성된 트랜지스터 절연층들(311) 및 트랜지스터 전극들(312)을 포함할 수 있다. 상기 트랜지스터 절연층들(311)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있고, 및 상기 트랜지스터 전극들(312)은 도핑된 실리콘, 금속, 금속 실리사이드, 또는 금속 화합물을 포함할 수 있다.
상기 절연층들(341, 343, 345)은 하부 층간 절연층(341), 중간 층간 절연층(343), 및 상부 층간 절연층(345)을 포함할 수 있다. 본 발명의 기술적 사상을 이해하기 쉽도록, 상기 하부 층간 절연층(341)이 상기 상부 기판(301)과 가깝도록 위쪽에 도시되었고, 및 상기 상부 층간 절연층(345)이 상기 상부 기판(301)과 멀도록 아래쪽에 도시되었다. 상기 하부 층간 절연층(341)은 상기 트랜지스터들(310)을 덮을 수 있다. 상기 중간 층간 절연층(343)은 상기 금속층들(351, 352, 353)의 측면들을 감쌀 수 있다. 상기 중간 층간 절연층(343)은 상기 금속층들(351, 352, 353)과 공면을 가질 수 있다. 상기 중간 층간 절연층(343)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 상부 층간 절연층(345)은 상기 금속층들(351, 352, 353) 및 상기 중간 층간 절연층(343)을 덮을 수 있다. 상기 하부 층간 절연층(341) 및 상기 상부 층간 절연층(345)은 실리콘 산화물, 실리콘 질화물, 또는 그 조합을 포함할 수 있다.
상기 금속층들(351, 352, 353)은 상기 포토다이오드들(303)과 정렬되도록 상기 셀 영역(CA) 내에 배치된 상부 셀 금속층들(351), 상기 트랜지스터들(303)과 정렬되도록 상기 주변 영역(PA) 내에 배치된 상부 주변 금속층들(352), 및 상부 TSV 배선(353)을 포함할 수 있다. 상기 금속층들(351, 352, 353)은 금속 또는 금속 화합물을 포함할 수 있다.
상기 상부 비아 플러그들(361)은 상기 상부 금속층(345)을 수직으로 관통하여 상기 상부 셀 금속층들(351)과 연결된 상부 셀 비아 플러그들(361) 및 상기 상부 TSV 배선(353)과 연결된 상부 TSV 비아 플러그(363)를 포함할 수 있다.
상기 상부 범프들(371, 373)은 상기 상부 층간 절연층(345) 상에 형성될 수 있다. 상기 상부 범프들(371, 373)은 상기 상부 셀 비아 플러그들(361)과 연결된 상부 셀 범프들(371) 및 상기 상부 TSV 비아 플러그(363)와 연결된 상부 TSV 범프(373)를 포함할 수 있다.
상기 상부 패시베이션 층(348)은 상기 상부 범프들(371, 373)의 측면을 감싸고 공면을 가질 수 있다. 상기 상부 패시베이션 층(348)은 상기 중간 소자(200A)의 상기 중간 패시베이션 층(348)과 접착될 수 있도록 실리콘 산화물을 포함할 수 있다.
상기 반사 방지층(391)은 상기 상부 기판(301)의 상면 상에 전체적으로 컨포멀하게 형성될 수 있다. 상기 소자 캡핑층(392)은 상기 반사 방지층(391) 상에 전체적으로 컨포멀하게 형성될 수 있다. 상기 반사 방지층(391) 및 상기 소자 캡핑층(392)은 각각, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화질화물 중 하나를 포함할 수 있다. 상기 컬러 필터들(393) 및 상기 마이크로 렌즈들(394)은 유기물을 포함할 수 있다.
상기 TSV 구조체(400)는 상기 상부 소자(300A) 및 중간 소자(200A)를 수직으로 관통하여 상기 하부 소자(100A)의 상기 하부 TSV 패드(173)와 전기적으로 연결될 수 있다. 상기 TSV 구조체(400)는 상기 상부 소자(300A)를 관통하고 상대적으로 넓은 상부(400U) 및 상기 중간 소자(200A)를 관통하고 상대적으로 좁은 하부(400L)를 포함할 수 있다. 상기 상부(400U)의 바닥의 일부에는 상기 상부 소자(300A)의 상기 상부 TSV 범프(373)의 일부가 노출될 수 있다. 상기 TSV 구조체(400)의 상부(400U)는 상기 상부 기판(301)의 벌크 영역과 전기적으로 절연되도록 상기 상부 TSV 스페이서(380)로 이격될 수 있다. 상기 TSV 구조체(400)의 상기 상부(400U)의 측면들은 상기 하부 층간 절연층(341), 상기 중간 층간 절연층(343), 및 상기 상부 층간 절연층(345)과 감싸일 수 있고, 및 직접적으로 접촉할 수 있다. 상기 TSV 구조체(400)의 상기 하부(400L)는 상기 중간 기판(201)의 벌크 영역과 전기적으로 절연되도록 상기 하부 TSV 스페이서(280)로 이격될 수 있다. 상기 TSV 구조체(400)의 상기 하부(400L)의 측면들은 상기 상부 소자(300A)의 상기 상부 패시베이션 층(348), 상기 중간 소자(200A)의 상기 중간 패시베이션 층(248), 상기 상부 층간 절연층(245), 상기 중간 층간 절연층(243), 상기 하부 층간 절연층(241), 및 후면 패시베이션 층(249), 및 상기 하부 소자(100A)의 상기 하부 패시베이션 층(148)으로 감싸일 수 있고, 및 직접적으로 접촉할 수 있다. 상기 TSV 구조체(400)의 상기 하부(400L)는 상기 하부 소자(100A)의 상기 하부 TSV 패드(173)와 접촉할 수 있다. 상기 TSV 구조체(400)는 TSV 플러그(420) 및 상기 TSV 플러그(420)를 감싸는 TSV 배리어 층(410)을 포함할 수 있다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자(10B)는 하부 소자(100B), 중간 소자(200A), 및 상부 소자(300A)를 포함할 수 있고, 상기 하부 소자(100B)는 SRAM(static random access memory)을 포함할 수 있다. 따라서, 상기 하부 소자(100B)는 셀 영역(CA) 내에 형성된 다수 개의 셀 게이트 구조체들(135)을 포함할 수 있다. 상기 셀 게이트 구조체들(135)는 SRAM 셀을 형성할 수 있다. 상기 셀 게이트 구조체들(135)은 각각, 셀 게이트 절연층(136) 및 셀 트랜지스터 전극(137)을 포함할 수 있다. 상기 셀 게이트 구조체들(135)은 NMOS 및 PMOS를 포함할 수 있고, 다양한 논리 회로들을 구성할 수 있다. 기타, 설명되지 않은 구성 요소들은 도 1a를 참조하면 이해될 수 있을 것이다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자(10C)는 하부 소자(100C), 중간 소자(200A), 및 상부 소자(300A)를 포함할 수 있고, 상기 하부 소자(100C)는 MRAM (magneto-resistive random access memory)을 포함할 수 있다. 따라서, 상기 하부 소자(100C)는 셀 게이트들(181), 소스 컨택(184) 및 소스 배선(185), 셀 하부 전극(186), 자기 저항(magneto-resistive) 셀(187), 상부 전극(188), 및 비트 라인 배선(189)을 포함할 수 있다. 상기 셀 게이트들(181)은 각각, 셀 게이트 절연층(182) 및 셀 게이트 전극(183)을 포함할 수 있다. 기타, 설명되지 않은 구성 요소들은 도 1a를 참조하면 이해될 수 있을 것이다.
도 1d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자(10D)는 하부 소자(100D), 중간 소자(200B), 및 상부 소자(300B)를 포함할 수 있고, 상기 하부 소자(100D)와 상기 중간 소자(200B)는 다수의 범프들(171, 173, 271, 273)을 통하여 본딩될 수 있다. 예를 들어, 상기 중간 소자(200B)는 도 1a 내지 1c에 도시된 상기 중간 소자(200B)와 비교하여 뒤집힐 수 있다.
상기 하부 소자(100D)는 도 1a에 도시된 상기 하부 소자(100A)와 비교하여, 상기 상부 층간 절연층(145)을 수직으로 관통하여 상기 하부 셀 금속층(151)과 연결된 하부 셀 비아 플러그들(161) 및 상기 하부 셀 비아 플러그들(161) 상의 하부 셀 범프들(171)을 더 포함할 수 있다. 상기 하부 패시베이션 층(148)은 상기 하부 셀 범프들(171)의 측면들을 감쌀 수 있다.
상기 하부 셀 범프들(171)과 상기 중간 셀 범프들(271)이 직접적으로 접촉, 본딩될 수 있다.
상기 중간 소자(200B)의 중간 TSV 범프(273)는 상기 하부 TSV 패드(173)와 직접적으로 접촉 및 본딩될 수 있다. 따라서, 상기 TSV 구조체(400)의 상기 하부(400L)의 바닥은 상기 중간 TSV 범프(273)을 상면과 직접적으로 접촉할 수 있다.
상기 상부 소자(300B)는 상부 패시베이션 층(348) 상에 버퍼층(347)을 더 포함할 수 있다. 상기 상부 패시베이션 층(348) 및 상기 버퍼층(347)은 실리콘 산화물, 실리콘 질화물, 또는 그 조합을 포함할 수 있다.
도 1e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자(10E)는 하부 소자(100E), 중간 소자(200B), 및 상부 소자(300B)를 포함할 수 있다. 상기 하부 소자(100E)는 SRAM을 포함할 수 있다. 설명되지 않은 구성 요소들은 도 1d를 참조하여 이해될 수 있을 것이다.
도 1f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자(10F)는 하부 소자(100F), 중간 소자(200B), 및 상부 소자(300B)를 포함할 수 있다. 상기 하부 소자(100F)는 MRAM을 포함할 수 있다. 설명되지 않은 구성 요소들은 도 1d를 참조하여 이해될 수 있을 것이다.
도 2a 내지 2c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 TSV 구조체(400)의 도 1a의 I-I′ 및 II-II′의 횡단면도들 그 종단면도들이다.
도 2a를 참조하면, 상기 TSV 구조체(400)의 상기 상부(400U) 및 상기 하부(400L)는 상기 상부 TSV 스페이서(380) 및 상기 하부 TSV 스페이서(280)와 접촉할 수 있다.
도 2b를 참조하면, 상기 TSV 구조체(400)의 상기 상부(400U) 및 상기 하부(400L)는 상기 상부 TSV 스페이서(380) 및 상기 하부 TSV 스페이서(280)와 이격될 수 있다. 상기 TSV 구조체(400)와 상기 상부 및 하부 TSV 스페이서들(380, 280) 사이의 이격 공간에는 상기 상부 기판(301) 및/또는 상기 중간 기판(201)의 일부가 삽입될 수 있다.
도 2c를 참조하면, 상기 TSV 구조체(400)의 상기 상부(400U) 및 상기 하부(400L)는 상기 상부 TSV 스페이서(380) 및 상기 하부 TSV 스페이서(280)와 일부는 이격될 수 있고, 및 일부는 접촉할 수 있다.
도 2a 내지 2c를 다시 참조하여, 상기 TSV 구조체(400)와 상기 상부 및 하부 TSV 스페이서들(380, 280)은 다양한 모양으로 형성될 수 있다는 것이 충분히 이해될 것이다. 어떠한 경우에도, 상기 상부 기판(301) 및 상기 중간 기판(201)의 벌크 영역들과 상기 TSV 구조체(400)는 상기 상부 및 하부 TSV 스페이서들(380, 280)에 의해 전기적으로 절연될 수 있다.
도 3a 내지 3c는 본 발명의 기술적 사상의 일 실시예에 의한 하부 소자(100A)를 형성하는 방법을 설명하고, 도 4a 내지 4g 는 본 발명의 기술적 사상의 일 실시예에 의한 중간 소자(200A)를 형성하는 방법을 설명하고, 도 5a 내지 5g는 본 발명의 기술적 사상의 일 실시예에 의한 상부 소자(300A)를 형성하는 방법을 설명하고, 및 도 6a 내지 6d는 상기 하부 소자(100A), 상기 중간 소자(200A), 및 상기 상부 소자(300A)를 적층하여 본 발명의 기술적 사상의 일 실시예에 의한 상기 다중 적층 소자(10A)를 형성하는 방법을 설명한다.
도 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 하부 소자(100A)를 형성하는 방법은 하부 기판(101) 내에 다수 개의 분리 영역들(105) 및 매립된 셀 게이트 구조체들(110)을 형성하고, 상기 하부 기판(101) 상에 주변 게이트 구조체들(115), 비트 라인 구조체들(120), 하부 층간 절연층(141), 몰딩 절연층(142), 및 스토리지 구조체들(130)을 형성하는 것을 포함할 수 있다. 상기 셀 게이트 구조체들(110), 상기 비트 라인 구조체들(120), 및 상기 스토리지 구조체들(130)은 셀 영역(CA) 내에 배치될 수 있고, 및 상기 주변 게이트 구조체(115)는 주변 영역(PA) 내에 배치될 수 있다.
상기 분리 영역들(105)을 형성하는 것은 상기 하부 기판(101) 내에 트렌치를 형성하고, 상기 트렌치 내에 실리콘 산화물을 채우는 것을 포함할 수 있다.
상기 매립된 셀 게이트 구조체들(110)을 형성하는 것은 상기 하부 기판(101) 내에 게이트 트렌치들을 형성하고, 상기 게이트 트렌치들의 하부들의 내벽들 상에 셀 게이트 절연층들(111)을 컨포멀하게 형성하고, 상기 셀 게이트 절연층들(111) 상에 상기 게이트 트렌치들의 하부들을 채우는 셀 게이트 전극들(112)을 형성하고, 및 상기 셀 게이트 절연층들(111) 및 상기 셀 게이트 전극들(112) 상에 상기 게이트 트렌치들를 채우는 셀 게이트 캡핑층들(113)을 형성하는 것을 포함할 수 있다. 상기 셀 게이트 절연층(111)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있고, 및 산화 공정, CVD 공정, 또는 ALD 공정을 이용하여 형성될 수 있다. 상기 셀 게이트 전극들(112)은 금속 또는 금속 화합물을 포함할 수 있고, 및 PVD 공정, CVD 공정, 또는 도금 공정을 이용하여 형성될 수 있다. 상기 셀 게이트 캡핑층들(113)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있고, 및 CVD 공정을 이용하여 형성될 수 있다.
상기 주변 게이트 구조체들(115)을 형성하는 것은 상기 하부 기판(101) 상에 절연층 및 전도층을 형성하고, 및 포토리소그래피 공정 및 식각 공정을 수행하여 주변 게이트 절연층들(116) 및 주변 게이트 전극들(117)을 형성하는 것을 포함할 수 있다. 상기 주변 게이트 절연층들(116)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있고, 및 CVD 공정 또는 ALD 공정을 이용하여 형성될 수 있다. 상기 주변 게이트 전극들(117)은 금속 또는 금속 화합물을 포함할 수 있고, 및 CVD 공정을 이용하여 형성될 수 있다.
상기 비트 라인 구조체들(120)을 형성하는 것은 상기 하부 기판(101) 상에 전도성 비트 라인 컨택 플러그들(121)을 형성하고, 및 상기 비트 라인 컨택 플러그들(121) 상에 비트 라인 전극들(122)을 형성하는 것을 포함할 수 있다. 상기 비트 라인 컨택 플러그들(121)은 도핑된 실리콘, 금속, 또는 금속 화합물을 포함할 수 있고, 및 에피택셜 성장 공정, CVD 공정, 또는 PVD 공정을 이용하여 형성될 수 있다. 상기 비트 라인 전극들(122)은 금속 또는 금속 화합물을 포함할 수 있고, 및 CVD 공정 또는 PVD 공정을 이용하여 형성될 수 있다.
상기 스토리지 구조체들(130)을 형성하는 것은 상기 하부 층간 절연층(141)을 수직으로 관통하여 상기 하부 기판(101)과 연결되는 스토리지 컨택 플러그들(131)을 형성하고, 및 상기 몰딩 절연층(142) 내에 스토리지 노드들(132)을 형성하는 것을 포함할 수 있다.
상기 하부 층간 절연층(141) 및 상기 몰딩 절연층(142)을 형성하는 것은 CVD 공정 또는 코팅 공정을 수행하여 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 3b를 참조하면, 상기 하부 소자(100A)를 형성하는 방법은 상기 몰딩 절연층(142) 및 상기 스토리지 노드들(132) 상에 중간 층간 절연층(143), 캡핑 절연층(144), 금속층들(151-153), 및 상부 층간 절연층(147)을 형성하는 것을 포함할 수 있다. 상기 중간 층간 절연층(143)은 실리콘 산화물을 포함할 수 있다. 상기 캡핑 절연층(144)은 실리콘 질화물처럼 상기 중간 층간 절연층(143)보다 치밀한(denser) 절연물을 포함할 수 있다. 상기 캡핑 절연층(144)은 상기 금속층들(151-153)의 측면들을 감쌀 수 있고 및 상기 금속층들(151-153)과 공면을 가질 수 있다. 상기 금속층들(151-153)은 상기 셀 영역(CA) 내에 배치된 하부 셀 금속층(151), 및 상기 주변 영역(PA) 내에 배치된 하부 주변 금속층(152) 및 하부 TSV 배선(153)을 포함할 수 있다. 상기 금속층들(151-153)은 CVD 공정을 이용하여 형성된 금속 또는 금속 화합물을 포함할 수 있다. 상기 상부 층간 절연층(147)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 중간 층간 절연층(143), 상기 캡핑 절연층(144), 및 상기 상부 층간 절연층(145)은 CVD 공정을 이용하여 형성될 수 있다.
도 3c를 참조하면, 상기 하부 소자(100A)를 형성하는 방법은 상기 상부 층간 절연층(145)을 수직으로 관통하여 상기 하부 TSV 배선(153)과 전기적으로 연결되는 하부 TSV 비아 플러그(163)를 형성하고, 및 상기 하부 TSV 비아 플러그(163) 상에 하부 TSV 패드(173)를 형성하는 것을 포함할 수 있다. 상기 하부 TSV 비아 플러그(163) 및 상기 하부 TSV 패드(173)는 금속 또는 금속 화합물을 포함할 수 있다. 상기 하부 소자(100A)를 형성하는 방법은 상기 하부 TSV 패드(173)와 공면(co-planar)인 하부 패시베이션 층(148)을 CVD 공정 및 CMP 공정을 이용하여 형성하는 것을 더 포함할 수 있다. 상기 하부 패시베이션 층(148)은 실리콘 산화물을 포함할 수 있다.
도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 중간 소자(200A)를 형성하는 방법은 중간 기판(201) 내에 다수 개의 분리 영역들(205)을 형성하는 것을 포함할 수 있다. 상기 분리 영역들(205)을 형성하는 것은 상기 중간 기판(201) 내에 트렌치를 형성하고, 및 상기 트렌치 내에 실리콘 산화물을 채우는 것을 포함할 수 있다.
도 4b를 참조하면, 상기 중간 소자(200A)를 형성하는 방법은 상기 중간 기판(201) 상에 하부 트렌치 마스크(281)를 형성하고, 상기 하부 트렌치 마스크(281)를 식각 마스크로 이용하는 식각 공정을 수행하여 하부 TSV 트렌치(282)를 형성하는 것을 포함할 수 있다. 상기 하부 TSV 트렌치(282)는 상기 분리 영역들(205)의 트렌치들보다 깊을 수 있다. 상기 하부 트렌치 마스크(282)는 포토레지스트, 실리콘 산화물, 또는 실리콘 질화물 중 하나 이상을 포함할 수 있다. 이후, 상기 하부 트렌치 마스크(281)는 제거될 수 있다. 상기 하부 TSV 트렌치(282)는 상면도에서 사각형 또는 원형 모양을 가질 수 있다. 즉, 도면에 보이는 두 개의 트렌치는 공간적으로 연결될 수 있다.
도 4c를 참조하면, 상기 중간 소자(200A)를 형성하는 방법은 상기 하부 TSV 트렌치(282) 내에 절연물을 채워 하부 TSV 스페이서(280)를 형성하는 것을 포함할 수 있다. 상기 하부 TSV 스페이서(280)는 CVD 공정, ALD 공정, 또는 코팅 공정을 이용하여 상기 하부 TSV 트렌치(282) 내에 채워진 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 이후, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 중간 기판(201)과 상기 하부 TSV 스페이서(280)를 공면화하는 것을 더 포함할 수 있다.
도 4d를 참조하면, 상기 중간 소자(200A)를 형성하는 방법은 상기 중간 기판(201) 상에 로직 게이트 구조체들(210), 층간 절연층들(241, 243, 245), 및 금속층들(251-253)을 형성하는 것을 포함할 수 있다. 상기 로직 게이트 구조체들(210)은 각각, 로직 게이트 절연층(211) 및 로직 게이트 전극(212)을 포함할 수 있다. 상기 로직 게이트 절연층(211)은 CVD 공정을 이용하여 형성된 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 로직 게이트 전극(212)은 CVD 공정을 이용하여 형성된 금속 산화물 또는 금속을 포함할 수 있다. 상기 금속층들(251-253)은 중간 셀 금속층(251), 중간 주변 금속층(252), 및 중간 TSV 배선(253)을 포함할 수 있다. 상기 금속층들(251-253)은 CVD 공정을 이용하여 형성된 금속 또는 금속 화합물을 포함할 수 있다. 상기 층간 절연층들(241, 243, 245)은 상기 로직 게이트들(210)을 덮는 하부 층간 절연층(241), 상기 금속층들(251-253)의 측면들을 감싸고 상기 금속층들(251-253)과 공면(co-planar)인 중간 층간 절연층(243), 및 상부 층간 절연층(245)을 포함할 수 있다. 상기 하부 층간 절연층(241), 상기 중간 층간 절연층(243), 및 상기 상부 층간 절연층(245)은 CVD 공정을 이용하여 형성된 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 4e를 참조하면, 상기 중간 소자(200A)를 형성하는 방법은 상기 상부 층간 절연층(245)을 수직으로 관통하여 상기 중간 셀 금속층들(251) 및 상기 중간 TSV 배선(253)과 각각, 전기적으로 연결되는 중간 비아 플러그들(261, 263)을 형성하고, 상기 중간 비아 플러그들(261, 263) 상에 중간 범프들(271, 273)을 형성하고, 및 상기 중간 범프들(271, 273)의 측면들을 감싸고 상기 중간 범프들(271, 273)과 공면인 중간 패시베이션 층(248)을 형성하는 것을 포함할 수 있다. 상기 중간 비아 플러그들(261, 263)은 중간 셀 비아 플러그(261) 및 중간 TSV 비아 플러그(263)를 포함할 수 있다. 상기 중간 범프들(271, 273)은 중간 셀 범프들(271) 및 중간 TSV 범프(273)를 포함할 수 있다. 상기 중간 범프들(271, 273)은 금속 또는 금속 화합물을 포함할 수 있다. 상기 중간 패시베이션 층(248)은 실리콘 산화물을 포함할 수 있다.
도 4f를 참조하면, 상기 중간 소자(200A)를 형성하는 방법은 상기 중간 기판(201)을 뒤집고, 상기 중간 기판(201)의 하면(BS)을 리세스하는 것을 포함할 수 있다. 상기 하부 TSV 스페이서(280)의 하단부가 노출될 수 있다. 이 공정에서, 상기 하부 TSV 스페이서(280)의 하단부도 부분적으로 제거될 수 있다. 상기 중간 기판(201)의 하면(BS)을 리세스하는 것은 그라인딩 공정, CMP 공정, 또는 식각 공정을 포함할 수 있다.
도 4g를 참조하면, 상기 중간 소자(200A)를 형성하는 방법은 상기 중간 기판(201)의 리세스된 상기 하면(BS) 상에 후면 패시베이션 층(249)을 형성하는 것을 포함할 수 있다. 상기 후면 패시베이션 층(249)은 CVD 공정을 이용하여 형성된 실리콘 산화물을 포함할 수 있다. 이후, 상기 방법은 상기 중간 기판(201)을 다시 뒤집는 것을 포함할 수 있다. 상기 중간 소자(200A)는 마이크로 프로세서 같은 로직 소자를 포함할 수 있다.
도 5a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 상부 소자(300A)를 형성하는 방법은 상부 기판(301) 내에 포토다이오드들(303) 및 분리 영역들(305)을 형성하는 것을 포함할 수 있다. 상기 상부 기판(301)은 실리콘, 실리콘 게르마늄, 또는 SOI(silicon on insulator) 같은 반도체 기판을 포함할 수 있다. 상기 포토다이오드(303)들은 n-도핑 영역 및 p-도핑 영역을 포함할 수 있다. 상기 분리 영역들(305)은 실리콘 산화물을 포함할 수 있고, 및 STI 모양을 가질 수 있다.
도 5b를 참조하면, 상기 상부 소자(300A)를 형성하는 방법은 상기 상부 기판(301) 상에 상부 트렌치 마스크(381)를 형성하고, 및 상기 상부 트렌치 마스크(381)를 식각 마스크로 이용하는 식각 공정을 수행하여 상부 TSV 트렌치(382)를 형성하는 것을 포함할 수 있다. 상기 상부 트렌치 마스크(381)는 포토레지스트, 실리콘 산화물, 또는 실리콘 질화물 중 하나 이상을 포함할 수 있다. 이후, 상기 상부 트렌치 마스크(381)는 제거될 수 있다.
도 5c를 참조하면, 상기 상부 소자(300A)를 형성하는 방법은 상기 상부 TSV 트렌치(382) 내에 절연물을 채워 상부 TSV 스페이서(380)를 형성하는 것을 포함할 수 있다. 상기 상부 TSV 스페이서(380)는 CVD 공정 또는 ALD 공정을 이용하여 형성된 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 이후, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 상부 기판(301)과 상기 상부 TSV 스페이서(380)를 공면화하는 것을 포함할 수 있다.
도 5d를 참조하면, 상기 상부 소자(300A)를 형성하는 방법은 상기 상부 기판(301) 상에 트랜지스터들(310)을 형성하고, 상기 트랜지스터들(310)을 덮는 하부 층간 절연층(341)을 형성하고, 상기 하부 층간 절연층(341) 상에 금속층(351-353)을 형성하고, 및 상기 금속층(351-353)의 측면들을 감싸는 중간 층간 절연층(343)을 형성하는 것을 포함할 수 있다. 상기 하부 층간 절연층(341)은 실리콘 산화물을 포함할 수 있다. 상기 금속층(351-353)은 상부 셀 금속층(351), 상부 주변 금속층(352), 및 상부 TSV 배선(353)을 포함할 수 있다. 상기 금속층들(351-353)은 금속 또는 금속 화합물을 포함할 수 있다. 상기 중간 층간 절연층(343)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 중간 층간 절연층(343)은 상기 금속층들(351-353)과 공면일 수 있다.
도 5e를 참조하면, 상기 상부 소자(300A)를 형성하는 방법은 상기 금속층들(351-353) 및 상기 중간 층간 절연층(343) 상에 상부 층간 절연층(345)을 형성하고, 및 상기 상부 층간 절연층(345)을 수직으로 관통하는 상부 비아 플러그들(361, 363)을 형성하고, 상기 상부 비아 플러그들(361, 363) 상에 상부 범프들(371, 373)을 형성하고, 및 상기 상부 범프들(371, 373)의 측면들을 감싸는 상부 패시베이션 층(348)을 형성하는 것을 포함할 수 있다. 상기 상부 층간 절연층(345)은 실리콘 산화물을 포함할 수 있다. 상기 상부 비아 플러그(361, 363)들은 상부 셀 비아 플러그들(361) 및 상부 TSV 비아 플러그(363)를 포함할 수 있다. 상기 상부 범프들(371, 373)은 상부 셀 범프들(371) 및 상부 TSV 범프(373)를 포함할 수 있다. 상기 상부 비아 플러그들(361, 363) 및 상기 상부 범프들(371, 373)은 금속 또는 금속 산화물을 포함할 수 있다.
도 5f를 참조하면, 상기 상부 소자(300A)를 형성하는 방법은 상기 상부 기판(301)을 뒤집고 상기 상부 기판(301)의 하면(BS)을 리세스하는 것을 포함할 수 있다. 이 공정에서, 상기 상부 TSV 스페이서(380)의 하단부가 노출되어 부분적으로 제거될 수 있다. 상기 상부 기판(301)의 상기 하면(BS)을 리세스하는 것은 그라인딩 공정, CMP 공정, 또는 식각 공정을 포함할 수 있다.
도 5g를 참조하면, 상기 상부 소자(300A)를 형성하는 방법은 상기 상부 기판(301)의 리세스된 하면(BS) 상에 랩핑층(349)을 형성하는 것을 포함할 수 있다. 상기 랩핑층(349)은 상기 중간 소자(200A)와 접착될 수 있도록 실리콘 산화물을 포함할 수 있다.
도 6a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 다중 적층 소자(10A)를 형성하는 방법은 상기 하부 소자(100A), 상기 중간 소자(200A), 및 상기 상부 소자(300A)를 적층하는 것을 포함할 수 있다. 상기 하부 소자(100A)의 전면과 상기 중간 소자(200A)의 후면이 접착될 수 있고, 및 상기 중간 소자(200A)의 전면과 상기 상부 소자(300A)의 전면이 접착될 수 있다. 상기 전면들은 상기 분리 영역들(105, 205, 305), 또는 상기 게이트 구조체들(110, 150, 210) 또는 상기 트랜지스터들(310)이 형성된 표면과 가까운 표면을 표면을 의미할 수 있고, 상기 후면들은 상기 전면과 대향하는 표면을 의미할 수 있다. 구체적으로, 상기 하부 소자(100A)의 상기 하부 패시베이션 층(148)과 상기 중간 소자(200A)의 상기 후면 패시베이션 층(249)이 접착될 수 있고, 및 상기 중간 소자(200A)의 상기 중간 패시베이션 층(248)과 상기 상부 소자(300A)의 상기 상부 패시베이션 층(348)이 접착될 수 있다. 이때, 상기 하부 소자(100A)의 상기 하부 TSV 패드(173)와 상기 중간 소자(200A)의 하부 TSV 스페이서(280)들이 정렬될 수 있고, 및 상기 중간 소자(200A)의 하부 범프들(271, 273)과 상기 상부 소자(300A)의 상기 상부 범프들(371, 373)이 각각, 수직으로 정렬될 수 있다. 일 실시예에서, 상기 하부 범프들(271, 273)과 상기 상부 범프들(371, 373)은 직접적으로 본딩될 수 있다. 예를 들어, 상기 하부 셀 범프들(271)과 상기 상부 셀 범프들(371)이 직접적으로 정렬 및 본딩될 수 있고, 및 상기 하부 TSV 범프(273)와 상기 상부 TSV 범프(373)가 직접적으로 정렬 및 본딩될 수 있다.
도 6b를 참조하면, 상기 다중 적층 소자(10A)를 형성하는 방법은 상기 상부 소자(100A)의 표면 상에 TSV 마스크(M)를 형성하고, 및 상기 TSV 마스크(M)를 식각 마스크로 이용하는 식각 공정을 이용하여 상기 상부 기판(301), 상기 상부 소자(300A)의 상기 절연층들(341, 343, 345, 348, 349), 상기 중간 소자(200B)의 상기 절연층들(241, 243, 245, 248, 249), 및 상기 중간 기판(201)을 관통하여 상기 하부 소자(100A)의 상기 하부 TSV 패드(173)를 노출시키는 TSV 홀(H)을 형성하는 것을 포함할 수 있다.
상기 TSV 마스크(M)는 포토레지스트, 실리콘 산화물, 실리콘 질화물, 또는 그 적층을 포함할 수 있다.
상기 TSV 홀(H)의 내벽 상에 상기 하부 TSV 스페이서(280) 및/또는 상기 상부 TSV 스페이서(380)가 노출될 수 있다. 상기 TSV 홀(H) 내에 상기 상부 TSV 범프(373) 및 상기 TSV 패드(173)가 노출될 수 있다. 상기 상부 소자(300A)를 관통하는 상기 TSV 홀(H)의 상부는 상기 중간 소자(200A)를 관통하는 상기 TSV 홀(H)의 하부보다 넓을 수 있다. 따라서, 상기 TSV 홀(H)의 상부의 바닥에 상기 상부 TSV 범프(373)의 일부가 노출될 수 있고, 및 상기 TSV 홀(H)의 하부의 바닥에 상기 하부 TSV 패드(173)의 일부가 노출될 수 있다. 상기 TSV 홀(H) 내에 상기 하부 기판(101), 상기 중간 기판(201), 및 상기 상부 기판(301)은 노출되지 않는다. 이후, 상기 TSV 마스크(M)가 제거될 수 있다.
도 6c를 참조하면, 상기 다중 적층 소자(10A)를 형성하는 방법은 TSV 구조체(400)를 형성하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 상기 TSV 홀(H)의 내벽 상에 TSV 배리어 층(410)을 컨포멀하게 형성하고, 상기 TSV 홀(H)을 구리(Cu) 같은 금속으로 채워 TSV 플러그(420)를 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 TSV 배리어 층(410) 및 상기 TSV 플러그(420)를 포함하는 TSV 구조체(400)를 형성하는 것을 포함할 수 있다. 상기 CMP 공정에 의하여 상기 랩핑층(349)도 제거될 수 있다. 상기 TSV 배리어 층(410)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 금속 화합물을 포함할 수 있다. 상기 TSV 플러그(420)는 구리(Cu) 또는 텅스텐(W) 같은 금속을 포함할 수 있다. 예를 들어, 상기 TSV 배리어 층(410)은 PVD 공정 또는 CVD 공정을 이용하여 형성될 수 있고, 및 상기 TSV 플러그(420)는 도금 공정, PVD 공정, 또는 CVD 공정을 이용하여 형성될 수 있다.
도 6d를 참조하면, 상기 다중 적층 소자(10A)를 형성하는 방법은 상기 상부 기판(301) 상에 반사 방지층(391) 및 소자 캡핑층(392)을 형성하는 것을 포함할 수 있다. 상기 반사 방지층(391)은 실리콘 질화물 층, 실리콘 산화물 층, 또는 그 조합을 포함할 수 있다. 상기 소자 캡핑층(392)은 실리콘 산화물 층, 실리콘 질화물 층, 또는 그 조합을 포함할 수 있다.
이후, 도 1a를 참조하면, 상기 다중 적층 소자(10A)를 형성하는 방법은 상기 소자 캡핑층(392) 상에 컬러 필터들(393), 및 마이크로 렌즈들(394)을 형성하는 것을 포함할 수 있다. 상기 컬러 필터들(393) 및 상기 마이크로 렌즈들(394)은 유기물을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10A-10F: 다층 적층 소자 100A-100F 하부 소자
101: 하부 기판 105: 분리 영역
110: 셀 게이트 구조체 111: 셀 게이트 절연층
112: 셀 게이트 전극 113: 셀 게이트 캡핑층
115: 주변 게이트 구조체 116: 주변 게이트 절연층
117: 주변 게이트 전극 120: 비트 라인 구조체
121: 비트 라인 컨택 플러그 122: 비트 라인 전극
130: 스토리지 구조체 131: 스토리지 컨택 플러그
132: 스토리지 노드 135: 셀 게이트 구조체
136: 셀 게이트 절연층 137: 셀 게이트 전극
141: 하부 층간 절연층 142: 몰딩 절연층
143: 중간 층간 절연층 144: 캡핑 절연층
145: 상부 층간 절연층 148: 하부 패시베이션 층
151: 하부 셀 금속층 152: 하부 주변 금속층
153: 하부 TSV 배선 161: 하부 셀 비아 플러그
163: 하부 TSV 비아 플러그 171: 하부 셀 범프
173: 하부 TSV 패드 181: 셀 게이트
182: 셀 게이트 절연층 183: 셀 게이트 전극
184: 소스 컨택 185: 소스 배선
186: 셀 하부 전극 187: 자기 저항 셀
188: 셀 상부 전극 189: 비트 라인 배선
200A, 200B: 중간 소자 201: 중간 기판
205: 분리 영역 210: 로직 게이트
211: 로직 게이트 절연층 212: 로직 게이트 전극
241: 하부 층간 절연층 243: 중간 층간 절연층
245: 상부 층간 절연층 248: 중간 패시베이션 층
249: 후면 패시베이션 층 251: 중간 셀 금속층
252: 중간 주변 금속층 253: 중간 TSV 배선
261: 중간 셀 비아 플러그 263: 중간 TSV 비아 플러그
271: 중간 셀 범프 273: 중간 TSV 범프
280: 하부 TSV 스페이서 281: 하부 트렌치 마스크
282: 하부 TSV 트렌치 300A, 300B: 상부 소자
301: 상부 기판 303: 포토다이오드
305: 분리 영역 310: 트랜지스터들
311: 트랜지스터 절연층 312: 트랜지스터 전극
341: 하부 층간 절연층 343: 중간 층간 절연층
345: 상부 층간 절연층 347: 버퍼층
348: 상부 패시베이션 층 349: 랩핑층
351: 상부 셀 금속층 352: 상부 주변 금속층
353: 상부 TSV 배선 361: 상부 셀 비아 플러그
363: 상부 TSV 비아 플러그 371: 상부 셀 범프
373: 상부 TSV 범프 380: 상부 TSV 스페이서
381: 상부 트렌치 마스크 382: 상부 TSV 트렌치
391: 반사 방지층 392: 소자 캡핑층
393: 컬러 필터 394: 마이크로 렌즈
400: TSV 구조체 410: TSV 배리어 층
420: TSV 플러그 400U: 상부
400L: 하부 BS: 후면
CA: 셀 영역 PA: 주변 영역
M: TSV 마스크 H: TSV 홀

Claims (20)

  1. 하부 기판, 상기 하부 기판 상의 제1 절연층, 및 상기 제1 절연층 상의 TSV 패드를 가진 하부 소자;
    중간 기판, 상기 중간 기판 상의 제2 절연층, 및 상기 제2 절연층 상의 제1 TSV 범프를 가진 중간 소자;
    상부 기판, 상기 상부 기판 상의 제3 절연층, 및 상기 제3 절연층 상의 제2 TSV 범프를 가진 상부 소자; 및
    상기 상부 기판, 상기 제3 절연층, 상기 제2 절연층, 및 상기 중간 기판을 관통하여 상기 제1 TSV 범프, 상기 제2 TSV 범프 및 상기 TSV 패드와 전기적으로 연결된 TSV 구조체를 포함하고,
    상기 중간 소자는 상기 중간 기판과 상기 TSV 구조체의 하부 사이의 절연성 제1 TSV 스페이서를 갖고, 및
    상기 상부 소자는 상기 상부 기판과 상기 TSV 구조체의 상부 사이의 절연성 제2 TSV 스페이서를 갖고,
    상기 제2 절연층 및 상기 제3 절연층과 상기 TSV 구조체의 측면이 직접적으로 접촉하는 다중 적층 소자.
  2. 제1항에 있어서,
    상기 제1 TSV 범프와 상기 제2 TSV 범프가 직접적으로 접촉하고, 및
    상기 TSV 구조체의 상기 상부의 바닥의 일부는 상기 제2 TSV 범프의 일부와 접촉하는 다중 적층 소자.
  3. 제1항에 있어서,
    상기 TSV 구조체는 상기 중간 기판을 관통하는 하부 및 상기 상부 기판을 관통하는 상부를 갖고,
    상기 TSV 구조체의 상기 하부의 측면은 상기 제1 TSV 스페이서와 접촉하고, 및
    상기 TSV 구조체의 상기 상부의 측면은 상기 제2 TSV 스페이서와 접촉하는 다중 적층 소자.
  4. 제1항에 있어서,
    상기 하부 소자는:
    상기 제1 절연층 상의 하부 TSV 배선; 및
    상기 하부 TSV 배선과 상기 TSV 패드를 수직으로 연결하는 하부 TSV 비아 플러그를 더 포함하는 다중 적층 소자.
  5. 제1항에 있어서,
    상기 중간 소자는:
    상기 제2 절연층 상의 중간 TSV 배선; 및
    상기 중간 TSV 배선과 상기 제1 TSV 범프를 수직으로 연결하는 중간 TSV 비아 플러그를 더 포함하는 다중 적층 소자.
  6. 제5항에 있어서,
    상기 상부 소자는:
    상기 제3 절연층 상의 상부 TSV 배선; 및
    상기 상부 TSV 배선과 상기 제2 TSV 범프를 수직으로 연결하는 상부 TSV 비아 플러그를 더 포함하는 다중 적층 소자.
  7. 제1항에 있어서,
    상기 하부 소자는:
    셀 영역 내의 상기 제1 절연층 상의 하부 셀 금속층;
    상기 하부 셀 금속층 상의 하부 셀 비아 플러그; 및
    상기 하부 셀 비아 플러그 상의 하부 셀 범프를 더 포함하고,
    상기 중간 소자는:
    상기 셀 영역 내의 상기 제2 절연층 상의 중간 셀 금속층;
    상기 중간 셀 금속층 상의 중간 셀 비아 플러그; 및
    상기 중간 셀 비아 플러그 상의 중간 셀 범프를 더 포함하고, 및
    상기 하부 셀 범프와 상기 중간 셀 범프가 전기적으로 연결되는 다중 적층 소자.
  8. 제1항에 있어서,
    상기 중간 소자는:
    셀 영역 내의 상기 제2 절연층 상의 중간 셀 금속층;
    상기 중간 셀 금속층 상의 중간 셀 비아 플러그; 및
    상기 중간 셀 비아 플러그 상의 중간 셀 범프를 더 포함하고,
    상기 상부 소자는:
    셀 영역 내의 상기 제3 절연층 상의 상부 셀 금속층;
    상기 상부 셀 금속층 상의 상부 셀 비아 플러그; 및
    상기 상부 셀 비아 플러그 상의 상부 셀 범프를 더 포함하고, 및
    상기 중간 셀 범프와 상기 상부 셀 범프가 전기적으로 연결되는 다중 적층 소자.
  9. 제1항에 있어서,
    상기 제1 TSV 스페이서는 상기 TSV 구조체와 상기 중간 기판의 벌크 영역을 전기적으로 절연하고, 및
    상기 제2 TSV 스페이서는 상기 TSV 구조체와 상기 상부 기판의 벌크 영역을 전기적으로 절연하는 다중 적층 소자.
  10. 하부 기판, 상기 하부 기판 상의 다층의 제1 절연층들, 및 상기 제1 절연층들 상의 TSV 패드를 갖는 하부 소자;
    중간 기판, 상기 중간 기판을 관통하는 절연성 제1 TSV 스페이서, 상기 중간 기판 상의 다층의 제2 절연층들, 및 상기 제2 절연층들 상의 제1 TSV 범프를 갖는 중간 소자;
    상부 기판, 상기 중간 기판을 관통하는 절연성 제2 TSV 스페이서, 상기 상부 기판 상의 다층의 제3 절연층들, 및 상기 제3 절연층들 상의 제2 TSV 범프를 갖는 상부 소자; 및
    상기 상부 기판, 상기 다층의 제3 절연층들, 상기 다층의 제2 절연층들, 및 상기 중간 기판을 관통하여 상기 제2 TSV 범프 및 상기 TSV 패드와 접촉하는 TSV 구조체를 포함하고,
    상기 제1 TSV 스페이서는 상기 중간 기판과 상기 TSV 구조체를 전기적으로 절연하고,
    상기 제2 TSV 스페이서는 상기 상부 기판과 상기 TSV 구조체를 전기적으로 절연하고, 및
    상기 제1 TSV 스페이서와 상기 제2 스페이서는 이격, 분리된 다중 적층 소자.
  11. 제10항에 있어서,
    상기 제1 TSV 스페이서는 상기 TSV 구조체의 하부를 둘러싸고, 및
    상기 제2 TSV 스페이서는 상기 TSV 구조체의 상부를 둘러싸는 다중 적층 소자.
  12. 제10항에 있어서,
    상기 제1 절연층들은 제1 하부 층간 절연층, 제1 중간 층간 절연층, 및 제1 상부 층간 절연층을 포함하고,
    상기 제2 절연층들은 제2 하부 층간 절연층, 제2 중간 층간 절연층, 및 제2 상부 층간 절연층을 포함하고, 및
    상기 제3 절연층들은 제3 하부 층간 절연층, 제3 중간 층간 절연층, 및 제3 상부 층간 절연층을 포함하고,
    상기 제1 TSV 스페이서의 일 단부와 상기 제2 하부 층간 절연층이 접촉하고, 및
    상기 제2 TSV 스페이서의 일 단부와 상기 제3 하부 층간 절연층이 접촉하는 다중 적층 소자.
  13. 제12항에 있어서,
    상기 TSV 구조체는 상기 제1 절연층들을 관통하지 않는 다중 적층 소자.
  14. 제10항에 있어서,
    상기 하부 소자는:
    셀 영역 내에 형성된 메모리 셀들 및 하부 셀 금속층;
    주변 영역 내에 형성된 하부 주변 금속층 및 하부 TSV 배선; 및
    상기 하부 TSV 배선과 상기 TSV 패드를 수직으로 연결하는 하부 TSV 비아 플러그를 더 포함하고,
    상기 중간 소자는:
    상기 셀 영역 내에 형성된 로직 트랜지스터들 및 중간 셀 금속층;
    상기 주변 영역 내의 중간 주변 금속층 및 중간 TSV 배선; 및
    상기 중간 TSV 배선과 상기 제1 TSV 범프를 수직으로 연결하는 중간 TSV 비아 플러그를 더 포함하고, 및
    상기 상부 소자는:
    상기 셀 영역 내의 포토다이오드들 및 상부 셀 금속층;
    상기 주변 영역 내의 상부 주변 금속층 및 상부 TSV 배선; 및
    상기 상부 TSV 배선과 상기 제2 TSV 범프를 수직으로 연결하는 상부 TSV 비아 플러그를 더 포함하는 다중 적층 소자.
  15. 제14항에 있어서,
    상기 중간 소자는 상기 중간 셀 금속층 상의 중간 셀 범프 및 상기 중간 셀 금속층과 상기 중간 셀 범프를 수직으로 연결하는 중간 셀 비아 플러그를 더 포함하고,
    상기 상부 소자는 상기 상부 셀 금속층 상의 상부 셀 범프 및 상기 상부 셀 금속층과 상기 상부 셀 범프를 수직으로 연결하는 상부 셀 비아 플러그를 더 포함하고, 및
    상기 중간 셀 범프와 상기 상부 셀 범프가 전기적으로 연결되는 다중 적층 소자.
  16. 제14항에 있어서,
    상기 하부 소자는 상기 하부 셀 금속층 상의 하부 셀 범프 및 상기 하부 셀 금속층과 상기 하부 셀 범프를 수직으로 연결하는 하부 셀 비아 플러그를 더 포함하고,
    상기 중간 소자는 상기 중간 셀 금속층 상의 중간 셀 범프 및 상기 중간 셀 금속층과 상기 중간 셀 범프를 수직으로 연결하는 중간 셀 비아 플러그를 더 포함하고, 및
    상기 하부 셀 범프와 상기 중간 셀 범프가 전기적으로 연결되는 다중 적층 소자.
  17. 제10항에 있어서,
    상기 TSV 구조체는 상기 제2 TSV 범프의 상면 및 상기 TSV 패드의 상면과 직접적으로 접촉하고, 및
    상기 제1 TSV 범프의 상면과 상기 제2 TSV 범프의 하면이 직접적으로 접촉하는 다중 적층 소자.
  18. 제10항에 있어서,
    상기 TSV 구조체는 상기 제1 TSV 범프의 상면 및 상기 제2 TSV 범프의 상면과 직접적으로 접촉하고, 및
    상기 제1 TSV 범프의 하면과 상기 TSV 패드의 상면이 직접적으로 접촉하는 다중 적층 소자.
  19. 제10항에 있어서,
    상기 TSV 구조체는 상대적으로 넓은 상부 및 상대적으로 좁은 하부를 포함하고,
    상기 상부의 바닥의 일부는 상기 제2 TSV 범프의 상면의 일부와 직접적으로 접촉하는 다중 적층 소자.
  20. 하부 기판, 상기 하부 기판 상의 제1 절연층, 및 상기 제1 절연층 상의 TSV 패드를 가진 하부 소자;
    중간 기판, 상기 중간 기판 상의 제2 절연층, 및 상기 제2 절연층 상의 제1 TSV 범프를 가진 중간 소자;
    상부 기판, 상기 상부 기판 상의 제3 절연층, 및 상기 제3 절연층 상의 제2 TSV 범프를 가진 상부 소자; 및
    상기 상부 기판, 상기 제3 절연층, 상기 제2 절연층, 및 상기 중간 기판을 관통하여 상기 제1 TSV 범프, 상기 제2 TSV 범프 및 상기 TSV 패드와 전기적으로 연결된 TSV 구조체를 포함하고,
    상기 중간 소자는 상기 중간 기판과 상기 TSV 구조체 사이의 절연성 제1 TSV 스페이서를 갖고, 및
    상기 상부 소자는 상기 상부 기판과 상기 TSV 구조체 사이의 절연성 제2 TSV 스페이서를 갖고,
    상기 제1 TSV 스페이서와 상기 제2 TSV 스페이서는 상기 제3 절연층을 사이에 두고 서로 수직으로 이격, 분리된 다중 적층 소자.
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