KR20100100629A - 3차원 ＳＩＰ(Ｓｙｓｔｅｍ―ｉｎ―Ｐａｃｋａｇｅ) 구조물 - Google Patents

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KR20100100629A
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KR
South Korea
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substrate
conductor
die
extending
dielectric layers
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KR1020100018037A
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엠.케이. 오스카 로우
에이치. 큐오 우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

쓰루 실리콘 비아들 (TSVs)과 함께 반도체 다이 (die)를 만드는 시스템 및 방법이 개시된다. 반도체 다이는, 다수의 다이들 사이의 피드쓰루 채널들 용 낮은 저항 경로를 제공하기 위해서 뿐만 아니라, 인접한 다이들 사이의 다이 연결들을 위한 낮은 저항 경로들을 설립하기 위해, 비아 퍼스트 TSV들 뿐만 아니라 비아 라스트 TSV들로 제조된다.

Description

3차원 ＳＩＰ(Ｓｙｓｔｅｍ―ｉｎ―Ｐａｃｋａｇｅ) 구조물 {Three-Dimensional System-In-Package Architecture}
본 발명은 일반적으로 반도체 기기들을 연결하는 시스템 및 방법에 관한 것이며, 더욱 상세하게는, SIP (System-in-Package) 구조에서 다이들(dies)을 연결하기 위해 비아 퍼스트 TSV들 (via first through silicon vias) 및 비아 라스트 TSV들(via last through silicon vias)을 이용하는 시스템 및 방법에 관한 것이다.
일반적으로, TSV들은 반도체 다이(die) 기판들을 통해 다수의 반도체 다이들을 연결하기 위해 SIP 구조물들 내에서 전기적인 연결들을 형성하기 위해 사용되어져 왔다. 이러한 TSV들을 형성하는 한가지 방법은 비아 퍼스트 방법으로 알려져 있는데, TSV는 반도체 다이의 금속화 층들의 형성에 앞서 기판을 통해 형성되고, TSV는 기판에 근접한 금속화 층에 전기적으로 연결된다. 그러나, 기판에 위치한 능동형 기기들로의 연결들을 위해 낮은 저항 경로를 유지하는 동안, 이러한 연결은 임의의 피드스루(feedthrough) 연결들 (예, 전원을 다른 다이로 공급하기 위한 연결) 의 저항을 실제로 증가시킨다. 여기서, 저항은 또한 전기가 다이의 다른 측으로 도달하기 위해 통과해야만 하는 금속화 층들의 저항을 포함한다.
이 피드스루 저항을 감소시키기 위해, 비아 라스트 방법으로 알려진 다른 접근이 사용될 수 있다. 이 방법에서, 금속화 층들이 기판 위에 먼저 형성되고, TSV가 기판과 금속화 층들 모두를 통해 확장하도록 형성된다. 이러한 접근은 금속화 층들로부터 추가된 저항 없이 다이를 통한 직선 경로를 허용한다. 그러나, 다이의 일 측에서 타 측으로(그리고 다른 다이들로) 저항을 감소시키는 동안, 어떠한 전기적인 신호가 비아 라스트 TSV를 따른 반도체 다이를 통한 모든 경로를 이동해야 할 것이고, 부연하여 능동형 기기들에 도달하기 위해 금속화 층들을 통해 되돌아와야 할 것이기 때문에, 이러한 TSV는 또한 자신이 위치한 다이 상의 능동형 기기들로 저항을 증가시킨다.
그러므로, 능동형 기기들로의 연결들을 위해 저항을 증가시키지 않고 피드스루 저항을 감소시킬 수 있는 시스템이 필요한 것이다.
이들 및 다른 문제들은 일반적으로 해결되거나 회피되고, SIP 구조물에서 TSV들의 하이브리드(hybrid) 구조를 제공하는 본 발명의 실시예들에 의해, 기술적인 이점들이 얻어진다.
본 발명의 일 실시예에 따르면, 반도체 기기는 제 1 측 및 제 1 측에 반대편의 제 2 측을 포함하는 기판, 및 기판의 제 1 측 상에 위치한 제 1 도전체 영역을 포함한다. 제 1 도전체 비아는 제 1 도전체 영역을 통해 확장하지 않고 기판의 제 2 측에서 제 1 도전체 영역으로 확장하고, 제 2 도전체 비아는 제 1 도전체 영역을 통해 기판의 제 2 측으로부터 확장한다.
본 발명의 다른 실시예에 따르면, 반도체 기기는 제 1 측 및 제 2 측을 포함하는 제 1 기판, 및 제 1 금속화 영역을 포함하는 제 1 반도체 다이를 포함한다. 제 1 도전체 비아는 제 1 기판의 제 2 측에서 제 1 기판의 제 1 측으로 확장하고, 제 1 금속화 영역에서 끝난다. 제 2 도전체 비아는 제 1 반도체 다이를 통해 확장한다.
본 발명의 또 다른 실시예에 따르면, 반도체 기기를 제조하는 방법은 제 1 기판을 제공하는 단계 및 제 1 기판을 통해 제 1 도전체 비아를 형성하는 단계를 포함한다. 제 1 도전체 영역은 제 1 기판 상에 형성되고, 제 2 도전체 비아는 제 1 기판 및 제 1 도전체 영역을 통해 형성된다.
본 발명의 일 실시예의 이점은 비아 라스트 TSV를 통해 다수의 다이 연결들용 피드쓰루 채널을 제공하는 동안 비아 퍼스트 TSV를 통해 인접한 다이 연결들용 낮은 저항 경로를 제공하는 것이다. TSV들의 정확한 용도에 따라 다른 TSV들을 제공함으로써, 상호연결로 인한 전반적인 저항이 감소될 것이다.
본 발명의 더욱 완전한 이해와 이점을 위해, 다음 설명들이 첨부된 도면들과 함께 이루어질 것이다.
도 1은 본 발명의 일 실시예에 따른 비아 퍼스트 TSV (via-first through-silicon via)를 형성하는 시작단계들을 도시하고,
도 2는 본 발명의 일 실시예에 따른 라인 공정 (line process)의 후단 (back end)을 도시하고,
도 3은 본 발명의 일 실시예에 따른 비아 라스트 TSV들을 형성하는 시작단계들을 도시하고,
도 4는 본 발명의 일 실시예에 따른 웨이퍼(wafer)의 박형화(thinning)를 도시하며, 그리고
도 5는 본 발명의 일 실시예에 따른 비아 퍼스트 및 비아 라스트 TSV들의 하이브리드 구조와 다수의 다이들을 연결하는 것을 도시한다.
다른 도면들에서 대응하는 번호들 및 심볼들은 다른 방법으로 나타내지지 않는 한 일반적으로 해당 부분을 언급한다. 상기 도면들은 본 예시들의 관련된 측면들을 명확하게 도시하도록 그려졌고, 비율이 정확하게 도시된 것은 아니다.
본 발명의 실시예들을 만들고 사용하는 것이 아래에 자세히 논의된다. 그러나, 본 발명이 다양한 특정한 맥락들에서 구현될 수 있는 많은 적용가능한 발명의 개념들을 제공한다는 것은 인정되어야만 한다. 논의되는 특정 실시예들은 단지 본 발명을 만들고 사용하기 위한 특정한 방법들의 실시예일 뿐이며, 본 발명의 범위를 한정하지는 않는다.
본 발명은 특정한 맥락에서 본 발명의 실시예들, 즉, 비아 퍼스트 (via first) TSVs (through-silicon vias) 및 비아 라스트 (via last) TSVs 의 하이브리드 구조를 구비하는 3차원 시스템-인-패키지 (SIP) 구조물에 관하여 기술될 것이다. 그러나, 본 발명은 또한 다른 유형들의 전기적인 연결에도 적용될 수 있다.
도 1을 참조하면, 능동형 기기들(102) 및 상호층유전체(interlayer dielectric (ILD))(104)를 구비한 기판(101)이 도시되며, 제 1 측(105), 제 1 측에 대항하는 제 2 측(107), 및 비아 퍼스트(via-first) TSV 비아(via)(103)가 기판 내부에 형성된다. 기판(101)은 도핑된 또는 도핑되지 않은(doped or undoped) 벌크 실리콘 또는 SOI(silicon-on-insulator) 기판의 능동형 층을 포함할 수 있다. 일반적으로, SOI기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI (silicon germanium-on-insulator), 또는 이들의 화합물들과 같은 반도체 물질 층을 포함한다. 사용될 수 있는 다른 기판들은 다층 기판들(multi-layered substrates), 경사 기판들(gradient substrates), 또는 하이브리드 오리엔테이션 기판들 (hybrid orientation substrates)을 포함한다.
능동형 기기들(102)은 도 1에서 두 개의 트랜지스터들로 도시된다. 그러나, 해당 분야의 당업자에게 주지한 바와 같이, 캐패시터들, 저항들, 인덕터들, 고유전율 금속 게이트 기기들 (high-k metal gate devices)등과 같은 다양한 능동형 기기들이 설계의 원하는 구조적 및 기능적 요구들을 생성하기 위해 사용될 수 있다. 능동형 기기들(102)은 기판(101)의 표면 내부 또는 상에 어떠한 적합한 방법들을 이용하여 형성될 수 있다.
ILD(104)는, 화학 증기 증착, 스퍼터링 (sputtering), 또는 ILD(104)를 형성하기 위해 해당 분야에서 알려지고 사용되는 어떠한 다른 방법에 의해, 기판(101) 및 능동형 기기들(102) 상에 형성된다. ILD(104)는, 전형적으로 평탄화된 표면을 가질 수 있고, 실리콘 산화물로 이루어질 수 있으며, 고유전율 물질과 같은 다른 물질들이 대체적으로 이용될 수 있다. 선택적으로, ILD(104)는 능동형 기기들(102) 안의 기판(101)에 압력을 가하도록 형성될 수 있고, 이는 해당분야에서 알려진 바와 같이 능동형 기기들(102)의 전반적인 기능을 증가시킬 수 있다.
비아 퍼스트 TSV 비아(103)는 개구를 형성하기 위해 처음에 적합한 포토레지스트(photoresist)(미도시)를 적용하고 현상한 뒤 ILD(104) 및 기판(101)을 에칭(etching)함으로써 형성된다. 이 단계에서 개구는 최소한 능동형 기기들보다 더기판(101)쪽으로 확장하도록 최소한 완료된 기판(101)의 궁극적으로 원하는 두께보다 더 깊이 형성된다. 따라서, 깊이는 제 1 기판(101)의 전체적인 설계에 따르지만, 기판(101)의 표면 아래에서, 약 1㎛ 에서 약 700㎛ 사이(예를 들어, 약 50㎛) 일 수 있다. 개구는 또한, 약 1㎛ 에서 약 100㎛ 사이(예를 들어, 약 6㎛)의 지름을 갖도록 형성될 수 있다.
일단 개구가 형성되면, 개구는 비아 퍼스트 TSV 비아(103)를 형성하기 위해 장벽 층(barrier layer) 과 도전성 물질로 채워질 수 있다. 장벽 층은 티타늄 질하물(titanium nitride)과 같은 도전성 물질을 포함할 수 있으며, 탄탈룸 질화물, 티타늄, 유전체 등과 같은 다른 물질들이 대체적으로 사용될 수 있다. 장벽 층은 PECVD(Plasma-enhanced chemical vapor deposition)와 같은 CVD 공정을 이용해 형성될 수 있다. 그러나, 스퍼터링(sputtering) 또는 유기 금속 화학 증착법(MOCVD) 과 같은 다른 대안 공정들이 대체적인 방도로 사용될 수 있다. 장벽 층은 비아 퍼스트 TSV 비아(103)용 개구의 기초적인 형태로 윤곽을 만들도록 형성된다.
도전성 물질은 구리를 포함할 수 있으며, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 화합물 등과 같은 다른 적합한 물질들이 대체적인 방도로 사용될 수 있다. 도전성 물질은 시드층(seed layer)을 도포하고, 구리를 시드층 상에 전해도장하고(electroplanting), 비아 퍼스트 TSV 비아(103)용 개구를 가득 채움으로써 형성될 수 있다. 비아 퍼스트 TSV 비아(103)용 개구가 채워지면, 다른 적합한 제거 공정이 사용될 수 있을지라도, 비아 퍼스트 TSV 비아(103)용 개구 외부의 초과 장벽 층 및 초과 도전성 물질이 화학적 기계적 연마(CMP: chemical mechanical polishing)와 같은 그라인딩(grinding) 공정을 통해 제거될 수 있다.
도 2는 ILD(104), 기판(101), 및 비아 퍼스트 TSV 비아(103) 상에 금속화 층들(201)의 형성을 도시한다. 금속화 층들(201)은 기판(101), 능동형 기기들(102), ILD(104), 및 비아 퍼스트 TSV 비아(103) 상에 형성되고, 기능적인 전기 회로망 형성을 위해 다양한 능동형 기기들(102)을 연결하도록 설계된다. 금속화 층들(201)은 유전체 및 도전성 물질의 교호층으로 형성되고, (증착(deposition), 상감(damascene), 이중상감(dual damascene) 등과 같은) 다른 적합한 공정을 통해 형성될 수도 있다. 일 실시예에서, ILD(104)에 의해 기판(101)으로 부터 분리된 적어도 4개의 금속화 층들이 있지만, 금속화 층들(201)의 정확한 개수는 반도체 다이의 전반적인 설계에 적어도 일부 의존한다.
접촉 패드들(203)은 (능동형 기기들(102) 및 금속화 층들(201)을 포함하는)회로망에서 (도5를 참조하여 아래 설명되는 다른 반도체 다이들과 같은)다른 기기들로의 연결을 제공하기 위해 금속화 층들(201)의 상부 층 내부에 형성될 수 있다. 접촉 패드들(203)은 알루미늄을 포함할 수 있고, 금속화 층들(201)의 하부 층들로부터의 연결에 접촉하도록 알루미늄 층을 일치하게(conformally) 증착함으로써 형성될 수 있다. 알루미늄층이 증착되면, 포토레지스트가 알루미늄층 상에 형성될 수 있고, 알루미늄 층은 접촉 패드들(203)을 형성하기 위해 에칭될 수 있다.
도 3은 비아 라스트 TSV 비아들(301)의 형성을 도시한다. 비아 라스트 TSV 비아들(301)은 적합한 포토레지스트(미도시)를 적용하고 현상하여, 금속화 층들(201), ILD(104), 및 기판(101)의 적어도 일부를 에칭함으로써 형성될 수 있다. 비아 라스트 TSV 비아들(301)은 비아 퍼스트 TSV 비아(103)와 유사하게 최소한 능동형 기기들보다 더, 기판(101) 내부로 확장하도록 최소한 완료된 기판(101)의 궁극적으로 원하는 두께보다 더 깊이 형성될 수 있다. 따라서, 기판(101)의 표면으로부터 비아 라스트 TSV 비아들(301)의 깊이는 기기의 전체적인 설계에 따르지만, 깊이는, 약 1㎛ 에서 약 700㎛ 사이(예를 들어, 약 50㎛)일 수 있다. 더욱이, 비아 라스트 TSV 비아들(301)은, 약 1㎛ 에서 약 100㎛ 사이(예를 들어, 약 6㎛)의 지름을 가질 수 있다.
선택적으로, 비아 라스트 접촉 배드들(미도시)은 다른 기기들에 외부 연결을 제공하기 위해 비아 라스트 TSV 비아들(301)상에 형성될 수도 있다. 비아 라스트 접촉 패드들은 도 2 에서 상술한 접촉 패드들(203)과 유사한 방법 및 유사한 물질들로 형성될 수 있다. 그러나, 비아 라스트 접촉 패드들을 형성하기 위한 임의의 적합한 물질 및 방법이 대체적인 방도로 사용될 수 있다.
도 4 는 비아 퍼스트 TSV(401) 및 비아 라스트 TSVs(403)을 형성하기 위해 비아 퍼스트 TSV 비아(103) 및 비아 라스트 TSV 비아들(301)을 노출하도록 하는 기판(101)의 박형화를 도시한다. 기판(101)을 박형화하기 위해, 비아 퍼스트 TSV 비아(103) 및 비아 라스트 TSV 비아들(301) 내부에 위치한 도전성 물질들을 노출시키도록 기판(101)의 제 2 측(107)의 부분들이 제거된다. 제거는 화학적 기계적 연마(CMP)와 같은 그라인딩(grinding) 공정으로 수행될 수 있으며, 에칭과 같은 다른 적합한 공정들이 대체적인 방도로 사용될 수 있다.
그러나, 해당 분야의 당업자가 주지한 바와 같이, 상술한 비아 퍼스트 TSV(401) 및 비아 라스트 TSVs(403)을 형성하는 방법들은 단지 하나의 예시적인 실시예일 뿐이며, 단지 이러한 방법들에 본 발명을 한정하기 위해 의도된 것은 아니다. 다른 적합한 방법들이 대체적인 방도로 사용될 수 있다. 예를 들어, 비아 퍼스트 TSV 비아(103) 및 비아 라스트 TSV 비아(301)용 개구들은 기판(101)의 제 2 측(107)의 박형화 이후에 유전체 물질로 채워질 수 있고, 이 시점에 본 실시예 및 임의의 다른 적합한 실시예가 비아 퍼스트 TSV(401) 및 비아 라스트 TSV들(403)을 유전체 물질이 제거되고 도전성 물질로 대체 형성하기 위해 대체적으로 사용될 수 있다.
기판(101)의 제 2 측(107)의 일부의 제거한 후, 클리닝 에치(cleaning etch)가 수행될 수 있다. 클리닝 에치는 화학적 기계적 연마(CMP) 이후에 기판(101)을 세척하고, 광을 내기 위해 의도된 것이다. 또한, 클리닝 에치는 기판(101)을 그라인딩하는 화학적 기계적 연마(CMP) 공정 동안 형성될 수 있는 스트레스(stress)들을 경감시키는데에도 도움을 준다. 클리닝 에치에는 다른 적합한 식각제들(etchants)이 대체적인 방도로 사용될 수 있을지라도 질산(HNO3)이 사용될 수 있다.
더욱이, 구리 산화물과 같이 남아있는 광택 잔여물을 제거하기 위한 클리닝 공정 이후, 도전체 층(405)은 비아 퍼스트 TSV(401) 및 비아 라스트 TSV들(403)과 전기적으로 접촉하고 있는 기판(101)의 제 2 측(107) 상에 형성될 수 있다. 도전체 층(405)은 알루미늄을 포함할 수 있고, 스퍼터 증착(sputter deposition) 공정을 통해 형성될 수도 있다. 그러나, 니켈이나 구리와 같은 다른 물질들, 및 전기 도금 또는 무전해 도금과 같은 다른 형성 공정들이 대체적으로 사용될 수 있다. 도전체 층(405)은 약 1㎛ 에서 약 3㎛ 사이(예를 들어, 약 2㎛)의 두께로 형성될 수 있다.
도전체 층(405)의 형성은 기판(101)으로부터 도전체 층(405)의 반대편에 무전해 니켈/치환 금도금(ENIG:Electroless Nickel Gold)을 형성하기 위한 무전해 니켈/치환 금도금(ENIG) 공정 이전에 수행될 수 있다.. ENIG 공정은 기판(101)에서 다른 기기들(이하, 도 5를 참조하여 설명됨.)로의 접촉들의 형성을 위한 균일한 금속 표면 끝처리를 제공한다. ENIG 공정은 도전체 층(405)를 닦는 단계, 기판(101)을 아연산염 활성화 용액(zincate activation solution)에 담그는 단계, 니켈을 도전체 기판(405)상에 비전착성(electrolessly)으로 도금하는 단계, 및 금을 니켈상에 비전착성으로 도금하는 단계를 포함할 수 있다. ENIG 층(407)은 약 2㎛ 에서 약 4㎛ 사이(예를 들어, 약 3㎛)의 두께로 형성될 수 있다. 일단 형성되면, 도전체 층(405) 및 ENIG 층(407)은 적합한 사진 석판(photoelectrographic) 공정에 의해 패턴이 형성되고, 원치 않는 물질이 도 4 에 도시된 것과 같은 적합한 에칭 공정을 통해 제거된다.
위에서 설명된 도전체 층(405) 및 ENIG 층(407)은 기판(101)의 박형화된 제 2 측(107)을 따라 사용될 수 있는 단지 하나의 잠재적인 공정이라는 점은 주지되어야만 한다. 다른 방도로, 기판(101)의 제 2 측(107)이 우묵해져서 비아 퍼스트 TSV(401) 및 비아 라스트 TSV들(403)이 기판(101)의 제 2 측(107)의 표면으로부터 떨어져 확장된다. 추가적으로, 비아 퍼스트 TSV들(401) 또는 비아 라스트 TSV들(403)을 보호하기 위해 패시베이션(passivation)층이 형성되거나, 대체적으로 재배열 층(redistribution layer) 또는 다른 타입의 적합한 상호 연결들이 기판(101)의 제 2 측(107)상에 형성될 수 있다.
도 5는, 도 1 내지 4를 참조하여 설명된 상기 공정을 이용하여 형성된 제 1 다이(die)(501)가 패키징 기판(503), 제 2 다이(505), 및 제 3 다이(507)와 함께 SIP 구조물 내에 통합되는, 본 발명의 일 실시예를 도시한다. 패키징 기판(503)은 접촉 범프들(bumps)(509)을 통해 비아 퍼스트 TSV들(401) 및 비아 라스트 TSV들(403)로 입/출력(I/O), 파워, 및 그라운드 연결성을 제공한다. 패키징 기판(503)은 인쇄 회로 기판(PCB), 집적회로 패키지(IC package), 또는 신호들, 파워, 및 그라운드를 제 1 다이(501), 제 2 다이(502), 및 제 3 다이(503)으로 전송함은 물론, 설치될 수 있는 다른 기판일 수 있다.
접촉 범프들(509)은 주석과 같은 물질, 또는 은, 무연 주석, 또는 구리와 같은 다른 적합한 물질들을 포함할 수 있다. 접촉 범프들(509)이 주석 솔더 범프들인 일 실시예에서, 접촉 범프들(509)은 먼저 증발, 전기 도금, 인쇄, 솔더 전송, 볼 배치(ball placement) 등과 같이 공통적으로 사용되는 방법들을 통해 주석층을 약 100㎛의 두께로 형성함으로써 형성될 수 있다. 주석층이 구조물 상에 형성되면, 물질을 원하는 범프 형태들로 형성하기 위해 리플로우(reflow)가 수행될 수 있다.
제 2 다이 (505) 및 제 3 다이 (507)는 도 1 내지 4를 참조하여 설명된 제 1 다이(501)와 유사하게 형성될 수도 있다. 예를 들어, 본 실시예에서, 제 2 다이(505) 및 제 3 다이(507) 둘 다 비아 퍼스트 TSV들(401), 비아 라스트 TSV들(403), 및 접촉 패드들(203)을 포함할 수 있다. 더욱이, 비아 퍼스트 TSV들(401) 및 비아 라스트 TSV들(403)의 정확한 개수, 배치, 및 위치는 필수적으로 SIP의 전체적인 설계에 부분적으로 의존할 것이나, 비아 퍼스트 TSV들 (401)은 접촉 패드 (203)(제 1 원 영역(511)으로 도시된 것처럼) 또는 인접한 다이의 비아 라스트 TSV(403)(제 2 원 영역(513)으로 도시된 것처럼)에 연결성을 제공하도록 위치된다. 부연하여, 비아 라스트 TSV들(403)은 접촉 패드 (203)(제 3 원 영역(515)으로 도시된 것처럼) 또는 그밖의 다른 비아 라스트 TSV(403)(제 4 원 영역(517)으로 도시된 것처럼)에 연결성을 제공하도록 위치된다.
그러나, 해당 분야의 당업자가 주지하고 있는 바와 같이, 적합한 다이들을 상호 연결하기위해 사용될 수 있는 여러 조합들이 얼마든지 있고, 상술한 실시예에 의해 본 발명이 한정되는 것은 아니다. 다이들의 임의의 적합한 조합도(아무것도 포함하지 않는 신호 경로들과 전원을 공급하는 여러 개의 비아 라스트 TSV들(403)과 비아 퍼스트 TSV들(401)를 갖는) 본 발명의 범주 내에 있는 한 사용될 수 있고, 이러한 모든 조합들은 전적으로 본 발명의 범주 내에 포함되기 위한 것이다. 부연하여, 재배열 층들 또는 인터포저들(interposers)(미도시)이 제 1 다이(501), 제 2 다이(505), 및 제 3 다이(507) 사이의 연결들(예, 도전체층(405) 및 ENIG 층(407))의 적합한 정렬을 확보하도록 형성되거나 놓여질 수 있다.
비아 퍼스트 TSV들(401) 및 비아 라스트 TSV들(403)의 조합을 이용함으로써, 양쪽 비아 퍼스트 TSV들(401) 및 비아 라스트 TSV들(403)의 이점들은 비아 라스트 TSV(403)을 통해 다수의 다이 연결들 용 피드쓰루 채널을 제공하는 동안 비아 퍼스트 TSV(401)을 통해 인접한 다이 연결들 용 낮은 저항 경로를 제공하기 위해 이용될 수 있다. TSV의 정확한 이용에 의존해 적절한 TSV를 제공함으로써, 상호 연결들의 전체 저항이 줄어들 수 있다.
예를 들어, 비아 퍼스트 TSV들(401) 및 비아 라스트 TSV들(403)을 포함하는 도 5 에 도시된 일 예와 같이, 패키징 기판(503)과, SIP의 제 3 다이(507) 내부의 능동형 기기들(102) 중 하나 사이의 상호연결 경로의 저항은 수학식 1에 의해 산출될 수 있다.
Figure pat00001
여기에서, n은 다이들의 개수
R은 각 다이 안의 금속화 층들의 저항
R'은 각 다이 안의 비아 퍼스트 TSV들의 저항
R''은 각 다이 안의 비아 라스트 TSV들의 저항
다시 말해서, 제 3 다이(507) 상에 있는 능동형 기기들(102)중 하나로의 저항 경로는 제 1 다이(501) 및 제 2 다이(505)을 통해 확장하는 두개의 비아 라스트 TSV들(403)의 저항과 마찬가지로 제 3 다이(507) 안에 있는 비아 퍼스트 TSV(401)의 저항일 수 있다.
이것은 비아 퍼스트 TSV들(401) 또는 비아 라스트 TSV들(403)만을 통해 제 3 다이(507) 상에 있는 능동형 기기들(102) 중 하나로의 연결들을 제공하는 표준 종래 구조물들보다 3차원 SIP 구조물에 더욱 효과적인 비용 해결책을 제공한다. 비아 퍼스트 TSV들(401)을 통과하는 경우에, 제 3 다이(507)상의 능동형 기기(102)에 도달하기 위해, 저항 경로는 수학식 2에 요약된 바와 같이, 제 1 다이(501)의 비아 퍼스트 TSV(401)의 저항, 제 1 다이(501)의 금속화 층(201), 제 2 다이(505)의 비아 퍼스트 TSV(401), 제2 다이(505)의 금속화 층(201), 및 제 3 다이(507)의 비아 퍼스트 TSV(401)를 포함할 수 있다.
Figure pat00002
비아 라스트 TSV들(403)만을 통과하는 경우에, 제 3 다이(507)상의 능동형 기기들(102)중 하나에 도달하기 위한 저항 경로는 수학식 3에 요약된 바와 같이, 제 3 다이(507)의 금속화 층(201)의 저항과 함께, 제 1 다이(501), 제 2 다이(505), 및 제 3 다이(507) 각각의 비아 라스트 TSV들(403)을 통한 저항을 포함할 수 있다.
Figure pat00003
본 발명과 그것의 이점들이 상세히 설명되었더라도, 첨부된 청구항들에 의해 정의된 바와 같이 본 발명의 정신 및 범위로부터 벗어남이 없이 다양한 변경들, 대용들, 및 개조들이 만들어질 수 있음이 이해되어야만 한다. 예를 들어, 분리된 다이들을 같이 연결하기 위해 비아 퍼스트 TSV들 및 비아 라스트 TSV들의 다른 조합들이 사용될 수도 있다. 다른 예로써, 비아 퍼스트 TSV들 및 비아 라스트 TSV들을 형성하기 위해 사용되는 여러 방법들이 다른 방도로 이용될 수도 있다.
더욱이, 본 발명의 범주는 본 명세서에 설명된 공정, 기계, 제조, 문제의 구성, 수단, 방법들 및 과정들의 특정한 실시예들에 한정되지 않는다. 해당 분야의 당업자는 본 발명의 내용으로부터 용이하게 알 수 있기 때문에, 여기 설명된 해당 실시예들과 대체로 동일한 기능들을 수행하거나 동일한 결과를 얻는 현재 존재하거나 개발될 공정들, 기계들, 제조, 문제의 구성들, 수단, 방법들 또는 단계들이 본 발명에 따라 이용될 것이다. 따라서, 첨부된 청구항들은 그러한 공정들, 기계들, 제조, 문제의 구성들, 수단, 또는 과정들과 같은 그들의 범주 내에 포함되도록 의도된 것이다.

Claims (13)

  1. 제 1 기판;
    복수의 제 1 유전체 층들;
    상기 제 1 기판 및 적어도 하나의 제 1 유전체 층을 통해 확장하는 제 1 비아 (via); 및
    상기 제 1 기판 및 적어도 두 개의 제 1 유전체 층들을 통해 확장하고, 제 1 비아 보다 더 많은 제 1 유전체 층들을 통해 확장하는 제 2 비아 (via);를 포함하는 반도체 기기.
  2. 제 1 항에 있어서,
    제 1 기판 상(on)에 위치한 능동형 기기; 및
    상기 능동형 기기 위(over)의 복수의 금속화 층들;을 더 포함하고,
    상기 제 1 기판과 가장 가까운 제 1 금속화 층은 상기 제 1 비아를 상기 능동형 기기에 전기적으로 연결하는 것을 특징으로 하는 반도체 기기.
  3. 제 2 항에 있어서,
    상기 능동형 기기보다 상기 제 1 기판의 반대측 상(on)의 도전체 층;을 더 포함하고,
    상기 도전체 층은 상기 제 1 비아와 전기적으로 접촉하는 것을 특징으로 하는 반도체 기기.
  4. 제 1 항에 있어서,
    제 2 기판;
    복수의 제 2 유전체 층들;
    상기 제 2 기판 및 적어도 하나의 제 2 유전체 층을 통해 확장하는 제 3 비아 (via); 및
    상기 제 2 기판 및 적어도 두 개의 제 2 유전체 층들을 통해 확장하고, 제 3 비아 보다 더 많은 제 2 유전체 층들을 통해 확장하는 제 4 비아 (via);를 더 포함하고,
    상기 제 4 비아는 상기 제 2 비아에 전기적으로 연결되는 것을 특징으로 하는 반도체 기기.
  5. 제 4 항에 있어서,
    상기 제 3 비아는 상기 복수의 제 1 유전체 층들 안에 위치한 금속화 층들을 통해 상기 제 1 비아에 전기적으로 연결되는 것을 특징으로 하는 반도체 기기.
  6. 제 1 기판을 포함하는 제 1 반도체 다이 (die);
    상기 제 1 반도체 다이를 통해 확장하는 제 1 도전체 비아 (via); 및
    상기 제 1 반도체 다이를 통해 부분적으로 확장하고, 상기 제 1 기판을 통해 확장하는 제 2 도전체 비아 (via); 를 포함하는 반도체 기기.
  7. 제 6 항에 있어서,
    상기 제 1 기판 위(over)에 복수의 유전체 층들을 더 포함하고,
    상기 제 2 도전체 비아는 상기 제 1 기판에 인접하게 위치한 단일의 유전체 층을 통해 확장하는 것을 특징으로 하는 반도체 기기.
  8. 제 6 항에 있어서,
    상기 제 1 기판상에 능동형 기기를 더 포함하고,
    상기 능동형 기기는 금속화 층을 통해 상기 제 2 도전체 비아에 전기적으로 연결되는 것을 특징으로 하는 반도체 기기.
  9. 제 6 항에 있어서,
    제 2 기판을 포함하는 제 2 반도체 다이 (die);
    상기 제 2 반도체 다이를 통해 확장하고, 상기 제 2 도전체 비아에 전기적으로 연결되는 제 3 도전체 비아 (via) ; 및
    상기 제 2 반도체 다이를 통해 덜 확장하고, 상기 제 2 기판을 통해 확장하는 제 4 도전체 비아 (via); 를 더 포함하는 것을 특징으로 하는 반도체 기기.
  10. 제 1 기판을 제공하는 단계;
    상기 제 1 기판 상에 적어도 하나의 제 1 유전체 층들을 형성하는 단계;
    상기 제 1 기판 및 적어도 하나의 제 1 유전체 층들을 통해 제 1 도전체 비아 (via)를 형성하는 단계;
    상기 적어도 하나의 제 1 유전체 층 및 상기 제 1 도전체 비아 위(over)에 복수의 제 2 유전체 층들을 형성하는 단계; 및
    상기 제 1 기판, 상기 적어도 하나의 제 1 유전체 층들, 및 상기 복수의 제 2 유전체 층들을 통해 제 2 도전체 비아 (via)를 형성하는 단계;를 포함하는, 반도체 기기 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 기판 상(on)에 능동형 기기를 형성하는 단계; 및
    상기 능동형 기기 위(over)에, 상기 능동형 기기를 상기 제 1 도전체 비아에 전기적으로 연결하는 제 1 금속화 층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 번도체 기기 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 도전체 비아를 형성하는 단계는:
    상기 기판의 제 1 측 안으로 개구(opening)를 형성하는 단계;
    상기 개구를 도전성 물질로 채우는 단계; 및
    상기 도전성 물질을 노출시키기 위해 상기 제 1 측의 반대 기판의 제 2 측을 박형화(thinning)하는 단계;를 포함하는 것을 특징으로 하는 반도체 기기 제조 방법.
  13. 제 10 항에 있어서,
    제 2 기판을 통해 확장하는 제 3 도전체 비아 (via)를 상기 제 2 도전체 비아에 연결하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 기기 제조 방법.
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