KR20190054447A - 이미지 센서 및 이의 형성 방법 - Google Patents

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Abstract

이미지 센서 및 이의 제조 방법을 제공한다. 이 이미지 센서는 픽셀 영역과 패드 영역을 포함하며, 서로 대향되는 제 1 면과 제 2 면을 포함하는 반도체 기판; 상기 패드 영역에 배치되며 상기 제 1 면으로부터 상기 제 2 면으로 연장되며 제 1 패드 분리 패턴; 상기 패드 영역에 배치되며 상기 제 2 면으로부터 상기 제 1 면으로 연장되며 상기 제 1 패드 분리 패턴과 접하는 제 2 패드 분리 패턴; 및 상기 픽셀 영역에 배치되며 상기 제 2 면으로부터 상기 제 1 면으로 연장되는 픽셀 분리 패턴을 포함한다.

Description

이미지 센서 및 이의 형성 방법{Image sensor and method of forming the same}
본 발명은 이미지 센서 및 이의 형성 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 이미지 센서 및 이의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는 픽셀 영역과 패드 영역을 포함하며, 서로 대향되는 제 1 면과 제 2 면을 포함하는 반도체 기판; 상기 패드 영역에 배치되며 상기 제 1 면으로부터 상기 제 2 면으로 연장되며 제 1 패드 분리 패턴; 상기 패드 영역에 배치되며 상기 제 2 면으로부터 상기 제 1 면으로 연장되며 상기 제 1 패드 분리 패턴과 접하는 제 2 패드 분리 패턴; 및 상기 픽셀 영역에 배치되며 상기 제 2 면으로부터 상기 제 1 면으로 연장되는 픽셀 분리 패턴을 포함한다.
본 발명의 실시예들에 따른 이미지 센서는 패드 영역을 포함하며, 서로 대향되는 제 1 면과 제 2 면을 포함하는 반도체 기판; 상기 패드 영역에 배치되며 상기 제 1 면으로부터 상기 제 2 면으로 연장되며 제 1 패드 분리 패턴; 상기 패드 영역에 배치되며 상기 제 2 면으로부터 상기 제 1 면으로 연장되며 상기 제 1 패드 분리 패턴과 접하는 제 2 패드 분리 패턴; 및 상기 패드 영역에서 상기 제 1 및 제 2 패드 분리 패턴들과 이격되며 상기 반도체 기판을 관통하는 관통 비아를 포함하되, 상기 제 1 패드 분리 패턴은 상기 제 1 면에 인접한 상기 반도체 기판 내 형성되는 트렌치 안에 배치되고, 상기 제 1 패드 분리 패턴은 상기 트렌치의 내부 표면을 덮는 라이너 절연 패턴과 상기 트렌치를 채우는 매립 절연 패턴을 포함한다.
본 발명의 실시예들에 따른 이미지 센서의 제조 방법은, 패드 영역과 픽셀 영역을 포함하며, 서로 대향되는 제 1 면과 제 2 면을 포함하는 반도체 기판을 준비하는 단계; 상기 패드 영역에서 상기 제 1 면에 인접한 상기 반도체 기판 내에 제 1 패드 분리 패턴을 형성하는 단계; 및 상기 제 2 면에 인접한 상기 반도체 기판을 식각하여 상기 패드 영역에서 상기 제 1 패드 분리 패턴을 노출시키는 제 1 트렌치를 형성하고, 상기 픽셀 영역에서 제 2 트렌치를 형성하는 단계를 포함한다.
본 발명의 실시예들에 따른 이미지 센서는 향상된 신뢰성을 가지며, 암전류 발생과 화이트 스팟을 감소시킬 수 있다. 본 발명의 실시예들에 따른 이미지 센서의 제조 방법은 제 2 패드 분리 트렌치와 픽셀 분리 트렌치 안에 포토레지스트 패턴이 남는 불량을 해결할 수 있다.
도 1은 본 발명의 실시예들에 따른 평면도이다.
도 2는 도 1을 I-I' 선으로 자른 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따라 도 2의 'P2' 부분의 예들을 나타낸다.
도 4는 도 1의 'P1' 부분을 확대한 평면도이다.
도 5는 도 4를 II-II'선으로 자른 단면도이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 7 내지 도 15는 도 2의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 평면도이다. 도 2는 도 1을 I-I' 선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 패드 영역(A), 로직 영역(B) 및 픽셀 영역(C)을 포함하는 반도체 기판(1)이 제공된다. 상기 반도체 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 픽셀 영역(C)에서 상기 반도체 기판(1)은 예를 들면 P형의 불순물로 도핑될 수 있다. 상기 픽셀 영역(C)은 복수개의 단위 화소들(UP1, UP2, UP3, UP4)을 포함한다. 상기 픽셀 영역(C)에는 입사된 빛에 의해 발생된 전하를 전송하기 위한 전송트랜지스터들, 리셋 트랜지스터들, 선택 트랜지스터들 및 소오스 팔로워 트랜지스터들이 배치될 수 있다. 상기 로직 영역(B)에는 상기 픽셀 영역(C)에 배치되는 트랜지스터들을 동작시키기 위한 로직 트랜지스터들(LTR)이 배치될 수 있다. 상기 패드 영역(A)에는 상기 로직 회로에 전기를 공급하거나 전기신호를 공급하거나 받기 위한 패드부(39p)가 포함된 관통 비아(39)가 배치될 수 있다.
상기 제 1 면(1a)에는 상기 로직 트랜지스터들(LTR)이 배치될 수 있다. 상기 제 1 면(1a)은 층간절연막(15)으로 덮일 수 있다. 상기 층간절연막(15)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 저유전막 중 선택되는 적어도 하나의 막의 다층막으로 형성될 수 있다. 상기 층간절연막(15) 내에는 배선들(17)이 배치될 수 있다. 상기 층간절연막(15)의 하부면은 제 1 패시베이션막(19)으로 덮일 수 있다. 상기 제 1 패시베이션막(19)은 예를 들면 실리콘 질화막이나 폴리이미드로 형성될 수 있다.
상기 패드 영역(A)에서, 상기 제 1 면(1a)으로부터 상기 제 2 면(1b)으로 상기 반도체 기판(1) 내에 제 1 패드 분리 트렌치(3)가 형성될 수 있다. 상기 제 1 패드 분리 트렌치(3)의 내부 표면은 라이너 절연 패턴(5b)으로 콘포말하게 덮일 수 있다. 상기 라이너 절연 패턴(5b)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 1 패드 분리 트렌치(3)는 제 1 매립 절연 패턴(7a)으로 채워질 수 있다. 상기 제 1 매립 절연 패턴(7a)은 상기 라이너 절연 패턴(5b)과 다른 물질로서, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 1 매립 절연 패턴(7a)과 상기 라이너 절연 패턴(5b)은 제 1 패드 분리 패턴(6)을 구성할 수 있다.
상기 패드 영역(A)에서 상기 제 2 면(1b)으로부터 상기 제 1 면(1a)으로 상기 반도체 기판(1) 내에 제 2 패드 분리 트렌치(21a)가 형성될 수 있다. 상기 제 2 패드 분리 트렌치(21a)의 내부 표면은 고정 전하막(23)으로 콘포말하게 덮일 수 있다. 상기 제 2 패드 분리 트렌치(21a)는 제 2 매립 절연막(25)으로 채워질 수 있다. 상기 고정 전하막(23)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막으로 이루어질 수 있다. 이로써 상기 고정 전하막(23)은 음의 고정전하를 가질 수 있다. 상기 고정 전하막(23)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)로 이루어질 수 있다. 예를 들면, 상기 고정 전하막(23)은 하프늄 산화막 또는 알루미늄 불화막일 수 있다. 상기 고정 전하막(23)의 주변에는 정공의 축적(hole accumulation)이 발생할 수 있다. 이로써 암전류의 발생 및 화이트 스팟(white spot)을 효과적으로 감소시킬 수 있다. 상기 제 2 매립 절연막(25)은 상기 고정 전하막(23)과는 다른 물질로 형성될 수 있다. 상기 제 2 매립 절연막(25)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 2 패드 분리 트렌치(21a) 안에 배치되는 상기 고정 전하막(23)과 상기 제 2 매립 절연막(25)은 제 2 패드 분리 패턴(27)을 구성할 수 있다.
상기 제 1 패드 분리 패턴(6)과 상기 제 2 패드 분리 패턴(27)은 평면적으로 상기 관통 비아(39)을 둘러싸도록 형성될 수 있다. 그러나 상기 제 1 패드 분리 패턴(6)과 상기 제 2 패드 분리 패턴(27)은 상기 관통 비아(39)와 이격될 수 있다. 상기 제 1 패드 분리 패턴(6)과 상기 관통 비아(39) 사이 그리고 상기 제 2 패드 분리 패턴(27)과 상기 관통 비아(39) 사이에는 상기 반도체 기판(1)의 일부가 개재될 수 있다. 상기 고정 전하막(23)과 상기 제 2 매립 절연막(25)은 상기 제 2 패드 분리 트렌치(21a) 밖으로 연장되어 상기 제 2 면(1b)을 덮을 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따라 도 2의 'P2' 부분의 예들을 나타낸다.
도 3a를 참조하면, 상기 제 1 패드 분리 패턴(6)은 상기 반도체 기판(1)의 상기 제 1 면(1a)과 이격되며 대향되는 상부면(6u)을 포함할 수 있다. 상기 제 2 패드 분리 패턴(27)은 상기 반도체 기판(1)의 상기 제 2 면(1b)과 이격되며 대향되는 하부면(27b)을 포함할 수 있다. 상기 제 1 패드 분리 패턴(6)의 상기 상부면(6u)의 제 1 폭(W1)은 상기 제 2 패드 분리 패턴(27)의 상기 하부면(27b)의 제 2 폭(W2) 보다 넓을 수 있다. 상기 제 2 패드 분리 패턴(27)의 하부면(27b)은 상기 제 1 패드 분리 패턴(6)의 상부면(6u)보다 상기 제 1 면(1a)에 가까울 수 있다. 즉, 상기 제 2 패드 분리 패턴(27)의 일부는 상기 제 1 패드 분리 패턴(6) 안으로 삽입될 수 있다. 상기 제 1 패드 분리 패턴(6)의 하부면(6b)은 상기 제 1 면(1a)과 공면을 이룰 수 있다.
또는 도 3b를 참조하면, 상기 제 2 패드 분리 패턴(27)의 하부면(27b)의 높이는 상기 제 1 패드 분리 패턴(6)의 상부면(6u)의 높이와 같을 수 있다. 상기 제 1 패드 분리 패턴(6)의 상기 상부면(6u)의 폭은 상기 제 2 패드 분리 패턴(27)의 상기 하부면(27b)의 폭 보다 넓을 수 있다.
또는 도 3c를 참조하면, 상기 제 2 패드 분리 패턴(27)의 하부면(27b)의 높이는 상기 제 1 패드 분리 패턴(6)의 상부면(6u)의 높이와 같을 수 있다. 상기 제 1 패드 분리 패턴(6)의 상기 상부면(6u)의 폭은 상기 제 2 패드 분리 패턴(27)의 상기 하부면(27b)의 폭과 동일할 수 있다.
또는 도 3d를 참조하면, 상기 제 2 패드 분리 패턴(27)의 한쪽 하단부는 상기 제 1 패드 분리 패턴(6) 옆으로 돌출될 수 있다. 상기 제 1 패드 분리 패턴(6)의 한쪽 상단부는 상기 제 2 패드 분리 패턴(27)의 옆으로 돌출될 수 있다. 상기 제 2 패드 분리 패턴(27)은 상기 제 1 패드 분리 패턴(6)과 접하는 제 1 하부면(27b1)과 상기 제 1 패드 분리 패턴(6) 옆으로 돌출된 제 2 하부면(27b2)을 포함할 수 있다. 상기 제 2 하부면(27b2)은 상기 제 1 하부면(27b1) 보다 상기 반도체 기판(1)의 상기 제 1 면(1a)에 가까울 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 관통 비아(39)는 상기 제 2 매립 절연막(25), 상기 고정 전하막(23), 상기 반도체 기판(1) 및 상기 층간절연막(15)의 일부에 형성되는 관통 비아 홀(33) 안에 배치될 수 있다. 상기 관통 비아(39)는 상기 배선들(17) 중 하나와 접할 수 있다. 상기 관통 비아(39)는 서로 다른 제 1 금속막(35)과 제 2 금속막(37)을 포함할 수 있다. 상기 제 1 금속막(35)은 상기 제 2 금속막(37) 보다 작은 전기저항을 가질 수 있다. 상기 제 2 금속막(37)의 갭필(Gap-fill) 특성은 상기 제 1 금속막(35) 보다 우수할 수 있다. 상기 제 1 금속막(35)은 예를 들면 텅스텐일 수 있다. 상기 제 2 금속막(37)은 예를 들면 알루미늄막일 수 있다. 상기 패드부(39p)는 상기 제 2 매립 절연막(25) 밖으로 돌출될 수 있다. 상기 패드부(39p)는 상기 관통 비아 홀(33) 안에 배치되는 상기 관통 비아(39) 보다 넓은 폭을 가질 수 있다.
상기 픽셀 영역(C)에는 상기 단위 화소들(UP1, UP2, UP3, UP4)을 각각 분리시키는 픽셀 분리 패턴(29)이 배치될 수 있다. 상기 픽셀 분리 패턴(29)은 평면적으로 그물망 형태를 가질 수 있다. 상기 픽셀 분리 패턴(29)은 상기 제 2 면(1b)으로부터 상기 제 1 면(1a)으로 연장되는 픽셀 분리 트렌치(21b) 안에 배치될 수 있다. 상기 픽셀 분리 패턴(29)은 상기 고정 전하막(23)과 상기 제 2 매립 절연막(25)을 포함할 수 있다. 상기 고정 전하막(23)은 상기 제 2 면(1b)으로부터 연장되어 상기 픽셀 분리 트렌치(21b)의 내부 표면을 콘포말하게 덮을 수 있다. 상기 제 2 매립 절연막(25)은 상기 픽셀 분리 트렌치(21b)를 채울 수 있다. 상기 픽셀 분리 패턴(29)은 상기 제 1 면(1a)으로부터 이격될 수 있다. 상기 제 1 면(1a)과 상기 픽셀 분리 패턴(29) 사이에는 픽셀 분리 영역(13)이 배치될 수 있다. 상기 픽셀 분리 영역(13)은 상기 반도체 기판(1)에 도핑된 불순물과 동일한 타입인, 예를 들면 P타입의 불순물로 도핑된 영역일 수 있다. 상기 픽셀 분리 영역(13)에 도핑된 불순물의 농도는 상기 반도체 기판(1)에 도핑된 불순물의 농도보다 높을 수 있다. 상기 픽셀 분리 영역(13)은 상기 제 1 면(1a)에 인접한 곳에 배치되어 활성 영역을 정의하는 소자 분리 역할을 할 수 있다. 상기 픽셀 분리 트렌치(21b)가 상기 제 1 면(1a)에까지 이르도록 형성되지 않고, 상기 픽셀 분리 영역(13)이 배치되므로, 암전류를 감소시킬 수 있다. 상기 제 2 패드 분리 패턴(27)의 하부면(27b)과 상기 제 2 면(1b) 사이의 제 1 거리(D1)은 상기 픽셀 분리 패턴(29)의 하부면(29b)과 상기 제 2 면(1b) 사이의 제 2 거리(D2)와 같거나 보다 짧을 수 있다. 즉, 상기 제 1 면(1a)으로부터 상기 제 2 패드 분리 패턴(27)까지의 제 3 거리(D3)는 상기 제 1 면(1a)으로부터 상기 픽셀 분리 패턴(29)까지의 제 4 거리(D4)와 같거나 보다 멀 수 있다. 상기 반도체 기판(1)의 상기 제 2 면(1b)으로부터 상기 픽셀 분리 영역(13)까지의 거리는 상기 반도체 기판(1)의 상기 제 2 면(1b)으로부터 상기 제 1 패드 분리 패턴(6)까지의 거리와 실질적으로 동일할 수 있다.
상기 로직 영역(B)에는 상기 로직 트랜지스터(LTR)의 활성 영역을 정의하는 로직 분리 패턴(7b)이 배치될 수 있다. 상기 로직 분리 패턴(7b)은 상기 제 1 면(1a)으로부터 상기 제 2 면(1b)으로 연장되는 로직 분리 트렌치(9) 안에 배치될 수 있다. 상기 로직 분리 패턴(7b)은 상기 제 1 매립 절연 패턴(7a)과 동일한 물질로 형성될 수 있다. 상기 제 1 패드 분리 패턴(6)의 상부면(6u)과 상기 제 1 면(1a) 간의 제 5 거리(D5)는 상기 로직 분리 패턴(7b)의 상부면(7bu)과 상기 제 1 면(1a) 간의 제 6 거리(D6) 보다 클 수 있다. 예를 들면 상기 제 5 거리(D5)는 상기 제 6 거리(D6)의 약 두 배일 수 있다. 즉, 상기 제 2 면(1b)으로부터 상기 제 1 패드 분리 패턴(6)까지의 제 7 거리(D7)는 상기 제 2 면(1b)으로부터 상기 로직 분리 패턴(7b)까지의 제 8 거리(D8)보다 짧을 수 있다.
도 4는 도 1의 'P1' 부분을 확대한 평면도이다. 도 5는 도 4를 II-II'선으로 자른 단면도이다. 도 6은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 1, 2, 4, 5 및 6을 참조하면, 상기 단위 화소들(UP1, UP2, UP3, UP4)은 서로 인접하는 제 1 단위 화소(UP1), 제 2 단위 화소(UP2), 제 3 단위 화소(UP3) 및 제 4 단위 화소(UP4)를 포함할 수 있다. 상기 제 1 단위 화소(UP1), 상기 제 2 단위 화소(UP2), 상기 제 3 단위 화소(UP3) 및 상기 제 4 단위 화소(UP4)은 하나의 부유 확산 영역(FD)을 공유할 수 있다. 상기 제 1 단위 화소(UP1)는 제 1 전송 게이트(TG1)과 상기 반도체 기판(1) 내에 배치되는 제 1 광전변환부(PD1)를 포함할 수 있다. 상기 제 1 전송 게이트(TG1)은 상기 제 2 내지 제 4 단위 화소들(UP2, UP3, UP4)에 인접하는 상기 제 1 단위 화소(UP1)의 모서리에 인접하도록 배치될 수 있다. 상기 제 2 단위 화소(UP2)는 제 2 전송 게이트(TG2)과 상기 반도체 기판(1) 내에 배치되는 제 2 광전변환부(PD2)를 포함할 수 있다. 상기 제 2 전송 게이트(TG2)은 상기 제 1, 3 및 4 단위 화소들(UP1, UP3, UP4)에 인접하는 상기 제 2 단위 화소(UP2)의 모서리에 인접하도록 배치될 수 있다. 상기 제 1 및 제 2 단위 화소들(UP1, UP2)은 각각 제 1 방향(X)에 평행한 제 3 폭(W3)과 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)에 평행한 제 4 폭(W4)을 가질 수 있다. 상기 제 3 폭(W3)은 상기 제 4 폭(W4)과 실질적으로 동일할 수 있다.
상기 제 3 단위 화소(UP3)와 상기 제 4 단위 화소(UP4)의 일 부분들에는 리셋 게이트(RG), 선택 게이트(SEL) 및 소오스 팔로워 게이트(SF)가 배치될 수 있다. 예를 들면 상기 제 3 단위 화소(UP3)에는 제 3 전송 게이트(TG3), 상기 반도체 기판(1) 내에 배치되는 제 3 광전변환부(PD3), 상기 리셋 게이트(RG) 및 소오스 팔로워 게이트(SF)의 일부분이 배치될 수 있다. 상기 제 4 단위 화소(UP4)에는 제 4 전송 게이트(TG4), 상기 반도체 기판(1) 내에 배치되는 제 4 광전변환부(PD4), 상기 선택 게이트(SEL) 및 소오스 팔로워 게이트(SF)의 일부분이 배치될 수 있다. 상기 제 3 단위 화소(UP3)와 상기 제 4 단위 화소(UP4)는 각각 상기 리셋 게이트(RG), 상기 선택 게이트(SEL) 및 상기 소오스 팔로워 게이트(SF)의 배치를 위해, 상기 제 2 방향(Y)으로 평행하며, 상기 제 4 폭(W4) 보다 넓은 제 5 폭(W5)을 가질 수 있다. 즉, 상기 제 4 폭(W4)에 대응되는 상기 픽셀 분리 패턴(29)의 길이는 상기 제 5 폭(W5)에 대응되는 상기 픽셀 분리 패턴(29)의 길이보다 짧을 수 있다. 상기 제 3 단위 화소(UP3)와 상기 제 4 단위 화소(UP4)는 각각 상기 제 1 방향(X)과 평행한 상기 제 3 폭(W3)을 가질 수 있다.
상기 제 1 내지 제 4 광전변환부들(PD1, PD2, PD3, PD4)은 상기 반도체 기판(1)에 도핑된 불순물의 도전형과 반대되는 도전형으로, 예를 들면 N형의 불순물이 도핑된 영역을 포함할 수 있다. 상기 N형의 불순물이 도핑된 영역은 주변의 상기 반도체 기판(1)에 도핑된 P형 불순물의 영역과 PN 접합을 이루어, 빛이 입사되는 경우 전자-정공 쌍을 생성할 수 있다.
상기 부유 확산 영역(FD)는 상기 반도체 기판(1)에 도핑된 불순물의 도전형과 반대되는 도전형으로, 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 부유 확산 영역(FD) 아래에는 상기 픽셀 분리 패턴(29)이 배치될 수 있다. 상기 픽셀 분리 패턴(29)과 상기 부유 확산 영역(FD) 사이에는 보조 픽셀 분리 영역(14)이 배치될 수 있다. 상기 보조 픽셀 분리 영역(14)은 상기 픽셀 분리 영역(13)과 동일한 도전형의 불순물이 동일한 농도로 도핑될 수 있다. 상기 픽셀 분리 영역(13)은 예를 들면 제 3 단위 화소(UP3)에서 리셋 게이트(RG) 아래의 채널 영역과 제 3 광전 변환부(PD3) 사이에 개재되어 상기 제 3 광전 변환부(PD3)에서 생성된 전하가 상기 리셋 게이트(RG) 아래의 채널 영역으로 유입되는 것을 방지할 수 있다.
도 4 및 도 6을 참조하면, 상기 제 1 내지 제 4 단위 화소들(UP1, UP2, UP3, UP4)에서 생성된 전하들은 순차적으로 전송될 수 있다. 먼저, 상기 리셋 게이트(RG)를 포함하는 리셋 트랜지스터의 드레인과 상기 소오스 팔로워 게이트(SF)를 포함하는 소오스 팔로워 트랜지스터의 드레인에 전원전압(Vdd)을 인가하여 상기 부유 확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 상기 리셋 트랜지스터를 오프(OFF)시키고, 상기 제 1 전송 게이트(TG1)에 전압을 인가하여 상기 제 1 광전변환부(PD1)에서 생성된 전하들을 상기 부유 확산 영역(FD)로 이동시켜 축적시킨다. 축적된 전하량에 비례하여 상기 소오스 팔로워 게이트(SF)의 바이어스가 변하여, 상기 소오스 팔로워 트랜지스터의 소오스 전위의 변화를 초래하게 된다. 이때 상기 선택 게이트(SEL)를 가지는 선택 트랜지스터를 온(ON) 시키면, 신호 독출 라인(Vout)으로 전하에 의한 신호가 읽히게 된다. 그 다음 제 2 내지 제 4 단위 화소들(UP2, UP3, UP4)에 대해 동일한 작업이 진행될 수 있다.
다시 도 2를 참조하면, 상기 제 2 매립 절연막(25) 상에는 제 2 패시베이션막(41)이 배치될 수 있다. 상기 제 2 패시베이션막(41)은 예를 들면 실리콘 질화막이나 폴리이미드로 형성될 수 있다. 상기 픽셀 영역(C)에서 상기 제 2 패시베이션막(41) 상에는 칼라 필터들(43a, 43b)이 배치될 수 있다. 상기 칼라 필터들(43a, 43b)은 예를 들면 적색, 녹색 및 청색일 수 있다. 상기 칼라 필터들(43a, 43b) 상에는 마이크로 렌즈들(45)이 배치될 수 있다. 도면들에서 상기 칼라 필터들(43a, 43b)과 상기 마이크로 렌즈들(45)은 상기 제 2 면(1b) 상의 상기 제 2 패시베이션막(41) 상에 배치되었으나, 이와는 다르게 상기 제 1 면(1a) 상의 상기 제 1 패시베이션막(19) 상에 배치될 수도 있다. 상기 패드 영역(A)에서 상기 제 2 패시베이션막(41)은 상기 패드부(39p)의 측벽을 덮되 상기 패드부(39p)의 상부면을 일부 노출시킬 수 있다.
도 7 내지 도 15는 도 2의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 7을 참조하면, 패드 영역(A), 로직 영역(B) 및 픽셀 영역(C)을 포함하는 반도체 기판(1)을 준비한다. 상기 반도체 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 픽셀 영역(C)의 상기 반도체 기판(1)은 예를 들면 P형의 불순물로 도핑될 수 있다. 상기 패드 영역(A)에서 상기 제 1 면(1a)에 인접한 상기 반도체 기판(1)을 식각하여 제 1 패드 분리 트렌치(3)를 형성할 수 있다.
도 8을 참조하면, 상기 반도체 기판(1)의 상기 제 1 면(1a)의 전면 상에 마스크막을 콘포말하게 형성할 수 있다. 상기 마스크막은 예를 들면 실리콘 질화막일 수 있다. 상기 마스크막은 상기 제 1 패드 분리 트렌치(3)의 내벽을 콘포말하게 덮도록 형성될 수 있다. 상기 마스크막은 상기 제 1 패드 분리 트렌치(3)를 채우지 못한다. 도시하지는 않았지만, 상기 마스크막 상에 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 로직 영역(B)에서 상기 마스크막을 패터닝하여 로직 분리 트렌치(9)를 한정하는 마스크 패턴(5a)을 형성할 수 있다. 상기 포토레지스트 패턴을 제거할 수 있다. 상기 마스크 패턴(5a)을 식각 마스크로 이용하여 상기 로직 영역(B)에서 상기 반도체 기판(1)을 식각하여 상기 로직 분리 트렌치(9)를 형성할 수 있다. 상기 마스크 패턴(5a) 상에 제 1 매립 절연막(7)을 적층하여 상기 로직 분리 트렌치(9)와 상기 제 1 패드 분리 트렌치(3)를 채울 수 있다. 상기 제 1 매립 절연막(7)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 1, 도 4 및 도 9를 참조하면, CMP(Chemical Mechanical Polishing)공정이나 에치백(Etch-back) 공정과 같은 평탄화 식각 공정을 진행하여 상기 반도체 기판(1)의 상기 제 1 면(1a) 상의 상기 마스크 패턴(5a)과 상기 제 1 매립 절연막(7)을 제거하여 상기 패드 영역(A)에서 라이너 절연 패턴(5b)과 제 1 매립 절연 패턴(7a)으로 이루어지는 제 1 패드 분리 패턴(6)을 형성하는 동시에 상기 로직 영역(B)에서 로직 분리 패턴(7b)을 형성할 수 있다. 그리고 이온주입 공정을 진행하여 상기 픽셀 영역(C)에서 각 단위 화소들(UP1, UP2, UP3, UP4) 안에 제 1 내지 제 4 광전 변환부들(PD1, PD2, PD3, PD4)을 형성할 수 있다.
도 1, 도 4 및 도 10을 참조하면, 이온주입 공정을 진행하여 상기 픽셀 영역(C)에서 상기 제 1 면(1a)에 인접한 상기 반도체 기판(1) 내에 각 단위 화소들(UP1, UP2, UP3, UP4)에서 활성 영역을 정의하는 픽셀 분리 영역(13)을 형성할 수 있다. 상기 반도체 기판(1)의 상기 제 1 면(1a) 상에 전송 게이트들(TG1, TG2, TG3, TG4), 리셋 게이트들(RG), 소오스 팔로워 게이트들(SF) 및 선택 게이트들(SEL)을 형성할 수 있다. 이온주입 공정을 진행하여 부유 확산 영역(FD)과 상기 게이트들(TG, RG, SF, SEL) 옆에 소오스/드레인 영역을 형성할 수 있다. 이때 상기 로직 영역(B)에서 로직 트랜지스터(LTR)도 형성될 수 있다.
도 11을 참조하면, 상기 반도체 기판(1)의 상기 제 1 면(1a) 상에 층간절연막(15)과 배선들(17)을 형성할 수 있다. 그리고 상기 층간절연막(15) 상에 제 1 패시베이션막(19)을 형성할 수 있다. 그리고 상기 반도체 기판(1)을 뒤집어 상기 제 2 면(1b)이 위를 향하도록 할 수 있다.
도 12를 참조하면, 상기 제 2 면(1b)에 인접한 상기 반도체 기판(1)을 식각하여 상기 패드 영역(A)에 상기 제 1 패드 분리 패턴(6)을 노출시키는 제 2 패드 분리 트렌치(21a)를 형성하는 동시에 상기 픽셀 영역(C)에서 상기 픽셀 분리 영역(13)을 노출시키는 픽셀 분리 트렌치(21b)를 형성할 수 있다. 상기 제 2 패드 분리 트렌치(21a)의 폭은 상기 픽셀 분리 트렌치(21b)의 폭보다 넓게 형성될 수 있다. 상기 식각 공정에서 상기 제 1 패드 분리 패턴(6)은 식각 정지막으로서 역할을 할 수 있다. 이로써, 상기 픽셀 분리 트렌치(21b)의 깊이를 정밀하게 조절할 수 있으며 신뢰성이 향상된 이미지 센서를 제조할 수 있다. 도 3a에서처럼 상기 제 1 패드 분리 패턴(6)의 상기 상부면(6u)의 제 1 폭(W1)은 상기 제 2 패드 분리 패턴(27)의 상기 하부면(27b)의 제 2 폭(W2) 보다 넓게 형성되는 경우, 상기 패드 분리 트렌치(21a)를 형성하는 식각 공정에서 오정렬을 방지할 수 있다. 상기 픽셀 영역(C)에서 픽셀 분리 트렌치(21b)의 바닥에는 식각 정지막의 역할을 하는 상기 제 1 패드 분리 패턴(6)이 없으므로 상기 픽셀 분리 트렌치(21b)는 상기 제 2 패드 분리 트렌치(21a)보다 깊게 형성될 수 있다.
상기 제 1 패드 분리 패턴(6)에 의해 상기 제 2 패드 분리 트렌치(21a)와 상기 픽셀 분리 트렌치(21b)는 동시에 형성될 수 있다. 만약 제 1 패드 분리 패턴(6)이 없다면, 상기 관통 비아(39)를 상기 반도체 기판(1)과 절연시키기 위해, 상기 제 2 패드 분리 트렌치(21a)는 보다 더 깊은 깊이로 형성되어야 한다. 즉, 이 경우, 상기 제 2 패드 분리 트렌치(21a)는 상기 층간절연막(15)을 노출시키도록 상기 제 1 면(1a)에 이르도록 형성되어야 한다. 이때 상기 제 2 패드 분리 트렌치(21a)와 상기 픽셀 분리 트렌치(21b)는 식각 깊이가 달라 동시에 형성되기 어려울 수 있다. 만약 상기 제 2 패드 분리 트렌치(21a)와 상기 픽셀 분리 트렌치(21b) 중 어느 하나를 먼저 형성하고 그 다음 나머지를 형성한다면 이들을 형성하기 위한 포토레지스트 패턴이 상기 제 2 패드 분리 트렌치(21a)와 상기 픽셀 분리 트렌치(21b) 중 하나 안에 남게 되어 불량이 발생될 수 있다. 그러나 본 발명에서는 상기 제 1 패드 분리 패턴(6)에 의해 상기 제 2 패드 분리 트렌치(21a)와 상기 픽셀 분리 트렌치(21b)는 동시에 형성될 수 있으므로, 이러한 불량을 방지할 수 있다.
도 13을 참조하면, 상기 반도체 기판(1)의 상기 제 2 면(1b)의 전면 상에 고정 전하막(23)을 콘포말하게 형성할 수 있다. 상기 고정 전하막(23) 상에 제 2 매립 절연막(25)을 적층하여 상기 제 2 패드 분리 트렌치(21a)와 상기 픽셀 분리 트렌치(21b)를 채울 수 있다. 이로써 상기 제 2 패드 분리 트렌치(21a) 안에 제 2 패드 분리 패턴(27)을 형성함과 동시에 상기 픽셀 분리 트렌치(21b) 안에 각 단위 화소들(UP1, UP2, UP3, UP4)을 분리하는 픽셀 분리 패턴(29)을 형성할 수 있다. 도시하지는 않았지만, 상기 제 2 매립 절연막(25)의 상부면에 대하여 평탄화 식각 공정을 진행하여 상기 제 2 매립 절연막(25)의 상부면을 평탄하게 만들 수 있다.
도 14를 참조하면, 상기 패드 영역(A)에서 상기 제 2 매립 절연막(25), 상기 고정 전하막(23), 상기 반도체 기판(1) 및 상기 층간절연막(15)의 일부를 패터닝하여 상기 배선(17)을 노출시키는 관통 비아 홀(33)을 형성할 수 있다.
도 15를 참조하면, 상기 반도체 기판(1)의 상기 제 2 면(1b)의 전면 상에 제 1 금속막(35)을 형성하여 상기 관통 비아 홀(33)의 내부 표면을 덮을 수 있다. 상기 제 1 금속막(35) 상에 제 2 금속막(37)을 형성하여 상기 관통 비아 홀(33)을 채울 수 있다. 상기 제 1 금속막(35)은 예를 들면 텅스텐일 수 있고 상기 제 2 금속막(37)은 예를 들면 알루미늄일 수 있다. 상기 제 2 금속막(37)과 상기 제 1 금속막(35)을 패터닝하여 상기 관통 비아 홀(33) 안에 관통 비아(39)를 형성하는 동시에 상기 제 2 매립 절연막(25) 상에 패드부(39p)를 형성할 수 있다.
후속으로 도 2를 참조하면, 상기 반도체 기판(1)의 상기 제 2 면(1b) 상에 제 2 패시베이션막(41)을 콘포말하게 형성하고 패터닝하여 상기 패드부(39p)를 노출시킬 수 있다. 상기 픽셀 영역(C)에서 상기 제 2 패시베이션막(41) 상에 칼라 필터들(43a, 43b)과 마이크로 렌즈들(45)을 형성할 수 있다.

Claims (20)

  1. 픽셀 영역과 패드 영역을 포함하며, 서로 대향되는 제 1 면과 제 2 면을 포함하는 반도체 기판;
    상기 패드 영역에 배치되며 상기 제 1 면으로부터 상기 제 2 면으로 연장되는 제 1 패드 분리 패턴;
    상기 패드 영역에 배치되며 상기 제 2 면으로부터 상기 제 1 면으로 연장되며 상기 제 1 패드 분리 패턴과 접하는 제 2 패드 분리 패턴; 및
    상기 픽셀 영역에 배치되며 상기 제 2 면으로부터 상기 제 1 면으로 연장되는 픽셀 분리 패턴을 포함하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 픽셀 분리 패턴은 상기 제 1 면과 이격되며, 상기 픽셀 분리 패턴과 상기 제 1 면 사이에 배치되며 상기 픽셀 분리 패턴과 접하는 픽셀 분리 영역을 더 포함하는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 제 1 패드 분리 패턴의 폭은 상기 제 2 패드 분리 패턴의 폭보다 넓은 이미지 센서.
  4. 제 1 항에 있어서,
    상기 제 2 패드 분리 패턴의 일부는 상기 제 1 패드 분리 패턴 속으로 연장되는 이미지 센서.
  5. 제 1 항에 있어서,
    상기 제 1 패드 분리 패턴은 상기 제 1 면에 인접한 제 1 패드 분리 트렌치 안에 배치되고,
    상기 제 1 패드 분리 패턴은 상기 제 1 패드 분리 트렌치의 내부 표면을 콘포말하게 덮는 라이너 절연 패턴과 상기 제 1 패드 분리 트렌치를 채우는 제 1 매립 절연 패턴을 포함하는 이미지 센서.
  6. 제 5 항에 있어서,
    상기 제 2 패드 분리 패턴은 상기 제 2 면에 인접한 제 2 패드 분리 트렌치 안에 배치되고,
    상기 제 2 패드 분리 패턴은 상기 제 2 패드 분리 트렌치의 내부 표면을 콘포말하게 덮는 고정 전하막과 상기 제 2 패드 분리 트렌치를 채우는 제 2 매립 절연막을 포함하는 이미지 센서.
  7. 제 6 항에 있어서,
    상기 고정 전하막과 상기 제 2 매립 절연막은 연장되어 상기 제 2 면을 덮는 이미지 센서.
  8. 제 6 항에 있어서,
    상기 픽셀 분리 패턴은 상기 제 2 면에 인접한 픽셀 분리 트렌치 안에 배치되고,
    상기 고정 전하막은 연장되어 상기 픽셀 분리 트렌치의 내부 표면을 콘포말하게 덮고,
    상기 제 2 매립 절연막은 상기 픽셀 분리 트렌치를 채우는 이미지 센서.
  9. 제 1 항에 있어서,
    상기 반도체 기판은 로직 영역을 더 포함하며,
    상기 이미지 센서는,
    상기 로직 영역에 배치되며 상기 제 1 면으로부터 상기 제 2 면으로 연장되며 상기 제 2 면과 이격되는 로직 분리 패턴을 더 포함하며,
    상기 제 2 면으로부터 상기 제 1 패드 분리 패턴까지의 수직 거리는 상기 제 2 면으로부터 상기 로직 분리 패턴까지의 수직 거리보다 짧은 이미지 센서.
  10. 제 1 항에 있어서,
    상기 제 1 면에 배치되는 층간절연막;
    상기 층간절연막 내에 배치되는 배선; 및
    상기 패드 영역에서 상기 반도체 기판과 상기 층간절연막을 관통하여 상기 배선과 접하는 관통 비아를 더 포함하되,
    상기 제 1 패드 분리 패턴과 상기 제 2 패드 분리 패턴은 평면적으로 상기 관통 비아를 둘러싸는 이미지 센서.
  11. 제 10 항에 있어서,
    상기 관통 비아는 상기 제 1 패드 분리 패턴과 상기 제 2 패드 분리 패턴 모두로부터 이격되고,
    상기 관통 비아는 상기 반도체 기판과 접하는 제 1 금속막과 상기 반도체 기판과 이격되는 제 2 금속막을 포함하는 이미지 센서.
  12. 제 11 항에 있어서,
    상기 제 1 금속막의 전기 저항은 상기 제 2 금속막의 전기 저항 보다 작은 이미지 센서.
  13. 제 1 항에 있어서,
    상기 제 1 면으로부터 상기 제 2 패드 분리 패턴까지의 수직 거리는 상기 제 1 면으로부터 상기 픽셀 분리 패턴까지의 수직 거리와 같거나 보다 먼 이미지 센서.
  14. 제 1 항에 있어서,
    상기 화소 영역은 서로 이웃하는 제 1 단위 화소, 제 2 단위 화소, 제 3 단위 화소 및 제 4 단위 화소를 포함하고,
    상기 제 1 단위 화소와 상기 제 2 단위 화소는 제 1 방향으로 인접하고,
    상기 제 1 단위 화소와 상기 제 3 단위 화소는 상기 제 1 방향과 교차하는 제 2 방향으로 인접하고,
    상기 제 1 내지 제 4 단위 화소들의 상기 제 1 방향에 평행한 폭들은 실질적으로 서로 동일하되,
    상기 제 2 방향에 평행한 상기 제 1 단위 화소의 폭은 상기 제 2 방향에 평행한 상기 제 3 단위 화소의 폭과 다른 이미지 센서.
  15. 제 14 항에 있어서,
    상기 제 1 단위 화소, 상기 제 2 단위 화소, 상기 제 3 단위 화소 및 상기 제 4 단위 화소는 하나의 그룹 단위 화소를 구성하고,
    상기 이미지 센서는,
    상기 그룹 단위 화소의 중심에 배치되는 부유 확산 영역; 및
    상기 부유 확산 영역과 상기 픽셀 분리 패턴 사이에 배치되는 보조 픽셀 분리 영역을 더 포함하는 이미지 센서.
  16. 패드 영역과 픽셀 영역을 포함하며, 서로 대향되는 제 1 면과 제 2 면을 포함하는 반도체 기판을 준비하는 단계;
    상기 패드 영역에서 상기 제 1 면에 인접한 상기 반도체 기판 내에 제 1 패드 분리 패턴을 형성하는 단계; 및
    상기 제 2 면에 인접한 상기 반도체 기판을 식각하여 상기 패드 영역에서 상기 제 1 패드 분리 패턴을 노출시키는 제 1 트렌치를 형성하고, 상기 픽셀 영역에서 제 2 트렌치를 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
  17. 제 16 항에 있어서,
    상기 반도체 기판은 로직 영역을 더 포함하고,
    상기 방법은,
    상기 패드 영역에서 제 3 트렌치를 형성하는 단계;
    상기 제 3 트렌치의 내부 표면을 콘포말하게 덮으며 상기 로직 영역에서 개구부를 가지는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 로직 영역의 상기 반도체 기판에 제 4 트렌치를 형성하는 단계;
    매립 절연막을 형성하여 상기 제 3 트렌치와 상기 제 4 트렌치를 채우는 단계; 및
    상기 반도체 기판의 상기 제 1 면상의 상기 마스크 패턴과 상기 매립 절연막을 제거하여, 상기 제 3 트렌치 안에 상기 마스크 패턴과 상기 매립 절연막으로 구성되는 상기 제 1 패드 분리 패턴을 형성하고, 상기 제 4 트렌치 안에 상기 매립 절연막으로 구성되는 로직 분리 패턴을 형성하는 단계를 더 포함하는 이미지 센서의 제조 방법.
  18. 제 16 항에 있어서,
    상기 반도체 기판은 로직 영역을 더 포함하고,
    상기 방법은,
    상기 패드 영역에서 제 3 트렌치를 형성하는 단계;
    상기 제 3 트렌치의 내부 표면을 콘포말하게 덮으며 상기 로직 영역에서 개구부를 가지는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 로직 영역의 상기 반도체 기판에 제 4 트렌치를 형성하는 단계;
    매립 절연막을 형성하여 상기 제 3 트렌치와 상기 제 4 트렌치를 채우는 단계; 및
    상기 반도체 기판의 상기 제 1 면상의 상기 마스크 패턴과 상기 매립 절연막을 제거하여, 상기 제 3 트렌치 안에 상기 마스크 패턴과 상기 매립 절연막으로 구성되는 상기 제 1 패드 분리 패턴을 형성하고, 상기 제 4 트렌치 안에 상기 매립 절연막으로 구성되는 로직 분리 패턴을 형성하는 단계를 더 포함하는 이미지 센서의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 패드 분리 패턴은 상기 제 1 트렌치를 형성할 때 식각 정지막으로 사용되는 이미지 센서의 제조 방법.
  20. 제 16 항에 있어서,
    상기 제 1 패드 분리 패턴의 폭은 상기 제 1 트렌치의 폭보다 넓게 형성되는 이미지 센서의 제조 방법.
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