CN116093021A - 半导体结构、堆叠芯片及制作方法 - Google Patents

Abstract

本公开是关于一种半导体结构、堆叠芯片及制作方法，半导体结构的制作方法包括：形成第一分体，第一分体包括导电柱；形成第二分体，第二分体包括衬底、贯穿衬底的第一通孔以及设置于衬底上的半导体器件；将导电柱与第一通孔插接，以将第一分体与第二分体连接。通过将第一分体上的导电柱与第二分体上的第一通孔插接实现第一分体和第二分体的连接，导电柱与半导体器件分属于不同的分体上进行制作，从而避免了相互间的干扰和影响，提高了半导体器件的可靠性。

Description

半导体结构、堆叠芯片及制作方法

技术领域

本公开涉及半导体技术领域，具体是一种半导体结构、堆叠芯片及制作方法。

背景技术

3D堆叠技术是指把多个芯片通过互连技术层层堆叠，形成信号互连的立体集成结构，硅通孔技术由于其数据传输快、功耗低的特点，已成为应用最广泛的互连技术。

然而，采用上述的堆叠工艺形成的立体集成结构存在半导体器件易受损，可靠性差的问题。

发明内容

为克服相关技术中存在的问题，本公开提供一种半导体结构、堆叠芯片及制作方法。

根据本公开实施例的第一方面，提供一种半导体结构的制作方法，所述半导体结构的制作方法包括：形成第一分体，所述第一分体包括导电柱；

形成第二分体，所述第二分体包括衬底、贯穿所述衬底的第一通孔以及设置于所述衬底上的半导体器件；

将所述导电柱与所述第一通孔插接，以将所述第一分体与所述第二分体连接。

本公开的一些实施例中，形成第二分体，包括：

于所述衬底上形成贯穿的所述第一通孔；

在形成所述第一通孔的所述衬底上形成所述半导体器件，得到所述第二分体。

本公开的一些实施例中，形成第一分体，包括：

形成重布线层；

于所述重布线层上形成堆叠的隔离层和牺牲层；

于所述牺牲层上形成第一掩膜层，所述第一掩膜层具有第一预设图案，所述第一预设图案包括多个第一开口；

基于所述第一掩膜层，经各所述第一开口刻蚀所述隔离层和所述牺牲层，以形成贯穿所述隔离层和所述牺牲层的第二通孔；

于所述第二通孔内形成所述导电柱；

去除所述牺牲层。

本公开的一些实施例中，于所述衬底上形成贯穿的所述第一通孔，包括：

于所述衬底上形成第二掩膜层，所述第二掩膜层具有第二预设图案，所述第二预设图案包括与所述多个第一开口一一对应设置的多个第二开口；

基于所述第二掩膜层，经各所述第二开口刻蚀所述衬底，以形成贯穿所述衬底的所述第一通孔。

本公开的一些实施例中，所述第二开口的面积大于对应的所述第一开口的面积。

本公开的一些实施例中，基于所述第二掩膜层，经各所述第二开口刻蚀所述衬底，包括：

采用深反应离子刻蚀工艺经各所述第二开口刻蚀所述衬底。

本公开的一些实施例中，所述牺牲层的厚度与所述衬底的厚度相同。

本公开的一些实施例中，在形成所述第一通孔的所述衬底上形成所述半导体器件之前，形成第二分体还包括：

于所述第一通孔内形成填充结构；

在形成所述第一通孔的所述衬底上形成所述半导体器件之后，形成第二分体还包括：

去除所述填充结构。

根据本公开实施例的第二方面，提供一种堆叠芯片的制作方法，所述堆叠芯片的制作方法包括：

提供基础半导体芯片；

于所述基础半导体芯片上形成重布线层以及设置于所述重布线层上的导电柱，所述导电柱与所述重布线层连接；

形成待插半导体芯片，所述待插半导体芯片上设置有贯穿的第一通孔；

将所述导电柱与所述第一通孔插接，以将所述待插半导体芯片堆叠于所述基础半导体芯片上。

本公开的一些实施例中，形成待插半导体芯片，包括：

提供衬底；

于所述衬底上形成贯穿的所述第一通孔；

在形成所述第一通孔的所述衬底上形成半导体器件，得到所述待插半导体芯片。

本公开的一些实施例中，所述堆叠芯片的制作方法还包括：

将完成堆叠的待插半导体芯片作为新的基础半导体芯片，继续进行待插半导体芯片的堆叠。

根据本公开实施例的第三方面，提供一种半导体结构，所述半导体结构包括：

第一分体，所述第一分体包括导电柱；

第二分体，所述第二分体包括衬底、贯穿所述衬底的第一通孔以及设置于所述衬底上的半导体器件；

其中，所述导电柱与所述第一通孔插接，以将所述第一分体与所述第二分体连接。

本公开的一些实施例中，所述第一分体还包括重布线层以及覆盖所述重布线层的隔离层，所述导电柱穿过所述隔离层与所述重布线层连接，所述第二分体与所述隔离层相抵接。

本公开的一些实施例中，所述导电柱的顶面与所述第二分体的顶面平齐。

根据本公开实施例的第四方面，提供一种堆叠芯片，所述堆叠芯片包括堆叠设置的多个半导体芯片，位于下方的所述半导体芯片通过重布线层和导电柱与位于上方的所述半导体芯片连接，

位于上方的所述半导体芯片上设置有贯穿的第一通孔，所述导电柱的一端与所述重布线层连接，另一端插入所述第一通孔。

本公开的实施例提供的技术方案可以包括以下有益效果：通过将第一分体上的导电柱与第二分体上的第一通孔插接实现第一分体和第二分体的连接，导电柱与半导体器件分属于不同的分体上进行制作，从而避免了相互间的干扰和影响，提高了半导体器件的可靠性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

图1是一种半导体结构的制作方法中形成填充层后的示意图。

图2是一种半导体结构的制作方法中形成掩膜材料层后的示意图。

图3是一种半导体结构的制作方法中刻蚀填充层后的示意图。

图4是一种半导体结构的制作方法中形成导电柱后的示意图。

图5是根据一示例性实施例示出的半导体结构的制作方法流程图。

图6是根据一示例性实施例示出的形成第二分体的方法流程图。

图7是根据一示例性实施例示出的半导体结构的制作方法中形成第一分体后的示意图。

图8是根据一示例性实施例示出的半导体结构的制作方法中形成第二分体后的示意图。

图9是根据一示例性实施例示出的半导体结构的制作方法中将导电柱与第一通孔插接后的示意图。

图10是根据一示例性实施例示出的半导体结构的制作方法中形成贯穿的第一通孔后的示意图。

图11是根据一示例性实施例示出的形成第一分体的方法流程图。

图12是根据一示例性实施例示出的半导体结构的制作方法中形成重布线层后的示意图。

图13是根据一示例性实施例示出的半导体结构的制作方法中形成堆叠的隔离层和牺牲层后的示意图。

图14是根据一示例性实施例示出的半导体结构的制作方法中形成第一掩膜层后的示意图。

图15是根据一示例性实施例示出的半导体结构的制作方法中形成第二通孔后的示意图。

图16是根据一示例性实施例示出的半导体结构的制作方法中形成导电柱后的示意图。

图17是根据一示例性实施例示出的形成贯穿的第一通孔的方法流程图。

图18是根据一示例性实施例示出的半导体结构的制作方法中形成第二掩膜层后的示意图。

图19是根据另一示例性实施例示出的形成第二分体的方法流程图。

图20是根据另一示例性实施例示出的形成第二分体的方法中形成填充结构后的示意图。

图21是根据一示例性实施例示出的堆叠芯片的制作方法流程图。

图22是根据一示例性实施例示出的堆叠芯片的制作方法中形成重布线层以及设置于重布线层上的导电柱后的示意图。

图23是根据一示例性实施例示出的堆叠芯片的制作方法中形成待插半导体芯片后的示意图。

图24是根据一示例性实施例示出的堆叠芯片的制作方法中将导电柱与第一通孔插接后的示意图。

图25是根据一示例性实施例示出的形成待插半导体芯片的方法流程图。

图26是根据一示例性实施例示出的堆叠芯片的制作方法中继续进行待插半导体芯片堆叠后的示意图。

图27是根据一示例性实施例示出的堆叠芯片的结构示意图。

图中：

10-第一分体；11-导电柱；12-重布线层；13-隔离层；20-第二分体；21-衬底；22-第一通孔；23-半导体器件；30-牺牲层；40-第一掩膜层；50-第一开口；60-第二通孔；70-第二掩膜层；80-第二开口；90-填充结构；100-基础半导体芯片；110-待插半导体芯片；120-填充层；130-掩膜材料层；140-通孔；150-半导体芯片。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。

3D堆叠技术是指把不同功能的芯片或半导体结构通过互连技术层层堆叠，形成信号互连的立体集成，硅通孔技术(TSV，Through Silicon Via)由于其数据传输快、功耗低的特点，已成为应用最广泛的互连技术。现有的半导体结构的制作方法中，通常先于如图1所示的带有半导体器件23的半导体结构上形成填充层120，再于填充层120上形成如图2所示的掩膜材料层130，然后基于掩膜材料层130刻蚀填充层120以形成如图3所示的通孔140，最后在通孔140中填充金属形成如图4所示的导电柱11。然而，在上述制作过程中，刻蚀形成通孔140时会产生能量轰击，导致半导体器件23位置偏移，且刻蚀所产生的等离子气体也会对半导体器件23造成损伤，影响半导体器件23的可靠性。

基于此，本公开示例性实施例提供一种半导体结构的制作方法，通过将第一分体上的导电柱与第二分体上的第一通孔插接实现第一分体和第二分体的连接，导电柱与半导体器件分属于不同的分体上进行制作，从而避免了相互间的干扰和影响，提高了半导体器件的可靠性。

在一个示例性实施例中，参考图5所示，提供了一种半导体结构的制作方法，半导体结构的制作方法包括：

S100、形成第一分体，第一分体包括导电柱。

在步骤S100中，参考图7所示，第一分体10包括导电柱11，导电柱11的材料例如可以为铝(Al)、钨(W)、铜(Cu)、钛铝(TiAl)合金中的一种或至少两种的组合。导电柱11可采用原子层沉积工艺(Atomic Layer Deposition，ALD)、或者化学气相沉积工艺(ChemicalVapor Deposition，CVD)形成。

S200、形成第二分体，第二分体包括衬底、贯穿衬底的第一通孔以及设置于衬底上的半导体器件。

在步骤S200中，参考图8所示，第二分体20包括衬底21、贯穿衬底21的第一通孔22以及设置于衬底21上的半导体器件23，衬底21例如可以为掺杂磷的硅晶圆，第一通孔22的数量可设置与导电柱11的数量相同，用以容置各导电柱11，半导体器件23例如可以为互补金属氧化物半导体器件(CMOS，Complementary Metal Oxide Semiconductor)，作为实现半导体结构或芯片功能的基本单元。

S300、将导电柱与第一通孔插接，以将第一分体与第二分体连接。

在步骤S300中，参考图9所示，第一分体10的各导电柱11分别插入到第二分体20上对应的第一通孔22中，实现第一分体10与第二分体20的连接。

本实施例中，通过将第一分体10上的导电柱11与第二分体20上的第一通孔22插接实现第一分体10和第二分体20的连接，导电柱与半导体器件分属于不同的分体上进行制作，从而避免了相互间的干扰和影响，提高了半导体器件23的可靠性。

一实施例中，参考图6所示，形成第二分体20包括：

S210、于衬底上形成贯穿的第一通孔。

S220、在形成第一通孔的衬底上形成半导体器件，得到第二分体。

在步骤S210和步骤S220中，如图10所示，先于衬底21上形成的第一通孔22，再于形成第一通孔22后的衬底21上形成半导体器件23，得到如图8所示的第二分体，使形成第一通孔22的工艺步骤前置于形成半导体器件23的工艺步骤，避免形成第一通孔22的过程对半导体器件23造成干扰。

本实施例中，在形成第二分体20时，首先在衬底21上形成第一通孔22后再形成半导体器件23，由于第一通孔22的形成工艺是在半导体器件23形成工艺之前，从而避免了由于第一通孔22的形成过程对半导体器件23产生的干扰，提高了半导体器件23的可靠性。

一实施例中，参考图11所示，形成第一分体10包括：

S110、形成重布线层。

在步骤S110中，参考图12所示，形成重布线层12，重布线层12例如可以包括金属线条，通过金属线条实现前程工艺形成的结构与后程工艺形成的结构之间的电连接。金属线条的材料例如可以为铝、铜等金属材料。示例性地，可通过相连接的重布线层12与导电柱11实现堆叠的半导体结构例如芯片之间的电性互连。

S120、于重布线层上形成堆叠的隔离层和牺牲层。

在步骤S120中，参考图13所示，在重布线层12上形成堆叠的隔离层13和牺牲层30，隔离层13的材料例如可以为氮化硅，通过隔离层13将重布线层12与上层结构相互隔离。牺牲层30的材料例如可以为氧化硅，牺牲层30用于在后续形成容置导电柱11的通孔。

S130、于牺牲层上形成第一掩膜层，第一掩膜层具有第一预设图案，第一预设图案包括多个第一开口。

在步骤S130中，参考图14所示，第一掩膜层40可通过例如旋涂、显影、曝光等工艺形成，第一掩膜层40具有第一预设图案，第一预设图案包括多个第一开口50，第一开口50的数量和位置与后续形成的导电柱11的数量以及位置均一一对应。

各第一开口50的形状以及大小可以均完全相同，则后续形成的导电柱11的横截面形状以及横截面积也均完全相同，各第一开口50的形状以及大小也可以不完全相同，则后续形成的导电柱11的横截面形状以及横截面积也不完全相同。

S140、基于第一掩膜层，经各第一开口刻蚀隔离层和牺牲层，以形成贯穿隔离层和牺牲层的第二通孔。

在步骤S140中，参考图15所示，以具有第一预设图案的第一掩膜层40为掩膜，刻蚀牺牲层30和隔离层13，形成贯穿二者的第二通孔60，第二通孔60的数量与第一开口50的数量相同，位置对应。

S150、于第二通孔内形成导电柱。

在步骤S150中，参考图16所示，在第二通孔60内形成导电柱11，导电柱11的材料例如可以为铝(Al)、钨(W)、铜(Cu)、钛铝(TiAl)合金中的一种或至少两种的组合，导电柱11可采用原子层沉积工艺(Atomic Layer Deposition，ALD)、或者化学气相沉积工艺(ChemicalVapor Deposition，CVD)形成。示例性地，首先通过沉积工艺形成金属材料层，金属材料层覆盖牺牲层30的顶面并将第二通孔60填充，然后通过化学机械抛光(CMP，ChemicalMechanical Polishing)工艺对金属材料层进行平坦化处理，直至暴露出牺牲层30的顶面，保留的位于第二通孔60内的金属材料层即构成导电柱11。

S160、去除牺牲层。

在步骤S160中，可采用例如反应离子刻蚀、湿法刻蚀等刻蚀工艺去除掉牺牲层30，最终保留下的重布线层12、隔离层13与导电柱11形成如图7所示的第一分体10。

本实施例中，通过上述步骤最终保留下的重布线层12、隔离层13与导电柱11形成第一分体10，为后续工艺步骤提供了前置条件，保证最终形成的半导体结构能够通过层层堆叠实现互连。由于第一分体10在与第二分体20连接前，第一分体10中无半导体器件23的存在，第二通孔60的刻蚀形成和导电柱11的形成不会对半导体器件23造成干扰，提高了最终形成的半导体结构中半导体器件23的可靠性。

一实施例中，参考图17所示，于衬底21上形成贯穿的第一通孔22，包括：

S211、于衬底上形成第二掩膜层，第二掩膜层具有第二预设图案，第二预设图案包括与多个第一开口一一对应设置的多个第二开口。

在步骤S211中，参考图18所示，于衬底21上形成第二掩膜层70，第二掩膜层70可通过例如旋涂、显影、曝光等工艺形成，用于形成后续的第一通孔22。第二掩膜层70具有第二预设图案，第二预设图案包括多个第二开口80，第二开口80在第二掩膜层70中的数量和位置与第一开口50在第一掩膜层40中的数量和位置对应相同。

当各第一开口的形状以及大小均完全相同时，各第二开口80的形状以及大小也均完全相同，当各第一开口50的形状以及大小不完全相同时，则各第二开口80的形状以及大小也相对应的不完全相同。

S212、基于第二掩膜层，经各第二开口刻蚀衬底，以形成贯穿衬底的第一通孔。

在步骤S212中，以具有第二预设图案的第二掩膜层70为掩膜，刻蚀衬底21，形成如图10所示的贯穿的第一通孔22，由于第二开口80的数量和位置与第一开口50的数量和位置对应相同，故第一通孔22的数量和位置与导电柱11的数量和位置相同，导电柱11可与第一通孔22插接，实现第一分体10与第二分体20的连接。

本实施例中，通过上述步骤形成了第一通孔22，且第一通孔22的数量和位置均与导电柱11对应相同，为后续工艺提供了前置条件，使第一通孔22能够与导电柱11插接，实现第一分体10与第二分体20的连接。另外，由于第一通孔22的形成工艺是在半导体器件23形成工艺之前，从而避免了由于第一通孔22的形成过程对半导体器件23产生的干扰，提高了半导体器件23的可靠性。

一实施例中，第二开口80的面积大于对应的第一开口50的面积。

其中，第二开口80与第一开口50的横截面形状相同，示例性地，当导电柱11和第一通孔22的横截面形状为圆形时，形成第一通孔22的第二开口80和形成导电柱11的第一开口50的横截面形状也均为圆形，第二开口80的直径大于对应第一开口50的直径。

本实施例中，将第二开口80的面积设置为大于第一开口50的面积，可使通过第二开口80形成的第一通孔22的尺寸大于通过第一开口50形成的导电柱11的尺寸，保证各导电柱11能够插入到各第一通孔22中，使二者的插接更加简单，降低了第一分体10与第二分体20的连接难度。

一实施例中，基于第二掩膜层70，经各第二开口80刻蚀衬底21，包括：采用深反应离子刻蚀工艺经各第二开口80刻蚀衬底21。

其中，深反应离子刻蚀(DRIE，Deep Reactive Ion Etching)是基于氟基气体的高深宽比硅刻蚀技术，从而能够刻蚀形成深度较大的第一通孔22。示例性地，在刻蚀衬底21时，在衬底21已被刻蚀部分的侧壁上形成钝化膜，通过特定的刻蚀气体进行刻蚀，由于钝化膜的保护作用使得刻蚀仅在与第二开口80对应位置的底部向下进行，且在刻蚀过程中钝化膜与刻蚀气体的反应使得钝化膜向更深的侧壁附着，最终形成高深宽比的第一通孔22。

本实施例中，通过深反应离子刻蚀工艺将钝化层的淀积和对待刻蚀层的刻蚀分成两个独立的加工过程并循环交替进行，避免了淀积和刻蚀之间的相互影响，实现高深宽比的第一通孔22的形成，保证了第一通孔22侧壁的平滑陡直，为后续工艺提供了前置条件。

一实施例中，牺牲层30的厚度与衬底21的厚度相同。

其中，牺牲层30的厚度即为导电柱11的高度减去隔离层13的厚度，衬底21的厚度即为贯穿其的第一通孔22的深度，将牺牲层30的厚度与衬底21的厚度设置为相同，可使得第一分体10与第二分体20连接后，最终形成的半导体结构中，导电柱11的顶面与衬底21的顶面相平齐，以便于后续的封装、沉积等工艺的进行。

本实施例中，通过将牺牲层30的厚度设置与衬底21的厚度相同，导电柱11的高度与牺牲层30加衬底21的厚度相同，可使最终形成的半导体结构中，导电柱11顶面与衬底21顶面平齐，保证最终形成的半导体结构的顶面为平坦表面，提升半导体结构的整体性，利于在其顶面上继续堆叠上层半导体结构。

一实施例中，参考图19所示，步骤S401与步骤S210相同，步骤S403与步骤S220相同，在此不再赘述。

在步骤S403，即在形成第一通孔22的衬底21上形成半导体器件23之前，形成第二分体20还包括：

S402、于第一通孔内形成填充结构。

在步骤S402中，参考图20所示，于第一通孔22内形成填充结构90，填充结构90将第一通孔22形成的内部空间填充，此时填充结构90与衬底21组成无缝隙的整体结构。示例性地，填充结构90的材料例如可以为二氧化硅、氮化硅等，首先通过沉积工艺形成填充结构90，填充结构90覆盖衬底21的顶面并将第一通孔22填充，然后通过化学机械抛光(CMP，Chemical Mechanical Polishing)工艺对填充结构进行平坦化处理，直至暴露出衬底21的顶面。

在步骤S403，即在形成第一通孔22的衬底21上形成半导体器件23之后，形成第二分体20还包括：

S404、去除填充结构。

在步骤S404中，在具有填充结构90的衬底21上形成半导体器件23之后，将填充结构90去除，形成如图8所示的保留的衬底21、第一通孔22和半导体器件23，得到了第二分体20。

本实施例中，形成第二分体20的过程中，在形成第一通孔22后、形成半导体器件23前，于第一通孔22内形成填充结构90，使得半导体器件23形成前衬底21与填充结构90组成了无缝隙、表面平坦的整体，使得半导体器件23形成时的基底具有良好的完整性和稳定性，提升了半导体器件23的精度，且避免了半导体器件23的形成过程中沉积等工艺在第一通孔22中填充材料，保证后续第一通孔22与导电柱11插接配合。

在一个示例性实施例中，参考图21所示，提供一种堆叠芯片的制作方法，堆叠芯片的制作方法包括：

S500、提供基础半导体芯片；

S600、于基础半导体芯片上形成重布线层以及设置于重布线层上的导电柱，导电柱与重布线层连接。

在步骤S500、步骤S600中，参考图23所示，基础半导体芯片100包括导电柱11，导电柱11的材料例如可以为铝(Al)、钨(W)、铜(Cu)、钛铝(TiAl)合金中的一种或至少两种的组合。导电柱11可采用原子层沉积工艺(Atomic Layer Deposition，ALD)、或者化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成。重布线层12例如可以包括金属线条，通过金属线条实现前程工艺形成的结构与后程工艺形成的结构之间的电连接。金属线条的材料例如可以为铝、铜等金属材料。示例性地，可通过相连接的重布线层12与导电柱11实现堆叠的半导体芯片之间的电性互连。示例性地，基础半导体芯片100例如可以为逻辑芯片、存储芯片、传感器芯片等。

S700、形成待插半导体芯片，待插半导体芯片上设置有贯穿的第一通孔。

在步骤S700中，参考图24所示，待插半导体芯片110包括衬底21和贯穿衬底21的第一通孔22，衬底21例如可以为掺杂磷的硅晶圆，第一通孔22的数量可设置与导电柱11的数量相同，作为容置导电柱11的硅通孔。示例性地，待插半导体芯片110例如可以为逻辑芯片、存储芯片、传感器芯片等。

S800、将导电柱与第一通孔插接，以将待插半导体芯片堆叠于基础半导体芯片上。

在步骤S800中，参考图25所示，基础半导体芯片100的导电柱11插入到与其数量对应的待插半导体芯片110的第一通孔22中，实现基础半导体芯片100与待插半导体芯片110的堆叠。

本实施例中，通过第一通孔22与基础半导体芯片100的导电柱11插接实现基础半导体芯片100与待插半导体芯片110的堆叠，使基础半导体芯片100与待插半导体芯片110能够通过层层堆叠实现互连。基础半导体芯片100与待插半导体芯片110分别进行制作，从而避免了相互间的干扰和影响，提高了堆叠芯片的可靠性。

一实施例中，参考图22所示，形成待插半导体芯片110包括：

S710、提供衬底。

S720、于衬底上形成贯穿的第一通孔。

S730、在形成第一通孔的衬底上形成半导体器件，得到待插半导体芯片。

在步骤S710、步骤S720和步骤S730中，提供衬底21后先于衬底21上形成如图10所示的第一通孔22，再于形成第一通孔22后的衬底21上形成半导体器件23，得到如图24所示的待插半导体芯片110，使形成第一通孔22的工艺步骤前置于形成半导体器件23的工艺步骤，避免形成第一通孔22的过程对半导体器件23造成干扰。半导体器件23例如可以为互补金属氧化物半导体器件(CMOS，Complementary Metal Oxide Semiconductor)。

本实施例中，先于待插半导体芯片110的衬底21上形成第一通孔22后再形成半导体器件23，然后通过第一通孔22与基础半导体芯片100的导电柱11插接实现基础半导体芯片100与待插半导体芯片110的堆叠，使基础半导体芯片100与待插半导体芯片110能够通过层层堆叠实现互连。第一通孔22的形成在半导体器件23形成之前，避免了由于第一通孔22的形成过程对半导体器件23产生干扰，提高了半导体器件23的可靠性。

一实施例中，参考图26所示，堆叠芯片的制作方法还包括：将完成堆叠的待插半导体芯片110作为新的基础半导体芯片100＇，继续进行待插半导体芯片110＇的堆叠。

其中，将完成堆叠的待插半导体芯片110作为新的基础半导体芯片100＇，再通过上述方法通过形成新的重布线层12＇、导电柱11＇、待插半导体芯片110＇等将新的待插半导体芯片110＇进行堆叠，可以理解的是，通过此方式可进行多个待插半导体芯片110的重复堆叠，待插半导体芯片的数量例如可以为2个、3个、…、O个，O为大于3的正整数。

本实施例中，将待插半导体芯片110作为新的基础半导体芯片100＇，并通过上述堆叠芯片制作方法可实现多个待插半导体芯片110的堆叠，通过导电柱11实现各芯片的垂直互连，使数据传输更快、功耗更低、电性能更好。

在一个示例性实施例中，参考图9所示，提供一种半导体结构，半导体结构包括：第一分体10，第一分体10包括导电柱11；第二分体20，第二分体20包括衬底21、贯穿衬底21的第一通孔22以及设置于衬底21上的半导体器件23；其中，导电柱11与第一通孔22插接，以将第一分体10与第二分体20连接。

其中，第一分体10包括导电柱11，导电柱11的材料例如可以为铝(Al)、钨(W)、铜(Cu)、钛铝(TiAl)合金中的一种或至少两种的组合。导电柱11可采用原子层沉积工艺(Atomic Layer Deposition，ALD)、或者化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成。第二分体20包括衬底21、贯穿衬底21的第一通孔22以及设置于衬底21上的半导体器件23，衬底21例如可以为掺杂磷的硅晶圆，第一通孔22的数量可设置与导电柱11的数量相同，用以容置各导电柱11，半导体器件23例如可以为互补金属氧化物半导体器件(CMOS，Complementary Metal Oxide Semiconductor)，作为实现半导体结构或芯片功能的基本单元。第一分体10的各导电柱11分别插入到第二分体20上对应的第一通孔22中，第一分体10与第二分体20的连接，使设置在衬底21上的半导体器件23位于第一分体10上方，形成的整体为具有导电柱11和半导体器件23的半导体结构，具有了实现层层堆叠互连的前置条件。

本实施例中，第一通孔22与第一分体10的导电柱11插接实现第一分体10与第二分体20的连接，形成具有导电柱11和半导体器件23的半导体结构，使该半导体结构能够通过层层堆叠实现互连。

一实施例中，参考图9所示，第一分体10还包括重布线层12以及覆盖重布线层的隔离层13，导电柱11穿过隔离层13与重布线层12连接，第二分体20与隔离层13相抵接。

其中，重布线层12例如可以包括金属线条，通过金属线条实现前程工艺形成的结构与后程工艺形成的结构之间的电连接。金属线条的材料例如可以为铝、铜等金属材料。示例性地，可通过相连接的重布线层12与导电柱11实现堆叠的半导体结构例如芯片之间的电性互连。

本实施例中，通过第一分体10上的重布线层12可进行灵活布线，保证相邻半导体结构之间通过导电柱11以及重布线层12实现可靠的电连接，重布线层12上覆盖有隔离层13，将重布线层12与上层结构相互隔离，保护重布线层13，以避免重布线层12与上层导电结构之间的信号串扰。

一实施例中，导电柱11的顶面与第二分体20的顶面平齐。

其中，在导电柱11与第二分体20的第一通孔22插接后，可通过化学机械抛光(CMP，Chemical Mechanical Polishing)工艺对导电柱11和第二分体20的顶面进行抛光，以获得平坦、无玷污的整体表面。

本实施例中，导电柱11的顶面与第二分体20的顶面平齐，为后续在该平齐顶面上继续堆叠半导体结构提供了前置条件，保证后续在该顶面上形成的半导体结构的精度和质量。

在一个示例性实施例中，参考图27所示，提供一种堆叠芯片，堆叠芯片包括堆叠设置的多个半导体芯片150，位于下方的半导体芯片150通过重布线层12和导电柱11与位于上方的半导体芯片150连接，位于上方的半导体芯片150上设置有贯穿的第一通孔22，导电柱的11一端与重布线层12连接，另一端插入第一通孔22。

其中，半导体芯片150的数量例如可以为2个、3个、…、P个，P为大于3的正整数，每个半导体芯片150例如可以为逻辑芯片、存储芯片、传感器芯片中的其中一种，相邻的两个半导体芯片150通过重布线层12与导电柱11连接。

本实施例中，通过第一通孔22与导电柱11插接实现相邻半导体芯片的堆叠，并通过导电柱11与重布线层12实现了互连，使数据传输更快、功耗更低、电性能更好。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (15)

1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：

形成第一分体，所述第一分体包括导电柱；

形成第二分体，所述第二分体包括衬底、贯穿所述衬底的第一通孔以及设置于所述衬底上的半导体器件；

将所述导电柱与所述第一通孔插接，以将所述第一分体与所述第二分体连接。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成第二分体，包括：

于所述衬底上形成贯穿的所述第一通孔；

在形成所述第一通孔的所述衬底上形成所述半导体器件，得到所述第二分体。

3.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成第一分体，包括：

形成重布线层；

于所述重布线层上形成堆叠的隔离层和牺牲层；

于所述牺牲层上形成第一掩膜层，所述第一掩膜层具有第一预设图案，所述第一预设图案包括多个第一开口；

基于所述第一掩膜层，经各所述第一开口刻蚀所述隔离层和所述牺牲层，以形成贯穿所述隔离层和所述牺牲层的第二通孔；

于所述第二通孔内形成所述导电柱；

去除所述牺牲层。

4.根据权利要求2所述的半导体结构的制作方法，其特征在于，于所述衬底上形成贯穿的所述第一通孔，包括：

于所述衬底上形成第二掩膜层，所述第二掩膜层具有第二预设图案，所述第二预设图案包括与所述多个第一开口一一对应设置的多个第二开口；

基于所述第二掩膜层，经各所述第二开口刻蚀所述衬底，以形成贯穿所述衬底的所述第一通孔。

5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述第二开口的面积大于对应的所述第一开口的面积。

6.根据权利要求4所述的半导体结构的制作方法，其特征在于，基于所述第二掩膜层，经各所述第二开口刻蚀所述衬底，包括：

采用深反应离子刻蚀工艺经各所述第二开口刻蚀所述衬底。

7.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述牺牲层的厚度与所述衬底的厚度相同。

8.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述第一通孔的所述衬底上形成所述半导体器件之前，形成第二分体还包括：

于所述第一通孔内形成填充结构；

在形成所述第一通孔的所述衬底上形成所述半导体器件之后，形成第二分体还包括：

去除所述填充结构。

9.一种堆叠芯片的制作方法，其特征在于，所述堆叠芯片的制作方法包括：

提供基础半导体芯片；

于所述基础半导体芯片上形成重布线层以及设置于所述重布线层上的导电柱，所述导电柱与所述重布线层连接；

形成待插半导体芯片，所述待插半导体芯片上设置有贯穿的第一通孔；

将所述导电柱与所述第一通孔插接，以将所述待插半导体芯片堆叠于所述基础半导体芯片上。

10.根据权利要求9所述的堆叠芯片的制作方法，其特征在于，形成待插半导体芯片，包括：

提供衬底；

于所述衬底上形成贯穿的所述第一通孔；

在形成所述第一通孔的所述衬底上形成半导体器件，得到所述待插半导体芯片。

11.根据权利要求10所述的堆叠芯片的制作方法，其特征在于，所述堆叠芯片的制作方法还包括：

将完成堆叠的待插半导体芯片作为新的基础半导体芯片，继续进行待插半导体芯片的堆叠。

12.一种半导体结构，其特征在于，所述半导体结构包括：

第一分体，所述第一分体包括导电柱；

第二分体，所述第二分体包括衬底、贯穿所述衬底的第一通孔以及设置于所述衬底上的半导体器件；

其中，所述导电柱与所述第一通孔插接，以将所述第一分体与所述第二分体连接。

13.根据权利要求12所述的半导体结构，其特征在于，所述第一分体还包括重布线层以及覆盖所述重布线层的隔离层，所述导电柱穿过所述隔离层与所述重布线层连接，所述第二分体与所述隔离层相抵接。

14.根据权利要求12所述的半导体结构，其特征在于，所述导电柱的顶面与所述第二分体的顶面平齐。

15.一种堆叠芯片，其特征在于，所述堆叠芯片包括堆叠设置的多个半导体芯片，位于下方的所述半导体芯片通过重布线层和导电柱与位于上方的所述半导体芯片连接，

位于上方的所述半导体芯片上设置有贯穿的第一通孔，所述导电柱的一端与所述重布线层连接，另一端插入所述第一通孔。

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