KR20210118882A - 새로운 쓰루 실리콘 컨택트 구조체 및 형성 방법 - Google Patents

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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

TSC 구조체에서, 제 1 유전층은 기판의 제 1 주표면 위에 형성된다. 기판은 대향하는 제 2 주표면을 포함한다. TSC는 제 1 유전층 및 기판 내에 형성되어, TSC는 제 1 유전층을 통과하여 기판 내로 연장된다. 전도성 플레이트는 제 1 유전층 위에 형성되고 TSC와 전기적으로 커플링된다. 격리 트렌치는 기판 내에 형성되어 전도성 플레이트를 둘러싸고, 전도성 플레이트와 이격된다. 제 2 유전층은 기판의 제 2 주표면 상에 형성된다. 제 1 복수의 비아는 제 2 유전층 내에 형성되고 기판 내로 연장되며 TSC와 연결된다. 제 2 복수의 비아는 제 2 유전층 내에 형성되고 기판 내로 연장되며 TSC와 연결되지 않는다.

Description

새로운 쓰루 실리콘 컨택트 구조체 및 형성 방법
쓰루 실리콘 컨택트(through silicon contact, TSC)는 반도체 산업에서 널리 사용된다. TSC는 실리콘 웨이퍼 또는 다이를 완전히 관통하는 수직 전기 연결부이다. TSC 기술은 3D 패키지 및 3D 집적 회로를 만드는 데 중요하다. TSC는 내부 배선을 통해 수직으로 정렬된 전자 디바이스의 인터커넥션을 제공하는데, 이는 멀티-칩 전자 회로의 전체적인 크기와 복잡도를 상당히 줄인다. 종래 패키징 기술과 비교하여, TSC 기술은 보다 높은 인터커넥트와 디바이스 밀도를 제공하고, 보다 짧은 커넥션 길이를 제공한다.
관련 TSC 구조체는 기판을 통과하는 TSC 개구부와, TSC 개구부의 측벽을 따라 형성된 장벽층(barrier layer)과, TSC 개구부에 충진된 전도성 물질이 포함된다. 보다 높은 디바이스 밀도 및 보다 빠른 동작 속도를 달성하기 위해 집적 회로 반도체 소자의 임계 크기가 축소됨으로써 관련 TSC 구조체에서 제시된 RC 지연이 주요 관심사가 되고 있다.
본 발명은 기판을 통과하는 복수의 쓰루 실리콘 컨택트(TSC)를 갖는 새로운 TSC 구조체에 관한 것이다. 이 TSC 구조체는 TSC와 기판 사이의 전위차를 감소/제거하기 위해 복수의 TSC 및 기판과 전기적으로 커플링된 하나 이상의 비아(via)를 도입한다. 감소/제거된 전위차는 그러면 TSC와 기판 사이에 형성된 기생 캐패시턴스(parasitic capacitance)를 제거한다. 또한, TSC 구조체를 인접한 전기적 구성요소와 분리하여 TSC 구조체와 인접한 전기적 구성요소 사이의 전기적 간섭을 방지하는 격리 트렌치(isolation trench)가 이 TSC 구조체에 도입된다.
쓰루 실리콘 컨택트(TSC) 기술은 반도체 메모리 산업에서 널리 사용된다. 예를 들어, 3D NAND 기술이 고밀도 및 고용량, 특히 64L에서 128L 구조체로 넘어감에 따라, 디바이스의 수, 금속 라인 수, 특히 주변 회로 수가 상당히 증가했다. 증가된 주변 회로는 NAND 비트 밀도를 낮추는 보다 큰 칩 영역을 요구한다. 해결책 중 하나는 메모리 셀을 포함하는 어레이 회로 웨이퍼와 제어 회로를 포함하는 주변 회로 웨이퍼를 각각 생산하는 것이다. 쓰루 실리콘 컨택트(TSC) 구조체는 그 후에 어레이 회로 웨이퍼와 주변 회로 웨이퍼를 전기적으로 연결하기 위해 도입될 수 있다. 그러나, 관련 TSC 구조체는 TSC 구조체의 기생 캐패시턴스로 인한 RC 지연 문제를 갖는다고 밝혀졌다. 그러므로, 발전된 기술 요구 사항에 부합하는 새로운 TSC 구조체가 요구된다.
본 개시물에서, 새로운 TSC 구조체가 소개된다. 본 개시물의 일 측면에 따르면, 집적 회로 칩이 제공된다. 집적 회로는 대향하는 제 1 및 제 2 주표면을 갖는 기판과, 제 2 주표면에서 기판의 제 1 위치에 형성된 복수의 트랜지스터와, 기판의 제 2 위치에 형성된 본드 패드 구조체를 포함한다. 본드 패드 구조체는 기판의 제 1 주표면 위에 형성되는 제 1 유전층과, 제 1 유전층 및 기판 내에 형성되어, 제 1 유전층을 통과하여 기판 내로 연장되는 쓰루 실리콘 컨택트(TSC)를 포함한다. 본드 패드 구조체는 또한 제 1 유전층 위에 형성되고 TSC와 전기적으로 커플링된 전도성 플레이트를 포함한다. 본드 패드 구조체는 제 1 유전층과 기판 내에 형성된 격리 트렌치를 갖는다. 격리 트렌치는 전도성 플레이트를 동심원으로 둘러싸고 제 1 유전층과 기판의 제 1 및 제 2 주표면을 통과하여 연장된다. 격리 트렌치와 전도성 플레이트는 제 1 유전층에 의해 서로 이격된다. 본드 패드 구조체는 또한 기판의 제 2 주표면 상에 형성된 제 2 유전층을 갖는다. 제 1 비아는 제 2 메인 층을 통과하여 기판 내로 연장되는 제 2 유전층 내에 형성되고, TSC와 연결된다. 제 2 비아는 제 2 메인 층을 통과하여 기판 내로 연장되는 제 2 유전층 내에 형성되고, TSC와 연결되지 않는다.
일부 실시예에서, 본드 패드 구조체는 또한 제 2 유전층 위에 형성되는 금속 라인을 포함하고, 금속 라인은 제 1 비아 및 제 2 비아와 연결된다.
일부 실시예에서, TSC는 또한 제 1 유전층과 기판 내에 형성된 컨택트 영역을 포함한다. 컨택트 영역은 제 1 비아를 노출시키는 하단부와 측면부를 갖는다. 장벽층은 컨택트 영역의 측면부를 따라 형성되고, 전도층은 장벽층을 따라 형성된다. 전도층은 컨택트 영역에 배치되고 제 1 비아와 연결된다.
일부 실시예에서, 쓰루 실리콘 컨택트(TSC)는 제 1 유전층과 기판 내에 형성되어, TSC는 제 1 유전층과 기판의 제 1 및 제 2 주표면을 통과하여 연장된다.
본 개시물의 다른 측면에 따르면, 본드 패드 구조체를 생산하는 방법이 제공된다. 개시된 방법에서, 상부 유전층이 기판의 상부 표면 위에 형성된다. 기판은 대향하는 제 1 및 제 2 주표면을 가지며, 복수의 비아는 상부 유전층 내에 형성되고 기판 내로 연장된다. 복수의 비아는 서로 전기적으로 커플링된다. 하부 유전층은 기판의 하부 표면 상에 형성된다. 격리 개구부 및 복수의 컨택트 개구부는 그 후 하부 절연층과 기판 내에 형성된다. 격리 개구부는 하부 유전층을 통과하며, 기판의 하부 표면에서 상부 표면까지 연장된다. 복수의 컨택트 개구부 각각은 상부 유전층 내에 형성된 각 비아를 노출시키기 위한 하단부와 측면부를 갖는다. 격리 개구부는 이후 절연층으로 충진되어 격리 트렌치를 형성한다. 복수의 컨택트 개구부는 또한 전도층으로 충진되어 복수의 쓰루 실리콘 컨택트(TSC)를 형성한다. 전도층은 복수의 컨택트 개구부 각각에 의해 노출되는 각각의 비아와 직접 접촉한다. 전도성 플레이트는 또한 격리 트렌치에 의해 동심원으로 둘러싸이고, 하부 유전층에 의해 격리 트렌치로부터 이격된다.
일부 실시예에서, 개시된 방법에서, 기판의 하부 표면 상에 하부 유전층을 형성하는 단계는 기판의 하부 표면으로부터 하단 부분을 제거하는 단계와, 기판의 하부 표면 상에 하부 유전층을 형성하는 단계를 포함한다.
본 개시물의 또 다른 측면에 따르면, 반도체 장치가 제공된다. 반도체 장치는 대향하는 상부 표면 및 하부 표면을 갖는 기판을 포함한다. 메모리 셀 영역은 기판의 상부 표면 내에 형성되고, 쓰루 실리콘 컨택트(TSC) 구조체는 메모리 셀 영역에 인접하여 형성된다. TSC 구조체는 기판의 하부 표면 위에 형성된 하부 유전층과, 하부 유전층 및 기판 내에 형성된 쓰루 실리콘 컨택트(TSC)를 포함한다. TSC는 하부 유전층을 통과하고 기판 내로 연장된다. TSC 구조체는 또한 하부 유전층 위에 형성된 본드 플레이트를 포함하고, 본드 플레이트는 TSC와 전기적으로 연결된다. TSC 구조체는 또한 하부 유전층 및 기판 내에 형성된 격리 트렌치를 포함한다. 격리 트렌치는 본드 플레이트를 동심원으로 둘러싸고, 하부 유전체를 통과하며, 기판의 상부 표면에서 하부 표면까지 연장된다. 격리 트렌치와 본드 플레이트는 하부 유전층에 의해 분리된다. TSC 구조체에서, 상부 유전층은 기판의 상부 표면 상에 형성되며, 제 1 비아는 기판의 상부 표면을 통과하여 연장되고 TSC와 연결되는 상부 유전층 내에 형성되며, 제 2 비아는 상부 유전층 내에 형성된다. 제 2 비아는 기판의 상부 표면을 통과하여 연장되고, TSC와 연결되지 않는다.
일부 실시예에서, 메모리 셀 영역은 복수의 DRAM 메모리 셀, 복수의 3차원 NAND 메모리 셀, 복수의 상변화 메모리 셀(phase change memory cell), 또는 복수의 자기저항 랜덤 액세스 메모리(MRAM) 셀을 포함할 수 있다.
본 개시물에 따르면, 새로운 쓰루 실리콘 컨택트(TSC) 구조체가 제공된다. 이 TSC 구조체는 기판의 하부 표면 위에 형성된 하부 유전층과, 기판의 상부 표면 위에 형성된 상부 유전층과, 하부 유전층을 통과하고 기판 내로 연장되는 복수의 쓰루 실리콘 컨택트(TSC)와, 상부 유전층 내에 형성되고 기판의 상부 표면을 통과하여 연장되는 복수의 비아를 포함한다. TSC는 전도성 패드와 전기적으로 연결되고, 비아는 금속 라인과 전기적으로 연결되며, 비아는 서로 전기적으로 연결된다. 개시된 TSC 구조체에서, 제 1 복수의 비아는 TSC와 연결되고, 제 2 복수의 비아는 기판과 전기적으로 커플링되며 어느 TSC와도 연결되지 않는다. 따라서, 본 명세서에서 개시된 TSC 구조체는 복수의 TSC 및 기판과 전기적으로 커플링된 하나 이상의 비아를 도입하여 TSC와 기판 사이의 전위차를 감소/제거한다. 감소/제거된 전위차는 그러면 TSC와 기판 사이에 형성된 기생 캐패시턴스를 감소하거나 제거한다. 또한, 인접한 전자 구성요소로부터 TSC 구조체를 분리하여 TSC 구조체와 인접한 전자 구성요소 사이 전기적 간섭을 방지하는 격리 트렌치가 TSC 구조체에 도입된다.
본 개시물의 측면들은 첨부 도면과 함께 읽을 때 아래 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 기능이 축척에 맞게 그려지지 않는다는 점에 유의한다. 사실, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1A는 본 개시물의 예시적인 실시예에 따른, 쓰루 실리콘 컨택트(TSC) 구조체의 단면도이다.
도 1B는 본 개시물의 예시적인 실시예에 따른, 쓰루 실리콘 컨택트(TSC) 구조체의 평면도이다.
도 2는 본 개시물의 예시적인 실시예에 따른, 관련 쓰루 실리콘 컨택트(TSC) 구조체의 단면도이다.
도 3 내지 도 10B는 본 개시물의 예시적인 실시예에 따른, TSC 구조체를 생산하는 다양한 중간 단계의 단면도와 평면도이다.
도 11A는 본 개시물의 예시적인 실시예에 따른, 대안적인 TSC 구조체의 단면도이다.
도 11B는 본 개시물의 예시적인 실시예에 따른, 대안적인 TSC 구조체의 평면도이다.
도 12는 본 개시물의 예시적인 실시예에 따른 집적 회로 칩이다.
도 13은 본 개시물의 예시적인 실시예에 따른, TSC 구조체를 생산하기 위한 과정의 플로우차트이다.
다음 개시물은 제공된 청구 대상의 다양한 특징을 구현하기 위한 많은 다양한 실시예 또는 예시를 제공한다. 구성 요소 및 배열의 특정한 예시는 본 개시물을 단순화하기 위해 아래에 설명된다. 이들은, 물론, 단지 예시일 뿐이며 한정하도록 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피쳐 상의 제 1 피쳐의 형성 또는 제 2 피쳐 위의 제 1 피쳐의 형성은 제 1 및 제 2 피쳐가 직접 접촉하는 특징으로 형성되는 실시예를 포함할 수 있으며, 제 1 및 제 2 피쳐 사이에 추가적인 피쳐가 형성되어 제 1 및 제 2 피쳐가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시물은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순함과 명료함을 위한 것이며 그 자체로 논의된 다양한 실시예 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래에", "밑에", "하부에", "위에", "상부에"와 같은 공간적으로 상대적인 용어는 본 명세서에서 설명의 편의를 위해 사용되어, 도면에 도시된 바와 같은 하나의 요소 또는 피쳐와 다른 요소 또는 피쳐와의 관계를 설명할 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 다른 방향을 향할 수 있고(90도로 회전되거나 다른 방향으로), 본 명세서에서 사용되는 공간적으로 상대적인 기술어도 마찬가지로 그에 따라 해석될 수 있다.
도 1A는 쓰루 실리콘 컨택트(TSC) 구조체(100)의 단면도이고, 도 1B는 도 1A의 TSC 구조체(100)의 단면도가 도 1B의 라인 A-A'를 포함하는 수직 평면과 동일한 평면으로부터 얻어지는 쓰루 실리콘 컨택트(TSC) 구조체(100)의 평면도이다. 도 1B의 점선은 투시도를 나타낸다.
TSC 구조체(100)는 기판(102)을 가질 수 있다. 기판(102)은 하부 표면(또는 제 1 주표면)(102b)과 상부 표면(또는 제 2 주표면)(102a)을 갖는다. TSC 구조체(100)는 하부 표면(102b) 상에 형성된 하부 유전층(108)을 가질 수 있다. 일 실시예에서, 하부 유전층(108)은 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO 또는 High K 물질로 만들어질 수 있다. 하부 유전층(108)은 1 um 내지 2 um 범위의 두께를 가질 수 있다.
복수의 쓰루 실리콘 컨택트(126)(TSC)는 하부 유전층(108)과 기판(102) 내에 형성된다. 예를 들어, 4개의 TSC(126A-126D)가 도 1A/1B에 포함된다. 그러나, 4개의 TSC는 예시로서 도시되며, 본 발명은 이 개수로 한정되지 않는다. TSC(126)는 하부 유전층(108)을 통과하고, 하부 표면(102b)을 통과하여 기판(102)으로 연장된다. 일부 실시예에서 TSC(126)는 하부 유전층(108)을 통과하고, 기판의 하부 표면(102b)에서 상부 표면(102a)까지 연장된다.
TSC는 300 nm 내지 400 nm 범위의 임계 치수(CD) 및 3 um 내지 4 um 범위의 높이를 갖는 원기둥 형상을 가질 수 있다. 본 개시물은 이것으로 한정되지 않으며, TSC는 설계 요구 사항에 따라 사각기둥 형상, 타원기둥 형상 또는 다른 적절한 형상으로 형성될 수 있다.
각각의 TSC는 측면부와 하단부를 갖는다. 장벽층은 TSC의 측면부를 따라 형성되고, 전도층은 장벽층을 따라 형성되며 장벽층으로 둘러싸인다. 예를 들어, TSC(126A)는 측면부를 따라 형성된 장벽층(110a)과, 장벽층(110a)을 따라 형성되고 장벽층(110a)으로 둘러싸인 전도층(112a)을 갖는다. 장벽층(110a-110d)은 100 nm 내지 200 nm 범위의 두께를 가질 수 있고, 에틸 실리케이트(TEOS), SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, 또는 다른 적절한 물질을 포함한다. 전도층(112a-112d)은 구리, 텅스텐, 코발트, 루테늄 또는 다른 적절한 전도성 물질을 포함할 수 있다.
TSC 구조체는 상부 표면(102a) 상에 형성된 상부 유전층(114)을 더 갖는다. 복수의 비아(118)는 상부 유전층(114) 내에 형성된다. 예를 들어, 8개의 비아(118a-118h)는 도 1A/1B에 포함된다. 개시된 TSC 구조체에서, 제 1 복수의 비아는 TSC(126)과 연결되고, 제 2 복수의 비아(118)는 기판과 전기적으로 커플링되도록 상부 표면(102a)에서부터 기판(102)으로 연장된다. 예를 들어, 도 1A/1B에 도시된 바와 같이, TSC(126A)의 하단부는 비아(118b)와 직접 접촉하여 TSC(126A)의 전도층(112a)과 비아(118b)가 전기적으로 연결된다. 유사하게, TSC(126B)는 비아(118c)와 직접 접촉하고, TSC(126C)는 비아(118f)(도시되지 않음)와 직접 접촉하며, TSC(126D)는 비아(118g)(도시되지 않음)와 직접 접촉한다. 비아(118)와 TSC(126)은 기술 요구사항에 따라 다양한 직경을 가질 수 있다. 도 1A/1B를 계속 참조하면, 4개의 비아(118a, 118d, 118e 및 118h)는 어떤 TSC(126)와도 연결되지 않고 기판(102)과 직접 접촉한다. 4개의 비아(118a, 118d, 118e 및 118h)는 또한 기판 내에 10 nm 에서 20 nm의 깊이로 연장되고 기판(102)과 전기적으로 커플링된다. 일부 실시예에서, TSC(126)와 직접 접촉하는 비아(가령, 118b, 118c, 118f 및 118g)는 기판과 직접 접촉하는 비아(가령, 118a, 118d, 118e 및 118h)와 동일한 직경을 가질 수 있다. 일부 실시예에서, TSC와 직접 접촉하는 비아는 기판과 직접 접촉하는 비아와 다른 직경을 가질 수 있다.
상부 유전층(114)은 5 um에서 6 um 범위의 두께를 가질 수 있고, SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO, 또는 high-K 물질로 만들어질 수 있다. 비아(118)는 상부 표면(102a)에 120 nm에서 160 nm의 범위로 노출되는 하부 CD와, 250 nm에서 300 nm 범위의 상부 CD와, 4.5 um에서 5 um 사이의 높이를 가질 수 있다. 비아(118)는 구리, 텅스텐, 코발트, 루테늄 또는 다른 적절한 전도성 물질을 포함할 수 있다.
TSC 구조체(100)에서, 전도성 플레이트(106)는 하부 유전층(108) 위에 형성된다. 전도성 플레이트(106)는 직사각형 프로파일, 정사각형 프로파일 또는 다른 기하학적 프로파일을 가질 수 있다. 전도성 플레이트(106)는 TSC(126)와 연결되고 패키징 처리 동안 본드 패드로서 기능한다. 전도성 플레이트(106)는 600 nm에서 700 nm 범위의 두께 및 최소 600 nm의 폭을 갖는 알루미늄 또는 구리로 만들어질 수 있다. TSC 구조체(100)는 비아(118)와 연결된 금속 라인(116)을 또한 포함한다. 일부 실시예에서, 금속 라인(116)은 4개의 비아(118a-118d)와 연결될 수 있다. 일부 실시예에서, 금속 라인(116)은 도 1A/1B에 도시된 바와 같이, 회로 요구 사항에 따라 8개의 비아(118a-118h) 모두에 연결될 수 있다. 금속 라인(116)은 200 nm에서 300 nm 범위의 CD와 400 Å에서 600 Å범위의 두께를 갖는 구리, 텅스텐 또는 알루미늄으로 만들어질 수 있다.
도 1A/1B를 계속 참조하면, 격리 트렌치(104)는 기판(102)과 하부 유전층(108) 내에 형성된다. 격리 트렌치(104)는 하부 유전층(108)과 기판(102)을 통과한다. 격리 트렌치(104)는 또한 상부 유전층(114)에 닿는다. 격리 트렌치(104)는 닫힌 형태(고리 모양 등)이며 전도성 플레이트(106)를 동심원으로 둘러싼다. 다른 실시예에서, 격리 트렌치(104)는 열린 형태(갭을 갖는 고리 등)일 수 있다. 전도성 플레이트(106)와 격리 트렌치(104)는 하부 유전층(108)과 이격된다. 격리 트렌치(104)는 160 nm에서 210 nm 범위의 상부 CD D1과, 140 nm에서 180 nm 범위의 하부 CD D2와, 3 um에서 4 um 사이의 높이 T1을 가질 수 있다.
기판(102)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 실리콘 저마늄(SiGe) 기판, 및/또는 실리콘-온-인슐레이터(silicon-on-insulator, SOI) 기판을 포함할 수 있다. 기판(102)은 그룹 Ⅳ 반도체, 그룹 Ⅲ-Ⅴ 화합물 반도체, 또는 그룹 Ⅱ-Ⅵ 산화물 반도체와 같은 반도체 물질을 포함할 수 있다. 도 1의 실시예에서, 기판(102)은 Si, Ge 또는 SiGe를 포함할 수 있는 그룹 Ⅳ 반도체이다. 기판(102)은 벌크 웨이퍼 또는 에피택셜(epitaxial) 층일 수 있다.
도 2는 관련 쓰루 실리콘 컨택트(TSC) 구조체(200)의 단면도이다. TSC 구조체(200)는 복수의 쓰루 실리콘 컨택트(TSC)(226)와, TSC(226)과 연결된 전도성 플레이트(206)와, TSC(226)과 연결된 복수의 비아(218)와, 비아(218)와 연결된 금속 라인(216)을 갖는다. 비아(218)와 TSC(226)는 기술 요구 사항에 따라 다양한 직경을 가질 수 있다. TSC(226) 각각은 장벽층(210)과 전도층(212)을 가질 수 있다. 도 1에 도시된 TSC 구조체(100)와 비교하여, TSC 구조체(200)는 격리 트렌치를 포함하지 않으며, 어떤 추가적인 비아도 기판(202)과 전기적으로 커플링되도록 형성되지 않는다. TSC 구조체(200)의 동작 중에, 기판(202)과 전도성 플레이트(206)/TSC(226)는 전위차를 가질 수 있다. 전위차로 인해 기판(202)과 전도성 플레이트(206)/TSC(226) 사이에서 기생 캐패시턴스가 형성될 수 있다. 그러면 형성된 기생 캐패시턴스는 TSC 구조체(200)와 전기적으로 커플링된 집적 회로의 동작에서 RC 지연을 발생시킨다.
이와 반대로, 도 1A/1B에 도시된 TSC 구조체(100)에서, 제 2 복수의 비아(가령, 118a, 118d, 118e 및 118h)는 어떤 TSC(126)와도 연결되지 않고 기판(102)과 직접 접촉한다. 제 2 복수의 비아는 금속 라인(116)을 통해 TSC(126)과 전기적으로 커플링되며, TSC(126)과 연결된 제 1 복수의 비아(가령, 118b, 118c, 118f 및 118g)와 전기적으로 커플링된다. 기판(102)과 TSC(126)는 따라서 제 2 복수의 비아(118)를 통해 전기적으로 연결된다. 기판(102)과 TSC(126) 간 전위차는 따라서 감소되거나 제거되며, 대응하는 기생 캐패시턴스는 무시해도 될 정도가 된다. 또한, 격리 트렌치(104)는 메모리 셀과 같은 인접한 전자 구성 요소로부터 TSC 구조체(100)를 분리하여, 전기적 간섭을 방지한다.
도 3 내지 도 10B는 캐패시터 구조체(100)의 형성의 중간 단계를 도시하며, 문자 "A"는 단면도를 나타내고 "B"는 평면도를 나타낸다. 단면도는 평면도에서 라인 A-A'를 포함하는 수직 방향 평면과 동일한 평면으로부터 얻어진다.
도 3에 도시된 바와 같이, 기판(102)이 준비된다. 기판은 상부 표면(102a)과 하부 표면(102b)을 갖는다. 상부 유전층(114)은 기판(102)의 상부 표면(102a) 상에 형성된다. 상부 유전층(114)은 5 um에서 6 um 범위의 두께를 가질 수 있으며, SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO, 또는 high K 물질로 만들어질 수 있다. 상부 유전층(114)을 형성하기 위해 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 확산 또는 이들의 임의의 조합과 같은 적절한 증착 공정이 적용될 수 있다.
도 3을 계속 참조하면, 복수의 비아(118)는 상부 유전층(114) 내에 형성된다. 비아(118)는 기판(102) 내에 10 nm에서 20 nm 사이 깊이로 연장된다. 비아(118)는 포토리소그래픽 공정 및 식각 공정의 조합을 통해 형성될 수 있다. 예를 들어, 패턴화된 마스크 스택은 상부 유전층(114)의 상부 표면(114a) 위로 형성될 수 있다. 후속 식각 공정이 도입되어 상부 유전층(114)을 뚫고 식각하여 복수의 비아 개구부를 형성한다. 비아 개구부는 이후 구리, 텅스텐 또는 알루미늄과 같은 전도성 물질로 충진될 수 있다. 비아 개구부를 충진하기 위해 PVD, CVD, ALD 또는 전기-화학 도금(electro-chemical plating)과 같은 다양한 기법이 적용될 수 있다. 일부 실시예에서, Ti, TiN, Ta, TaN 또는 다른 적절한 물질과 같은 차단층(도 3에 도시되지 않음)이 전도성 물질 이전에 형성될 수 있다. 차단층은 PVD 증착, CVD 증착, ALD 증착 또는 다른 잘 알려진 증착 기법을 적용하여 형성될 수 있다. 전도성 물질은 상부 유전층(114)의 상부 표면(114a)을 덮을 수도 있다. 표면 평탄화 공정이 수행되어 상부 유전층(114)의 상부 표면(114a) 위의 과도한 전도성 물질을 제거할 수 있고, 비아 개구부 내에 남아 있는 전도성 물질은 비아(118)를 형성한다.
상부 유전층(114)의 상부 표면(114a) 위에 금속 라인(116)이 형성될 수 있다. 금속 라인(116)은 비아(118)와 연결된다. 금속 라인(116)은 200 nm에서 300 nm 범위의 CD와 400 Å에서 600 Å범위의 두께를 갖는 구리, 텅스텐, 또는 알루미늄으로 만들어 질 수 있다. 금속 라인(116)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 스퍼터링, 전자빔 증착 또는 이들의 임의의 조합과 같은 적절한 증착 공정에 의해 증착될 수 있다. 대안적으로, 금속 라인(116)은 다마신(damascene) 기법을 통해 형성될 수 있고, 전기-화학 도금(ECP) 공정이 적용될 수 있다.
도 4에서, 박화(thinning) 공정이 도입되어 하부 표면(102b)에서 기판(102)의 하단 부분을 제거한다. 박화 공정 이전에, 기판(102)이 거꾸로 뒤집히고 하부 표면(102b)이 후속 박화 공정을 위해 노출되는 플리핑(flipping) 공정이 도입될 수 있다. 기판(102)을 얇게 하기 위해 화학적 기계적 연마(CMP), 에칭 백(etching back) 또는 이들의 임의의 조합과 같은 임의의 적절한 공정이 적용될 수 있다. 박화 공정 이후에, 기판(102)은 2 um에서 3 um 범위의 두께를 가질 수 있다.
도 5에서, 하부 유전층(108)이 기판의 하부 표면(102b) 상에 형성된다. 하부 유전층(108)은 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO, 또는 high K 물질로 만들어질 수 있다. 하부 유전층(108)은 1 um에서 2 um 범위의 두께를 가질 수 있다. 하부 유전층(108)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 스퍼터링, 전자빔 증착 또는 이들의 임의의 조합과 같은 적절한 증착 공정에 의해 증착될 수 있다.
도 6A/6B에서, 트렌치 개구부(122) 및 복수의 쓰루 실리콘 컨택트(TSC) 개구부(120a-120d)가 형성된다. 트렌치 개구부(122) 및 TSC 개구부(120)를 형성하기 위하여, 패턴화된 마스크 스택(도시되지 않음)이 하부 유전층(108) 상에 형성될 수 있다. 마스크 스택은 하나 이상의 하드 마스크 층과 포토레지스트 층을 포함할 수 있다. 마스크 스택은 포토레지스트 코팅(가령, 스핀-온 코팅), 소프트 베이킹(soft baking), 마스크 정렬(mask aligning), 노광(exposure), 노광 후 베이킹(post-exposure baking), 포토레지스트 현상(photoresist developing), 린싱(rinsing), 드라잉(drying)(가령, 스핀-드라잉 및/또는 하드 베이킹) 등을 더 포함할 수 있는 리소그래피 공정(가령, 포토리소그래피 또는 전자빔 리소그래피)와 같은 임의의 적절한 기법을 통해 패턴화될 수 있다.
패턴화된 마스크 스택이 형성된 경우, 가령 습식 식각 또는 건식 식각과 같은 식각 공정이 적용될 수 있다. 식각 공정은 하부 유전층(108)과 기판(102)을 뚫고 식각한다. 식각 공정은 마스크 스택의 패턴을 하부 유전층(108)과 기판(102)으로 전달한다. 패턴화된 마스크 스택에 의해 노출된 하부 유전층(108)과 기판(102)의 부분은 제거되어 트렌치 개구부(122)와 TSC 개구부(120)를 형성한다. 트렌치 개구부(122)는 상부 유전층(114)을 노출시킨다. 트렌치 개구부(122)는 160 nm에서 210 nm 범위의 상부 CD D1과, 140 nm에서 180 nm 사이의 하부 CD D2와, 3 um에서 4 um의 높이 T1을 가질 수 있다. 트렌치 개구부(122)는 고리 형상이며 TSC 개구부(12)를 동심원으로 둘러싼다. TSC 개구부(120)는 300 nm에서 400 nm 범위의 CD와 3 um에서 4 um 범위의 높이를 갖는 원기둥 모양을 가질 수 있다. 각각의 TSC 개구부(120)는 각각의 비아(118)를 노출시키는 하단부와 측면부를 갖는다. 예를 들어, 도 6B에 도시된 바와 같이, TSC 개구부(120a)는 비아(118b)를 노출시킨다. 일부 실시예에서 식각 공정은 기판(102) 내로 연장되는 비아(118)의 부분을 제거할 수 있고, TSC 개구부는 따라서 기판의 하부 표면(102b)에서 상부 표면(102a)으로 연장될 수 있다.
도 7에서, 절연 물질(124)이 형성되어 트렌치 개구부(122)와 TSC 개구부(120)를 충진한다. 마이크로로딩 효과(microloading effect)에 따르면, 증착률은 높은 종횡비를 갖는 피쳐보다 낮은 종횡비를 갖는 피쳐에서 더 높고, 여기서 종횡비는 피처의 너비에 대한 높이의 비율이다. 트렌치 개구부(122)는 TSC 개구부(120)보다 더 작은 종횡비를 갖기 때문에, 절연 물질(124)은 격리 트렌치(122)에서 더 높은 증착률을 가질 수 있다. 증착 시간을 정밀하게 제어함으로써, 트렌치 개구부(122)에 절연 물질(124)을 완전히 충진할 수 있다. 한편, 절연 물질(124)은 TSC 개구부의 측면부를 따라 등각의(conformal) 얇은 장벽층을 형성할 수 있다. 절연 물질(124)은 TSC 개구부(120)의 하단부에 있는 노출된 비아(118)를 또한 덮을 수 있고, 하부 유전층(108)의 상부 표면을 또한 덮을 수 있다. 다른 실시예에서, 트렌치 개구부(122)는 제 1 증착을 통해 제 1 절연 물질로 충진될 수 있고, TSC 개구부(120)는 측면부와 하단부를 제 2 증착으로 덮기 위한 제 2 절연 물질을 가질 수 있다. 절연 물질(124)은 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN 또는 에틸 실리케이트(TEOS)를 포함할 수 있다. 도 7의 실시예에서, 절연층(124)은 TEOS이다.
도 8에서, 비아(118)를 노출시키기 위해 식각 공정과 같은 제거 공정이 수행되어 TSC 개구부의 하단부에 있는 절연층을 제거한다. 일 예시에서, 식각 공정은 블랭킷(blanket) 건식 식각(가령, 블랭킷 RIE 또는 ICP 식각)을 포함할 수 있다. 본 명세서에서 블랭킷 식각은 어떠한 보호 마스크도 없는 식각 공정을 의미할 수 있다. 블랭킷 식각이 완료된 경우, 절연 물질(124)은 TSC 개구부(120)의 하단부에 형성되며, 하부 유전층(108) 위에 형성된 절연 물질(124)은 제거될 수 있다. 또한, 트렌치 개구부(122) 내의 절연 물질(124)의 상단부 또한 제거될 수 있다. 도 8에 도시된 바와 같이, 제거 공정 후에, 트렌치 개구부(122) 내에 남아 있는 절연 물질(124)은 격리 트렌치(104)를 형성한다. TSC 개구부(120)의 측면부를 따라 남아 있는 절연 물질(124)은 TSC 개구부(120) 내에 장벽층(110)을 형성한다.
일부 실시예에서, 마스크가 TSC 개구부(120)의 하단부만을 노출시키기 위해 원하는 대로 적용될 수 있다. 건식 식각이 이후에 적용될 수 있다. 건식 식각 동안, 비아(118)를 노출시키기 위해 방향성 플라즈마 또는 이방성 플라즈마가 생성되어 TSC 개구부(120)의 하단부에 있는 절연층(124)을 제거할 수 있다. 식각 공정 또는 CMP 공정과 같은 후속 표면 평탄화 공정이 수행되어 하부 유전층(108)의 상부 표면 위의 과도한 절연 물질(124)을 제거할 수 있다.
도 9는 TSC 개구부(120) 내 전도층(112)의 형성을 도시한다. 일 실시예에서, 전도층(112)은 구리(Cu), 구리 망간(CuMn), 구리 알루미늄(CuAl) 등을 포함할 수 있고, 전기-화학 도금(ECP) 공정이 적용될 수 있다. 일부 실시예에서, Ti, TiN, Ta, TaN 또는 다른 적절한 물질과 같은 차단층(도 9에 도시되지 않음)이 전도층(112) 이전에 형성된다. 장벽층은 물리 기상 증착(PVD), CVD, ALD 또는 다른 잘 알려진 증착 기법을 사용하여 형성될 수 있다. 다른 실시예에서, 전도층(112)은 코발트(Co), 텅스텐(W), 루테늄(Ru), 알루미늄(Al), 구리(Cu), 또는 다른 적절한 전도체를 포함할 수 있고, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 스퍼터링, 전자빔 증착 또는 이들의 임의의 조합과 같은 적절한 증착 공정으로 증착될 수 있다. 일부 실시예에서, 식각 공정 또는 CMP 공정과 같은 후속 표면 평탄화 공정이 적용되어 하부 유전층(108)의 상부 표면 위의 과도한 전도층(112)을 제거할 수 있다.
도 10A/10B에서, 전도성 플레이트(106)가 하부 유전층(108) 위에 형성될 수 있다. 전도성 플레이트(106)는 직사각형 프로파일, 정사각형 프로파일 또는 다른 기하학적 프로파일을 가질 수 있다. 전도성 플레이트(106)는 알루미늄 또는 구리로 만들어질 수 있다. 전도성 플레이트(106)는 TSC(126)와 연결되고 패키징 공정 동안 본드 패드로서 기능한다. 일부 실시예에서, 전도성 플레이트(106)는 증착 공정과 식각 공정의 결합을 통해 형성될 수 있다. 예를 들어, CVD 공정, PVD 공정 또는 스퍼터링 공정을 통해 하부 유전층(108) 위에 금속층(가령, Cu 또는 Al)이 증착될 수 있다. 패턴화된 마스크가 그 후 금속층에 형성될 수 있고, 식각 공정이 적용되어 금속층을 식각할 수 있다. 패턴화된 마스크에 의해 보호된 금속층의 부분은 전도성 플레이트(106)를 형성한다. 다른 실시예에서, 전도성 플레이트(106)는 포토리소그래픽 공정 및 증착 공정의 결합을 통해 형성될 수 있다. 예를 들어, 패턴화된 마스크는 하부 유전층(108) 위에 형성될 수 있고, 금속층은 바람직하게는 포토리소그래픽 공정에 의해 노출된 영역에 형성될 수 있다.
도 10A/10B에 도시된 바와 같이, 완전한 TSC 구조체(100)는 전도성 플레이트(106)가 도입되는 경우에 형성된다. 도 10A/10B에 도시된 TSC 구조체(100)는 도 1A/1B에 도시된 TSC 구조체(100)와 동일하다.
도 11A/11B는 다른 쓰루 실리콘 컨택트(TSC) 구조체(100')의 단면도 및 평면도이다. 도 1 및 도 10에 도시된 TSC 구조체(100)와 비교하여, TSC 구조체(100')에 형성된 격리 트렌치(104)는 상이한 구성을 가진다. 도 11A/11B에 도시된 바와 같이, 격리 트렌치(104)는 제 1 및 제 2 유전층 사이에 배치되며, 기판(102)의 상부 표면(102a)에서 하부 표면(102b)로 연장된다.
도 12는 본 개시물의 일 실시예에 따른 집적 회로 칩(200)을 도시한다. 집적 회로 칩(200)은 칩 경계(204)와 메모리 셀 영역(202)을 갖는다. 메모리 셀 영역(200)은 복수의 DRAM 메모리 셀, 복수의 3차원 NAND 메모리 셀, 복수의 상변화 메모리 셀(phase change memory cell), 또는 복수의 자기저항 랜덤 액세스 메모리(MRAM) 셀을 포함할 수 있다. 집적 회로 칩(200)은 메모리 셀 영역(200)과 인접한 하나 이상의 TSC 구조체(100)를 더 포함한다. 이 TSC 구조체는 도 1 및 도 10에 도시된 TSC 구조체(100)와 동일하다. 각각의 TSC 구조체(100)와 메모리 셀 영역(202)은 각각의 절연 트렌치(104)에 의해 분리되어 전기적 간섭을 방지한다.
도 13은 본 개시물의 예시적인 실시예에 따른 TSC 구조체를 생산하기 위한 프로세스(300)의 플로우차트이다. 프로세스(300)는 상부 유전층이 기판의 상부 표면 위에 형성되고 복수의 비아가 상부 유전층 내에 형성되는 단계(304)에서 시작한다. 비아는 기판 내에 10 nm에서 20 nm 사이의 깊이로 연장된다. 금속 라인이 또한 형성되어 비아를 연결한다. 일부 실시예에서, 단계(304)는 도 3을 참조하여 도시된 바와 같이 수행될 수 있다.
단계(300)는 기판의 하단부가 하부 표면으로부터 박화(thinned down)되고 하부 유전층이 하부 표면 위에 형성되는 단계(306)로 진행한다. 하부 유전층은 SiO, SiN, SiC, SiON, SiOC, SiCN, SiOCN, AlO, AlON, ZrO, 또는 high K 물질을 포함할 수 있다. 하부 유전층은 1 um에서 2 um 범위의 두께를 가질 수 있다. 일부 실시예에서, 단계(306)는 도 4-5를 참조하여 도시된 바와 같이 수행될 수 있다.
프로세스(300)의 단계(308)에서, 트렌치 개구부 및 복수의 TSC 개구부는 하부 유전층과 기판 내에 형성될 수 있다. 트렌치 개구부 및 TSC 개구부는 포토리소그래픽 공정과 에칭 공정의 결합을 통해 형성될 수 있다. 트렌치 개구부는 하부 유전체와 기판을 통과하여 상부 유전층을 노출시킨다. 트렌치 개구부는 고리 형태이며 TSC 개구부를 동심원으로 둘러싼다. TSC 개구부는 원기둥 형태를 가질 수 있다. TSC 개구부 각각은 상부 유전층 내에 형성된 각각의 비아를 노출시키는 하단부와 측면부를 갖는다. 일부 실시예에서, 식각 공정은 기판 내로 연장된 비아의 부분을 제거할 수 있고, 따라서 TSC 개구부는 기판의 하부 표면에서 상부 표면으로 연장될 수 있다. 일부 실시예에서, 단계(308)는 도 6을 참조하여 도시된 바와 같이 수행될 수 있다.
프로세스(300)는 이후 격리 트렌치를 형성하기 위해 절연 물질이 형성되어 트렌치 개구부를 충진하는 단계(310)로 진행한다. 절연 물질은 또한 TSC 개구부의 측면부를 따라 등각의 얇은 장벽층을 형성할 수 있다. 절연 물질은 또한 TSC 개구부의 하단부에 형성되고 TSC 개구부에 의해 노출된 비아를 덮는다. 일부 실시예에서, 단계(310)는 도 7을 참조하여 도시된 바와 같이 수행될 수 있다.
프로세스(300)의 단계(312)에서, 전도층이 각 TSC 개구부 내에 형성된다. 전도층의 형성 이전에, 비아를 노출시키기 위해 식각 공정이 적용되어 TSC 개구부의 하단부에 형성된 절연 물질을 제거한다. 전도층은 구리(Cu), 구리 망간(CuMn), 구리 알루미늄(CuAl) 등을 포함할 수 있으며, 전기-화학 도금(ECP)이 적용될 수 있다. 일부 예시에서, Ti, TiN, Ta, TaN 또는 다른 적절한 물질과 같은 차단층(도 9에 도시되지 않음)이 전도층 이전에 형성된다. CMP와 같은 후속 표면 평탄화 공정이 적용되어 하부 유전층 위의 과도한 전도층을 제거할 수 있다. 일부 실시예에서, 단계(312)는 도 8-9를 참조하여 도시된 바와 같이 수행될 수 있다.
프로세스(300)는 그 후 전도성 플레이트가 하부 유전층 위에 형성되는 단계(314)로 진행한다. 전도성 플레이트는 직사각형 프로파일, 정사각형 프로파일 또는 다른 기하학적 프로파일을 가질 수 있다. 전도성 플레이트는 알루미늄 또는 구리로 만들어질 수 있다. 전도성 플레이트는 TSC와 연결되고, 패키징 프로세스 동안 본드 패드로서 기능한다. 일부 실시예에서, 전도성 플레이트는 증착 공정 및 에칭 공정의 결합을 통해 수행될 수 있다. 일부 실시예에서, 단계(314)는 도 10A/10B를 참조하여 도시된 바와 같이 수행될 수 있다.
프로세스(300)의 추가적인 실시예를 위해 추가적인 단계가 프로세스(300) 이전, 중간 및 이후에 제공될 수 있고, 설명된 단계 일부가 대체되거나, 제거되거나, 다른 순서로 수행될 수 있다는 점을 유의해야 한다. 후속 프로세스 단계에서, 다양한 추가적인 인터커넥트 구조체(가령, 전도성 라인 및/또는 비아를 갖는 금속화 공정)가 반도체 디바이스(100) 위에 형성될 수 있다. 이러한 인터커넥트 구조체는 반도체 디바이스(100)와 다른 컨택트 구조체 및/또는 활성 디바이스와 전기적으로 연결되어 기능 회로를 형성한다. 패시베이션 층, 입/출력 구조체 등과 같은 추가적인 디바이스 특징이 또한 형성될 수 있다.
본 명세서에서 설명된 다양한 실시예는 관련 예시에 비해 여러 이점을 제공한다. 예를 들어, 관련 TSC 구조체에서, 전위차로 인해 기판과 관련 TSC 구조체 사이에 기생 캐패시턴스가 형성될 수 있다. 그러면 형성된 기생 캐패시턴스는 관련 TSC 구조체와 전기적으로 커플링된 집적 회로 칩이 동작하는 동안 RC 지연을 야기한다. 개시된 TSC 구조체는 복수의 쓰루 실리콘 컨택트(TSC) 및 기판과 전기적으로 커플링된 하나 이상의 비아를 도입하여 TSC와 기판 사이 전위차를 감소/제거한다. 감소/제거된 전위차는 그러면 TSC와 기판 사이에 형성된 기생 캐패시턴스를 감소시키거나 제거한다. 또한, 개시된 TSC 구조체를 인접한 전자 구성 요소와 분리하는 격리 트렌치가 개시된 TSC 구조체 내에 도입되어 개시된 TSC 구조체와 인접한 전자 구성 요소 사이의 전기적 간섭을 방지한다.
전술한 내용은 당업자가 본 개시물의 측면을 보다 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에 도입된 실시예의 해당 목적을 수행하고/하거나 해당 이점을 달성하기 위해, 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시물을 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한 당업자는 이러한 등가 구성이 본 개시물의 사상 및 범위를 벗어나지 않으며, 본 개시물의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 인식해야 한다.

Claims (20)

  1. 집적 구조체로서,
    기판의 제 1 주표면 위에 형성된 제 1 유전층 - 상기 기판은 상기 제 1 주표면에 대향하는 제 2 주표면도 포함함 - 과,
    상기 기판과 상기 제 1 유전층 내에 형성된 쓰루 실리콘 컨택트(TSC) - 상기 TSC는 제 1 유전층을 통과하여 연장되고 상기 기판 내로 연장됨 - 와,
    상기 제 1 유전층 위에 형성된 전도성 플레이트 - 상기 전도성 플레이트는 TSC와 전기적으로 커플링됨 - 와,
    상기 전도성 플레이트를 둘러싸는, 상기 기판 내에 형성된 격리 트렌치 - 상기 격리 트렌치와 상기 전도성 플레이트는 서로 이격되어 있음 - 와,
    상기 기판의 상기 제 2 주표면 상에 형성된 제 2 유전층과,
    제 2 유전층 내에 형성된 제 1 복수의 비아(via) - 상기 제 1 복수의 비아는 상기 제 2 주표면을 통과하여 상기 기판 내로 연장되고, 상기 TSC와 연결됨 - 를 포함하는,
    집적 구조체.
  2. 제 1항에 있어서,
    상기 제 2 유전층 위에 형성된 금속 라인을 더 포함하되,
    상기 금속 라인은 상기 제 1 복수의 비아와 연결된,
    집적 구조체.
  3. 제 2항에 있어서,
    상기 제 2 유전층 내에 형성된 제 2 복수의 비아를 더 포함하되,
    상기 제 2 복수의 비아는 상기 제 2 주표면을 통과하여 상기 기판 내로 연장되며, 상기 금속 라인과 연결되지만, 상기 TSC와는 연결되지 않는,
    집적 구조체.
  4. 제 1항에 있어서,
    상기 격리 트렌치는 상기 기판의 상기 제 1 주표면 및 상기 제 2 주표면을 통과하여 연장된,
    집적 구조체.
  5. 제 1항에 있어서,
    상기 격리 트렌치는 상기 제 1 유전층과 상기 기판의 상기 제 1 주표면 및 상기 제 2 주표면을 통과하여 연장되는,
    집적 구조체.
  6. 제 1항에 있어서,
    상기 TSC는,
    상기 제 1 유전층 및 상기 기판과 직접 접촉하는 장벽층과,
    상기 장벽층을 따라 형성되며 상기 장벽층으로 둘러싸인 전도층을 더 포함하되,
    상기 전도층은 상기 제 1 비아와 연결되는,
    집적 구조체.
  7. 제 1항에 있어서,
    상기 TSC는, 상기 제 1 유전층과 상기 기판의 상기 제 1 주표면 및 상기 제 2 주표면을 통과하도록 상기 제 1 유전층 및 상기 기판 내에 형성되는,
    집적 구조체.
  8. 제 1항에 있어서,
    상기 격리 트렌치와 상기 제 1 유전층은 동일 평면상에 있는(co-planar),
    집적 구조체.
  9. 제 1항에 있어서,
    상기 격리 트렌치는 테이퍼드 프로파일(tapered profile)을 갖는,
    집적 구조체.
  10. 제 1항에 있어서,
    상기 격리 트렌치는 상기 제 1 주표면에서 제 1 임계 치수(CD)를 갖고, 상기 제 2 주표면에서 제 2 CD를 갖되,
    상기 제 1 CD는 상기 제 2 CD보다 큰,
    집적 구조체.
  11. 집적 회로(IC) 칩으로서,
    서로 대향하는 상부 표면 및 하부 표면을 갖는 기판과,
    상기 기판의 상기 상부 표면 내에 형성된 메모리 셀 영역과,
    상기 메모리 셀 영역에 인접하여 형성된 쓰루 실리콘 컨택트(TSC) 구조체를 포함하되,
    상기 쓰루 실리콘 컨택트 구조체는,
    상기 기판의 상기 하부 표면 위에 형성된 하부 유전층과,
    상기 하부 유전층 및 상기 기판 내에 형성된 쓰루 실리콘 컨택트(TSC) - 상기 TSC는 상기 하부 유전층을 통과하여 상기 기판 내로 연장됨 - 와,
    상기 하부 유전층 위에 형성된 전도성 플레이트 - 상기 전도성 플레이트는 상기 TSC와 전기적으로 커플링됨 - 와,
    상기 기판 내에 형성되고 상기 전도성 플레이트를 둘러싸는 격리 트렌치 - 상기 격리 트렌치와 상기 전도성 플레이트는 서로 이격됨 - 와,
    상기 기판의 상기 상부 표면 상에 형성된 상부 유전층과,
    상기 상부 유전층 내에 형성된 제 1 복수의 비아 - 상기 제 1 복수의 비아는 상기 상부 표면을 통과하여 상기 기판 내로 연장되고, 상기 TSC와 연결됨 - 를 포함하는,
    IC 칩.
  12. 제 11항에 있어서,
    상기 상부 유전층 내에 형성되고, 상기 상부 표면을 통과하여 상기 기판 내로 연장된 제 2 복수의 비아를 더 포함하되,
    상기 제 2 복수의 비아는 상기 TSC와 연결되지 않는,
    IC 칩.
  13. 제 11항에 있어서,
    상기 격리 트렌치는 상기 기판의 상기 상부 표면 및 상기 하부 표면을 통과하여 연장된,
    IC 칩.
  14. 제 11항에 있어서,
    상기 격리 트렌치는 상기 하부 유전층과, 상기 기판의 상기 상부 표면 및 상기 하부 표면을 통과하여 연장된,
    IC 칩.
  15. 기판의 상부 표면 위에 상부 유전층을 형성하는 단계 - 상기 기판은 상기 상부 유전층을 통과하여 형성되고 상기 기판 내로 연장되는 복수의 비아를 가지며, 상기 복수의 비아는 서로 전기적으로 커플링됨 - 와,
    상기 기판의 하부 표면 위에 하부 유전층을 형성하는 단계와,
    상기 하부 유전층과 상기 기판에 격리 개구부 및 복수의 컨택트 개구부를 형성하는 단계 - 상기 격리 개구부는 상기 하부 유전층을 통과하고 상기 기판의 상기 하부 표면에서 상기 상부 표면으로 연장되며, 상기 복수의 컨택트 개구부 각각은 상기 상부 유전층 내에 형성된 각 비아를 노출시키기 위한 하단부와 측면부를 가짐 - 와,
    격리 트렌치를 형성하기 위해, 절연층으로 상기 격리 개구부를 충진하는 단계와,
    복수의 쓰루 실리콘 컨택트(TSC)를 형성하기 위해, 전도층으로 상기 복수의 컨택트 개구부를 충진하는 단계 - 상기 전도층은 상기 복수의 컨택트 개구부 각각에 의해 노출된 각 비아와 직접 접촉함 - 와,
    상기 하부 유전층 위에 전도성 플레이트를 형성하는 단계 - 상기 전도성 플레이트는 상기 복수의 쓰루 실리콘 컨택트와 직접 접촉하고, 상기 전도성 플레이트는 상기 격리 트렌치에 의해 둘러싸이며 상기 격리 트렌치와 이격됨 - 를 포함하는,
    방법.
  16. 제 15항에 있어서,
    상기 기판의 상기 하부 표면 위에 상기 하부 유전층을 형성하는 단계는,
    상기 하부 표면으로부터 상기 기판의 하단 부분을 제거하는 단계와,
    상기 기판의 상기 하부 표면 위에 상기 하부 유전층을 형성하는 단계를 더 포함하는,
    방법.
  17. 제 15항에 있어서,
    상기 전도층으로 상기 복수의 컨택트 개구부를 충진하는 단계는,
    상기 복수의 컨택트 개구부 각각의 상기 측면부를 따라 장벽층을 형성하는 단계 - 상기 장벽층은 또한 상기 복수의 컨택트 개구부 각각에 의해 노출된 각 비아 위에 형성됨 - 와,
    상기 각 비아 위에 형성된 장벽층을 제거하는 단계와,
    상기 복수의 컨택트 개구부 각각에 상기 전도층을 증착하는 단계 - 상기 전도층은 상기 장벽층을 따라 형성되고, 상기 각 컨택트 개구부 각각에 의해 노출된 상기 각 비아와 직접 접촉하며, 또한 상기 하부 유전층을 덮음 - 와,
    상기 하부 유전층 위에 있는 전도층을 제거하기 위해 제 2 표면 평탄화 공정을 수행하는 단계를 포함하는,
    방법.
  18. 제 15항에 있어서,
    상기 전도층으로 상기 복수의 컨택트 개구부를 충진하는 단계는,
    상기 절연층으로 상기 격리 개구부와 상기 복수의 컨택트 개구부를 충진하는 단계 - 상기 절연층은 상기 복수의 컨택트 개구부 각각의 측면부를 따라 형성되며, 상기 복수의 컨택트 개구부 각각에 의해 노출된 상기 각 비아 위에 형성되고, 또한 상기 하부 유전층 위에 형성됨 - 와,
    상기 복수의 컨택트 개구부 각각에 의해 노출된 상기 각각의 비아 위에 형성된 절연층을 제거하고, 상기 하부 유전층 위에 형성된 절연층을 제거하는 단계와,
    상기 복수의 컨택트 개구부 각각에 전도층을 증착하는 단계 - 상기 전도층은 상기 절연층을 따라 형성되며 상기 복수의 컨택트 개구부 각각에 의해 노출된 상기 각 비아와 직접 접촉하고, 상기 전도층은 또한 상기 하부 유전층을 덮음 - 와,
    상기 하부 전도층 위에 있는 전도층을 제거하기 위해 제 2 표면 평탄화 공정을 수행하는 단계를 더 포함하는,
    방법.
  19. 제 15항에 있어서,
    상기 상부 유전층 내에 형성된 상기 복수의 비아 중 하나 이상의 비아는 상기 기판과 전기적으로 커플링되며 상기 컨택트 개구부에 의해 노출되지 않는,
    방법.
  20. 제 15항에 있어서,
    상기 격리 개구부를 형성하는 단계는,
    상기 복수의 컨택트 개구부를 둘러싸는 폐쇄-루프(closed-loop) 구성을 갖는 격리 개구부를 형성하는 단계를 포함하는,
    방법.
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