CN111261606A - 贯穿硅触点结构及其形成方法 - Google Patents

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Abstract

在TSC结构中，在衬底的第一主表面之上形成第一电介质层。所述衬底包括相对的第二主表面。在所述第一电介质层和所述衬底中形成TSC，使得所述TSC穿过所述第一电介质层并且延伸至所述衬底中。在所述第一电介质层之上形成与所述TSC电耦合的导电板。在衬底中形成隔离沟槽，以包围所述导电板并且与导电板隔开。在衬底的第二主表面上形成第二电介质层。在所述第二电介质层中形成延伸至所述衬底中并且连接至所述TSC的第一多个通孔。在所述第二电介质层中形成延伸至所述衬底中，但是不连接至所述TSC的第二多个通孔。

Description

贯穿硅触点结构及其形成方法
本申请是申请日为2019年2月18日，名称为“贯穿硅触点结构及其形成方法”，申请号为201980000367.4的发明专利申请的分案申请。
背景技术
贯穿硅触点(TSC)被广泛应用于半导体工业。TSC是一种完全穿过硅晶圆或管芯的竖直电连接。TSC技术在创建3D封装和3D集成电路方面很重要。TSC通过显著降低多芯片电子电路的复杂度和总体尺寸的内部布线来提供竖直对准电子器件的互连。与传统封装技术相比，TSC技术提供更高的互连和器件密度以及更短的连接长度。
相关TSC结构包括穿过衬底的TSC开口、沿TSC开口的侧壁形成的阻挡层以及在TSC开口中填充的导电材料。随着集成电路中的半导体器件的临界尺寸缩小以实现更高的器件密度和更快的操作速度，由相关TSC结构引入的RC延迟将变为主要问题。
发明内容
本发明的原理涉及一种新颖的TSC结构，所述TSC结构具有穿过衬底的多个贯穿硅触点(TSC)。所述TSC结构引入了与多个TSC和衬底电耦合的一个或多个通孔，以降低/消除TSC和衬底之间的电势差。电势差的降低/消除又会降低或者消除形成于TSC和衬底之间的寄生电容。此外，隔离沟槽被引入所述TSC结构中，其将所述TSC结构与相邻电子部件隔开，以防止在所述TSC结构与相邻电子部件之间发生电气干扰。
贯穿硅触点(TSC)技术被广泛应用于半导体存储器行业。例如，由于3D NAND技术向高密度和高容量转移，尤其是从64L架构向128L架构转移，因而器件的数量，金属线的数量显著提高，尤其是外围电路。所增加的外围电路需要更大的芯片面积，这降低了NAND位密度。解决方案之一是分别制造包括存储单元的阵列电路晶圆和包括控制电路的外围电路晶圆。接下来，可以引入贯穿硅触点(TSC)结构，从而使阵列电路晶圆与外围电路晶圆电连接。然而，发现相关TSC结构具有由于TSC结构的寄生电容导致的RC延迟问题。因此，需要新型TSC结构来满足先进的技术要求。
在本公开当中，介绍了一种新颖的TSC结构。根据本公开的一个方面，提供了一种集成电路芯片。所述集成电路芯片包括具有相对的第一主表面和第二主表面的衬底、形成于所述衬底的所述第二主表面的第一位置处的多个晶体管以及形成于所述衬底的第二位置处的键合焊盘结构。所述键合焊盘结构包括形成于所述衬底的第一主表面之上的第一电介质层、形成于所述第一电介质层和所述衬底中从而穿过所述第一电介质层并且延伸到所述衬底中的贯穿硅触点(TSC)。所述键合焊盘结构进一步包括形成于所述第一电介质层之上并且与所述TSC电耦合的导电板。所述键合焊盘结构具有形成于所述第一电介质层和衬底中的隔离沟槽。所述隔离沟槽同心包围所述导电板并且延伸穿过所述第一电介质层以及所述衬底的第一主表面和第二主表面。所述隔离沟槽和导电板通过所述第一电介质层相互隔开。所述键合焊盘结构进一步具有形成于所述衬底的所述第二主表面上的第二电介质层。第一通孔形成于所述第二电介质层中，其穿过所述第二主表面延伸到所述衬底中并且连接至所述TSC。第二通孔形成于所述第二电介质层中，其穿过所述第二主表面延伸到所述衬底中，但不连接至所述TSC。
在一些实施例中，所述键合焊盘结构进一步包括形成于所述第二电介质层之上的金属线，并且所述金属线连接至所述第一通孔和第二通孔。
在一些实施例中，所述TSC进一步包括形成于所述第一电介质层和衬底中的接触区。所述接触区具有侧面部分和露出所述第一通孔的底部部分。沿接触区的侧面部分形成阻挡层，并且沿所述阻挡层形成导电层。所述导电层设置在所述接触区中并且与所述第一通孔连接。
在一些实施例中，所述贯穿硅触点(TSC)形成于所述第一电介质层和所述衬底中，使得所述TSC延伸穿过所述第一电介质层以及所述衬底的第一主表面和第二主表面。
根据本公开的另一方面，提供了一种用于制造所述键合焊盘结构的方法。在所公开的方法中，在所述衬底的顶表面之上形成顶部电介质层。所述衬底具有相对的第一主表面和第二主表面，并且多个通孔形成于所述顶部电介质层中并且延伸到所述衬底中。所述多个通孔相互电耦合。在所述衬底的底表面上形成底部电介质层。接下来在所述底部电介质层和衬底中形成隔离开口和多个接触开口。所述隔离开口穿过所述底部电介质层并且从所述衬底的底表面延伸到顶表面。所述多个接触开口中的每者具有侧面部分和露出形成于所述顶部电介质层中的相应通孔的底部部分。之后，利用绝缘层填充所述隔离开口，以形成隔离沟槽。进一步利用导电层填充所述多个接触开口，以形成多个贯穿硅触点(TSC)。所述导电层与通过所述多个接触开口中的每者露出的相应通孔直接接触。在所述底部电介质层之上形成导电板。所述导电板与所述多个贯穿硅触点直接接触。所述导电板进一步被所述隔离沟槽同心包围，并且通过所述底部电介质层与所述隔离沟槽隔开。
在一些实施例中，在所公开的方法当中，在所述衬底的底表面上形成底部电介质层进一步包括从所述底表面去除所述衬底的底部部分，并且在所述衬底的底表面上形成底部电介质层。
根据本公开的又一方面，提供了一种半导体器件。所述半导体器件包括具有相对的顶表面和底表面的衬底。在所述衬底的顶表面中形成存储单元区，并且形成与所述存储单元区相邻的贯穿硅触点(TSC)结构。所述TSC结构包括形成于所述衬底的底表面之上的底部电介质层、形成于所述底部电介质层和所述衬底中的贯穿硅触点(TSC)。所述TSC穿过所述底部电介质层并延伸到所述衬底中。所述TSC结构进一步包括形成于所述底部电介质层之上的键合板，所述键合板与所述TSC电连接。所述TSC结构进一步包括形成于所述底部电介质层和衬底中的隔离沟槽。所述隔离沟槽同心包围所述键合板，穿过所述底部电介质层并且从所述衬底的顶表面延伸至底表面。所述隔离沟槽和键合板通过所述底部电介质层隔开。在所述TSC结构中，在所述衬底的顶表面上形成顶部电介质层，在所述顶部电介质层中形成穿过所述顶表面延伸至所述衬底中并且连接至所述TSC的第一通孔，并且在所述顶部电介质层中形成第二通孔。所述第二通孔穿过所述顶表面延伸至所述衬底中并且不与所述TSC连接。
在一些实施例中，所述存储单元区可以包括多个DRAM存储单元、多个NAND存储单元、多个三维NAND存储单元、多个相变存储单元或者多个磁阻随机存取存储(MRAM)单元。
根据本公开，提供了一种新颖的贯穿硅触点(TSC)结构。所述TSC结构包括形成于衬底的底表面之上的底部电介质层、形成于所述衬底的顶表面之上的顶部电介质层、穿过所述底部电介质层并且延伸至所述衬底中的多个贯穿硅触点(TSC)以及形成于所述顶部电介质层中并且穿过所述顶表面延伸至所述衬底中的多个通孔。所述TSC电连接至导电焊盘，并且所述通孔电连接至金属线并相互电耦合。在所公开的TSC结构中，第一多个通孔连接至所述TSC，第二多个通孔与所述衬底电耦合并且不连接至所述TSC中的任何TSC。因此，本文所公开的TSC结构引入了与多个TSC和衬底电耦合的一个或多个通孔(例如，所述第二多个通孔)，以降低/消除TSC和衬底之间的电势差。电势差的降低/消除又会降低或者消除形成于TSC和衬底之间的寄生电容。此外，向所述TSC结构中引入了隔离沟槽，其将所述TSC结构与相邻电子部件隔开，以防止在所述TSC结构与相邻电子部件之间发生电气干扰。
附图说明
通过结合附图阅读下述详细描述，本发明的各个方面将得到最好的理解。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。
图1A是根据本公开的示例性实施例的贯穿硅触点(TSC)结构的截面图。
图1B是根据本公开的示例性实施例的TSC结构的俯视图。
图2是根据本公开的示例性实施例的相关贯穿硅触点(TSC)结构的截面图。
图3到图10B是根据本公开的示例性实施例的制造TSC结构的各种中间步骤的截面图和俯视图。
图11A是根据本公开的示例性实施例的替代TSC结构的截面图。
图11B是根据本公开的示例性实施例的替代TSC结构的俯视图。
图12是根据本公开的示例性实施例的集成电路芯片。
图13是根据本公开的示例性实施例的用于制造TSC结构的过程的流程图。
具体实施方式
下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，并非意在构成限制。例如，下文的描述当中出现的在第二特征上或之上形成第一特征可以包括所述第一特征和第二特征是所形成的可以直接接触的特征的实施例，还可以包括可以在所述第一特征和第二特征之间形成额外的特征从而使得所述第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复数字和/或字母。这种重复的目的是为了简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“之下”、“下方”、“之上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
图1A是贯穿硅触点(TSC)结构100的截面图，图1B是TSC结构100的俯视图，其中，图1A的TSC结构100的截面图是从与图1B中包含A-A’线的竖直平面相同的平面获得的。图1B中的虚线表示透视图。
TSC结构100可以具有衬底102。衬底102具有底表面(或第一主表面)102b和顶表面(或第二主表面)102a。TSC结构100可以具有形成于底表面102b上的底部电介质层108。在实施例中，底部电介质层108可以由SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料制成。底部电介质层108可以具有处于1um到2um的范围内的厚度。
在底部电介质层108和衬底102中形成多个贯穿硅触点126(TSC)。例如，在图1A/1B中包括四个TSC 126A-126D。然而，所示出的四个TSC只是一个示例，本发明不限于这一数量。TSC 126穿过底部电介质层108并且穿过底表面102b延伸至衬底102中。在一些实施例中，TSC 126穿过底部电介质层108并且从衬底102的底表面102b延伸至顶表面102a。
所述TSC可以具有圆的柱状形状，其具有处于300nm到400nm的范围内的临界尺寸(CD)以及处于3um到4um的范围内的高度。但是，本公开不限于此，可以将所述TSC形成为具有方形的柱状形状、椭圆形的柱状形状或者其他适当形状，具体取决于设计要求。
每一个TSC具有侧面部分和底部部分。沿TSC的侧面部分形成阻挡层，并且导电层沿所述阻挡层形成并且被所述阻挡层包围。例如，TSC 126A具有沿侧面部分形成的阻挡层110a以及沿阻挡层110a形成并且被所述阻挡层110a包围的导电层112a。阻挡层110a-110d可以具有处于100nm到200nm的范围内的厚度，并且包括正硅酸乙酯(TEOS)、SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN或者其他适当材料。导电层112a-112d可以包括铜、钨、钴、钌或者其他适当导电材料。
TSC结构100进一步具有形成于顶表面102a上的顶部电介质层114。在顶部电介质层114中形成多个通孔118。例如，在图1A/1B中包括八个通孔118a-118h。在所公开的TSC结构100中，使第一多个通孔118与TSC 126连接，并且第二多个通孔118从顶表面102a延伸至衬底102中，从而与衬底电耦合。例如，如图1A/1B所示，TSC 126A的底部部分与通孔118b直接接触，其中，TSC 126A的导电层112a与通孔118b电连接。类似地，TSC 126B与通孔118c直接接触，TSC 126C与通孔118f(未示出)直接接触，并且TSC 126D与通孔118g(未示出)直接接触。应当指出，通孔118和TSC 126可以根据技术要求具有各种直径。仍然参考图1A/1B，四个通孔118a、118d、118e和118h不与TSC 126中的任何一个连接，并且与衬底102直接接触。四个通孔118a、118d、118e和118h以从10nm到20nm的深度进一步延伸至衬底中，并且与衬底102电耦合。在一些实施例中，直接接触TSC 126的通孔(例如，118b、118c、118f和118g)可以具有与直接接触衬底的通孔(例如，118a、118d、118e和118h)相同的直径。在一些实施例中，直接接触TSC 126的通孔可以具有与直接接触衬底的通孔不同的直径。
顶部电介质层114可以具有处于5um到6um的范围内的厚度，并且可以由SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或者高K材料制成。通孔118可以具有处于120nm到160nm的范围内露出顶表面102a的底部CD、处于250nm到300nm的范围内的顶部CD以及处于4.5um和5um之间的高度。通孔118可以包括铜、钨、钴、钌或者其他适当导电材料。
在TSC结构100中，在底部电介质层108之上形成导电板106。导电板106可以具有矩形轮廓、方形轮廓或者其他几何形状的轮廓。导电板106与TSC 126连接，并且在封装过程中起着键合焊盘的作用。导电板106可以由铝或铜制成，其具有处于600nm到700nm的范围内的厚度以及600nm的最小宽度。TSC结构100还包括与通孔118连接的金属线116。在一些实施例中，金属线116可以与四个通孔118a-118d连接。在一些实施例中，金属线116可以与图1A/1B所示的全部八个通孔118a-118h连接，具体取决于电路要求。金属线116可以由铜、钨或铝制成，其具有处于200nm到300nm的范围内的CD以及处于
Figure BDA0002412448540000071
到
Figure BDA0002412448540000072
的范围内的厚度。
仍然参考图1A/1B，在底部电介质层108和衬底102中形成隔离沟槽104。隔离沟槽104穿过底部电介质层108和衬底102。隔离沟槽104进一步落在顶部电介质层114上。隔离沟槽104具有闭合形状(例如，环形)，并且同心包围导电板106。在其他实施例中，隔离沟槽104可以具有开放形状(例如，具有缺口的环)。导电板106和隔离沟槽104通过底部电介质层108隔开。隔离沟槽104可以具有处于160nm到210nm的范围内的顶部CD D1、处于140nm和180nm之间的底部CD D2以及处于3um和4um之间的高度T1。
衬底102可以包括硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底102可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI氧化物半导体。在图1的实施例中，衬底102是IV族半导体，其可以包括Si、Ge或SiGe。衬底102可以是体晶圆或者外延层。
图2是相关贯穿硅触点(TSC)结构200的截面图。TSC结构200具有多个贯穿硅触点(TSC)226、与TSC 226连接的导电板206、与TSC 226连接的多个通孔218以及与通孔218连接的金属线216。应当指出，通孔218和TSC 226可以根据技术要求具有各种直径。TSC 226中的每者可以具有阻挡层210和导电层212。与如图1所示的TSC结构100相比，TSC结构200不包括隔离沟槽，而且不形成与衬底202电耦合的额外通孔。在TSC结构200的操作当中，衬底202和导电板206/TSC 226可以具有电势差。由于所述电势差的原因，可能在衬底202和导电板206/TSC 226之间形成寄生电容。所形成的寄生电容又会在与TSC结构200电耦合的集成电路的操作当中引起RC延迟。
相反地，在图1A/1B所示的TSC结构100当中，所述第二多个通孔(例如，118a、118d、118e和118h)不与TSC 126中的任何TSC连接，并且与衬底102直接接触。所述第二多个通孔进一步通过金属线116和与TSC 126连接的第一多个通孔(例如，118b、118c、118f和118g)与TSC 126电耦合。衬底102和TSC 126因此通过第二多个通孔118电耦合。相应地减少或者消除了衬底102和TSC 126之间的电势差，并且寄生电容对应地变得可忽略。此外，隔离沟槽104进一步将TSC结构100与相邻电子部件(例如，存储单元)隔离开，以防止电气干扰。
图3到图10B示出了电容器结构100的形成当中的各中间阶段，其中，字母“A”表示截面图，“B”表示俯视图。截面图是从与包含俯视图中的A-A’线的竖直平面相同的平面获得的。
如图3所示，制备衬底102。衬底具有顶表面102a和底表面102b。在衬底102的顶表面102a上形成顶部电介质层114。顶部电介质层114可以具有处于5um到6um的范围内的厚度，并且可以由SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或者高K材料构成。可以应用任何适当沉积工艺形成顶部电介质层114，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其任何组合。
仍然参考图3，在顶部电介质层114中形成多个通孔118。通孔118以10nm和20nm之间的深度进一步延伸至衬底102中。通孔118可以是通过光刻工艺和蚀刻工艺的组合形成的。例如，可以在顶部电介质层114的顶表面114a之上形成图案化掩模叠层。引入后续的蚀刻处理，从而蚀穿顶部电介质层114，以形成多个通孔开口。之后，可以利用诸如铜、钨或铝的导电材料填充所述通孔开口。可以应用各种技术填充所述通孔开口，例如，PVD、CVD、ALD或者电化学镀。在一些实施例中，在导电材料之前形成阻挡层(在图3中未示出)，例如，Ti、TiN、Ta、TaN或其他适当材料。所述阻挡层可以是通过应用PVD沉积、CVD沉积、ALD沉积或者其他公知沉积技术形成的。所述导电层还可以覆盖顶部电介质层114的顶表面114a。可以执行表面平坦化工艺，以去除顶部电介质层114的顶表面114a之上的多余导电材料，并且通孔开口中的剩余导电材料形成了通孔118。
在顶部电介质层114的顶表面114a之上，可以形成金属线116。金属线116与通孔118连接。金属线116可以由铜、钨或铝构成，其具有处于200nm到300nm的范围内的CD以及处于
Figure BDA0002412448540000091
到
Figure BDA0002412448540000092
的范围内的厚度。金属线116可以是通过适当沉积工艺沉积的，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅射、电子束蒸镀或者它们的任何组合。或者，金属线116可以是通过镶嵌技术形成的，并且可以应用电化学镀(ECP)工艺。
在图4中，引入薄化工艺，从而从底表面102b去除衬底102的底部部分。在薄化工艺之前，可以引入翻转过程，其中，使衬底102上下颠倒，并且露出底表面102b，以实施后续的薄化工艺。可以应用任何适当工艺，从而向下使衬底102变薄，例如，化学机械抛光(CMP)、回蚀或其任何组合。在薄化工艺之后，衬底102可以具有处于2um到3um的范围内的厚度。
在图5中，在衬底的底表面102b上形成底部电介质层108。底部电介质层108可以由SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料制成。底部电介质层108可以具有处于1um到2um的范围内的厚度。底部电介质层108可以是通过适当沉积工艺沉积的，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅射、电子束蒸镀或者它们的任何组合。
在图6A/6B中，形成沟槽开口122以及多个贯穿硅触点(TSC)开口102a-120d。为了形成沟槽开口122和TSC开口120，可以在底部电介质层108上形成图案化掩模叠层(未示出)。所述掩模叠层可以包括一个或多个硬掩模层和光致抗蚀剂层。可以根据任何适当技术使所述掩模叠层图案化，例如，所述技术可以是照射曝光工艺(例如，光刻或者电子束曝光)，其可以进一步包括光致抗蚀剂涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、光致抗蚀剂显影、清洗、干燥(例如，离心甩干和/或硬烘)等。
在形成图案化掩模叠层时，可以应用诸如湿法蚀刻或者干法蚀刻的蚀刻工艺。所述蚀刻工艺蚀穿底部电介质层108和衬底102。所述蚀刻工艺将掩模叠层的图案转移到底部电介质层108和衬底102中。去除通过图案化掩模叠层露出的底部电介质层108和衬底102的部分，以形成沟槽开口122和TSC开口120。沟槽开口122露出顶部电介质层114。沟槽开口122可以具有处于160nm到210nm的范围内的顶部CD D1、处于140nm和180nm之间的底部CD D2以及处于3um和4um之间的高度T1。沟槽开口122可以是环形的，并且同心包围TSC开口120。TSC开口120可以具有圆的柱状形状，其具有处于300nm到400nm的范围内的CD以及处于3um到4um的范围内的高度。TSC开口120中的每者具有侧面部分和露出相应的通孔118的底部部分。例如，TSC开口120a可以露出通孔118b，如图6B所示。在一些实施例中，所述蚀刻工艺能够去除通孔118的延伸至衬底102中的部分，因此，所述TSC开口能够从衬底的底表面102b延伸至其顶表面102a。
在图7中，形成填充沟槽开口122和TSC开口120的绝缘材料124。根据微观负载效应，具有低高宽比的特征当中的沉积速率可以比具有高高宽比的特征中的沉积速率高，其中，高宽比是指特征的高度与宽度的比值。由于沟槽开口122的高宽比小于TSC开口120的高宽比，因而隔离沟槽122中的绝缘材料124可以具有更高的沉积速率。通过精确地控制沉积时间，绝缘材料124能够完全填充沟槽开口122。与此同时，绝缘材料124能够沿TSC开口的侧面部分形成共形的薄阻挡层。绝缘材料124可以进一步覆盖在TSC开口120的底部部分处露出的通孔118，并且进一步覆盖底部电介质层108的顶表面。在另一个实施例中，可以在第一沉积当中以第一绝缘材料填充沟槽开口122，并且在第二沉积当中，TSC开口120可以具有覆盖侧面部分和底部部分的第二绝缘材料。绝缘材料124可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN或者正硅酸乙酯(TEOS)。在图7的实施例中，绝缘层124是TEOS。
在图8中，可以执行诸如蚀刻工艺的去除工艺来去除处于TSC开口120的底部部分处的绝缘层，以露出通孔118。在一个示例中，所述蚀刻工艺可以包括毯式干法蚀刻(例如，毯式RIE或ICP蚀刻)。本文的毯式蚀刻可以指没有任何保护掩模的蚀刻工艺。在毯式蚀刻完成之后，可以去除形成在TSC开口120的底部部分处的绝缘材料124，并且能够去除在底部电介质层108之上形成的绝缘材料124。此外，还可以去除沟槽开口122中的绝缘材料124的顶部部分。如图8所示，在所述去除工艺之后，留在沟槽开口122中的绝缘材料124形成了隔离沟槽104。沿TSC开口120的侧面部分保留的绝缘材料124形成了TSC开口120中的阻挡层110。
在一些实施例中，可以根据预期应用掩模，从而仅露出TSC开口120的底部部分。而后可以应用干法蚀刻。在干法蚀刻期间，可以生成定向等离子体或者各向异性等离子体，以去除TSC开口120的底部部分处的绝缘层124，从而露出通孔118。可以执行后续的表面平坦化工艺(例如，蚀刻工艺或CMP工艺)，从而去除底部电介质层108的顶表面之上的多余绝缘材料124。
图9示出了TSC开口120中的导电层112的形成。在实施例中，导电层112可以包括铜(Cu)、铜锰(CuMn)以及铜铝(CuAl)等，并且可以应用电化学镀(ECP)工艺。在一些示例中，在导电层112之前形成阻挡层(在图9中未示出)，例如，Ti、TiN、Ta、TaN或其他适当材料。所述阻挡层可以是使用物理气相沉积(PVD)、CVD、ALD或者其他公知沉积技术形成的。在另一个实施例中，导电层112可以包括钴(Co)、钨(W)、钌(Ru)、铝(Al)、铜(Cu)或者其他适当导体，并且可以是通过适当沉积工艺沉积的，例如，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅射、电子束蒸镀或者它们的任何组合。在一些实施例中，执行诸如蚀刻工艺或CMP工艺的后续表面平坦化工艺，以去除底部电介质层108的顶表面之上的多余导电层112。
在图10A/10B中，可以在底部电介质层108之上形成导电板106。导电板106可以具有矩形轮廓、方形轮廓或者其他几何形状的轮廓。导电板106可以由铝或铜构成。导电板106与TSC 126连接，并且在封装过程中起着键合焊盘的作用。在一些实施例中，导电板106可以是通过沉积工艺和蚀刻工艺的组合形成的。例如，可以通过CVD工艺、PVD工艺或者溅射工艺在底部电介质108之上沉积金属层(例如，Cu或Al)。接下来，可以在所述金属层之上形成图案化掩模，并且可以应用蚀刻工艺对所述金属层进行蚀刻。金属层的受到所述图案化掩模保护的部分形成导电板106。在另一个实施例中，导电板106可以是通过光刻工艺和沉积工艺的组合形成的。例如，可以在底部电介质层108之上形成图案化掩模，并且可以优选通过光刻工艺在所露出的区域上形成金属层。
如图10A/10B所示，在引入导电板106之后形成了完整的TSC结构100。图10A/10B所示的TSC结构100与图1A/1B所示的TSC结构100是等同的。
图11A/11B是替代贯穿硅触点(TSC)结构100’的截面图和俯视图。与图1和图10所示的TSC结构100相比，形成于TSC结构100’中的隔离沟槽104具有不同配置。如图11A/11B所示，隔离沟槽104设置在第一电介质层和第二电介质层之间，并且从衬底102的顶表面102a延伸至底表面102b。
图12示出了根据本公开的实施例的集成电路芯片200。集成电路芯片200具有芯片边界204和存储单元区202。存储单元区202可以包括多个存储单元，例如，DRAM存储单元、NAND存储单元、三维(3D)-NAND存储单元、相变存储单元或者磁阻随机存取存储(MRAM)单元。集成电路芯片200进一步包括与存储单元区202相邻的一个或多个TSC结构100。所述TSC结构与图1和图10所示的TSC结构100等同。TSC结构100和存储单元区202中的每者通过相应的绝缘沟槽104隔开，以防止电气干扰。
图13是根据本公开的示例性实施例的用于制造TSC结构的过程300的流程图。过程300开始于步骤304，在该步骤中，在衬底的顶表面之上形成顶部电介质层，并且在顶部电介质层中形成多个通孔。所述通孔以10nm和20nm之间的深度进一步延伸至衬底中。进一步形成金属线以连接通孔。在一些实施例中，可以如参考图3所例示的执行步骤304。
之后，过程300进行至步骤306，在该步骤中，从底表面使衬底的底部部分变薄，并且在底表面之上形成底部电介质层。所述底部电介质层可以包括SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO或高K材料。所述底部电介质层可以具有处于1um到2um的范围内的厚度。在一些实施例中，可以如参考图4-5所例示的执行步骤306。
在过程300的步骤308中，可以在底部电介质层和衬底中形成沟槽开口和多个TSC开口。所述沟槽开口和TSC开口可以通过光刻工艺和蚀刻工艺的组合形成的。沟槽开口穿过底部电介质和衬底，从而露出顶部电介质层。沟槽开口可以是环形的，并且同心包围TSC开口。TSC开口可以具有圆的柱形形状。TSC开口中的每者具有侧面部分和露出形成在顶部电介质中的相应通孔的底部部分。在一些实施例中，所述蚀刻工艺能够去除通孔的延伸至衬底中的部分，因此，所述TSC开口能够从衬底的底表面延伸至其顶表面。在一些实施例中，可以如参考图6所例示的执行步骤308。
之后，过程300进行至步骤310，在该步骤中，形成填充沟槽开口的绝缘材料，以形成隔离沟槽。所述绝缘材料还能够沿TSC开口的侧面部分形成共形的薄阻挡层。所述绝缘材料进一步形成在所述TSC开口的底部部分处，并且覆盖通过所述TSC开口露出的通孔。在一些实施例中，可以如参考图7所例示的执行步骤310。
在过程300的步骤312中，在TSC开口中的每者中形成导电层。在形成所述导电层之前，应用蚀刻工艺去除形成所述TSC开口的底部部分处的绝缘材料，从而露出所述通孔。所述导电层可以包括铜(Cu)、铜锰(CuMn)以及铜铝(CuAl)等，并且可以应用电化学镀(ECP)工艺。在一些示例中，在导电层之前形成阻挡层(在图9中未示出)，例如，Ti、TiN、Ta、TaN或其他适当材料。可以应用后续的表面平坦化工艺(例如，CMP)，以去除底部电介质层之上的多余导电层。在一些实施例中，可以如参考图8-9所例示的执行步骤312。
之后，过程300进行至步骤314，在该步骤中，在所述底部电介质层之上形成导电板。所述导电板可以具有矩形轮廓、方形轮廓或者其他几何形状的轮廓。所述导电板可以由铝或铜制成。所述导电板与所述TSC连接，并且在封装过程期间起着键合焊盘的作用。在一些实施例中，所述导电板可以是通过沉积工艺和蚀刻工艺的组合形成的。在一些实施例中，可以如参考图10A/10B所例示的执行步骤314。
应当指出，可以在过程300之前、期间和之后提供额外步骤，并且对于过程300的其他实施例而言可以对所描述的步骤中的一些予以替换、删除或者以不同顺序执行。在后续的工艺步骤中，可以在半导体器件100之上形成各种额外的互连结构(例如，具有导电线和/通孔的金属化层)。这样的互连结构使半导体器件100与其他接触结构和/或有源器件电连接，以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的额外器件特征。
文中描述的各种实施例提供了相对于相关示例的多个优点。例如，在相关TSC结构中，由于所述电势差的原因可能在衬底和相关TSC结构之间形成寄生电容。所形成的寄生电容又会在与相关TSC结构电耦合的集成电路芯片的操作期间引起RC延迟。所公开的TSC结构引入了与多个贯穿硅触点(TSC)和衬底电耦合的一个或多个通孔，以降低/消除TSC和衬底之间的电势差。电势差的降低/消除又会降低或者消除形成于TSC和衬底之间的寄生电容。此外，向所公开的TSC结构中引入了隔离沟槽，其将所公开的TSC结构与相邻电子部件隔开，以防止在所公开的TSC结构与相邻电子部件之间发生电气干扰。
前文概述了几个实施例的特征，从而使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当认识到他们可以容易地使用本公开作为基础来设计或者修改其他的工艺过程和结构，以达到与文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到这样的等价设计不脱离本公开的实质和范围，而且他们可以在其中做出各种变化、替换和更改，而不脱离本公开的实质和范围。

Claims (20)

1.一种集成结构，包括：
第一电介质层，所述第一电介质层形成于衬底的第一主表面之上，所述衬底进一步包括相对的第二主表面；
贯穿硅触点(TSC)，所述贯穿硅触点(TSC)形成于所述第一电介质层和所述衬底中，使得所述贯穿硅触点(TSC)延伸穿过所述第一电介质层并且延伸至所述衬底中；
导电板，所述导电板形成于所述第一电介质层之上，所述导电板与所述贯穿硅触点(TSC)电耦合；
隔离沟槽，所述隔离沟槽形成于所述衬底中并且包围所述导电板，所述隔离沟槽和所述导电板通过所述第一电介质层相互隔开；
第二电介质层，所述第二电介质层形成于所述衬底的所述第二主表面上；
第一多个通孔，所述第一多个通孔形成于所述第二电介质层中，所述第一多个通孔穿过所述第二主表面延伸至所述衬底中并且连接至所述贯穿硅触点(TSC)。
2.根据权利要求1所述的集成结构，还包括：
形成于所述第二电介质层之上的金属线，其中，所述金属线连接至所述第一多个通孔。
3.根据权利要求2所述的集成结构，还包括：
第二多个通孔，所述第二多个通孔形成于所述第二电介质层中，所述第二多个通孔穿过所述第二主表面延伸至所述衬底中并且连接至所述金属线，其中，所述第二多个通孔不连接至所述贯穿硅触点(TSC)。
4.根据权利要求1所述的集成结构，其中，所述隔离沟槽延伸穿过所述衬底的所述第一主表面和所述第二主表面。
5.根据权利要求1所述的集成结构，其中，所述隔离沟槽延伸穿过所述第一电介质层以及所述衬底的所述第一主表面和所述第二主表面。
6.根据权利要求1所述的集成结构，其中，所述贯穿硅触点(TSC)还包括：
阻挡层，所述阻挡层与所述第一电介质层和所述衬底直接接触；以及
导电层，所述导电层是沿所述阻挡层形成的并且被所述阻挡层包围，所述导电层与所述第一多个通孔连接。
7.根据权利要求1所述的集成结构，其中，所述贯穿硅触点(TSC)形成于所述第一电介质层和所述衬底中，使得所述贯穿硅触点(TSC)延伸穿过所述第一电介质层以及所述衬底的所述第一主表面和所述第二主表面。
8.根据权利要求1所述的集成结构，其中，所述隔离沟槽和所述第一电介质层是共平面的。
9.根据权利要求1所述的集成结构，其中，所述隔离沟槽包括锥形轮廓。
10.根据权利要求9所述的集成结构，其中，所述隔离沟槽在所述第一主表面具有第一临界尺寸(CD)而在所述第二主表面具有第二临界尺寸(CD)，所述第一临界尺寸(CD)大于所述第二临界尺寸(CD)。
11.一种集成电路(IC)芯片，包括：
衬底，所述衬底具有相对的顶表面和底表面；
存储单元区，所述存储单元区形成于所述衬底的顶表面中；以及
贯穿硅触点(TSC)结构，所述贯穿硅触点(TSC)结构被形成为与所述存储单元区相邻，所述贯穿硅触点结构包括：
底部电介质层，所述底部电介质层形成于所述衬底的所述底表面之上；
贯穿硅触点(TSC)，所述贯穿硅触点(TSC)形成于所述底部电介质层和所述衬底中，使得所述贯穿硅触点(TSC)穿过所述底部电介质层并且延伸至所述衬底中；
导电板，所述导电板形成于所述底部电介质层之上，所述导电板与所述贯穿硅触点(TSC)电耦合；
隔离沟槽，所述隔离沟槽形成于所述衬底中并且包围所述导电板，所述隔离沟槽和所述导电板通过所述底部电介质层相互隔开；
顶部电介质层，所述顶部电介质层形成于所述衬底的所述顶表面上；
第一多个通孔，所述第一多个通孔形成于所述顶部电介质层中，所述第一多个通孔穿过所述顶表面延伸至所述衬底中并且连接至所述贯穿硅触点(TSC)。
12.根据权利要求11所述的集成电路(IC)芯片，还包括：
第二多个通孔，所述第二多个通孔形成于所述顶部电介质层中，所述第二多个通孔穿过所述顶表面延伸至所述衬底中，其中，所述第二多个通孔不连接至所述贯穿硅触点(TSC)。
13.根据权利要求11所述的集成电路(IC)芯片，其中，所述隔离沟槽延伸穿过所述衬底的所述顶表面和所述底表面。
14.根据权利要求11所述的集成电路(IC)芯片，其中，所述隔离沟槽延伸穿过所述底部电介质层以及所述衬底的所述顶表面和所述底表面。
15.一种用于形成集成结构的方法，包括：
在衬底的顶表面之上形成顶部电介质层，所述顶部电介质层具有多个通孔，所述多个通孔被形成为穿过顶部电介质层，并且所述多个通孔延伸至所述衬底中，所述多个通孔相互电耦合；
在所述衬底的底表面上形成底部电介质层；
在所述底部电介质层和所述衬底中形成隔离开口和多个接触开口，所述隔离开口穿过所述底部电介质层并且从所述衬底的所述底表面延伸至所述顶表面，所述多个接触开口中的每一个具有侧面部分和露出形成在所述顶部电介质层中的相应通孔的底部部分；
利用绝缘层填充所述隔离开口，以形成隔离沟槽；
利用导电层填充所述多个接触开口，以形成多个贯穿硅触点(TSC)，所述导电层与通过所述多个接触开口中的每一个露出的相应通孔直接接触；以及
在所述底部电介质层之上形成导电板，所述导电板与所述多个贯穿硅触点直接接触，所述导电板被所述隔离沟槽包围并且与所述隔离沟槽通过所述底部电介质层隔开。
16.根据权利要求15所述的方法，其中，在所述衬底的所述底表面之上形成所述底部电介质层还包括：
从所述底表面去除所述衬底的底部部分；以及
在所述衬底的所述底表面之上形成所述底部电介质层。
17.根据权利要求15所述的方法，其中，利用所述导电层填充所述多个接触开口还包括：
沿所述多个接触开口中的每一个的侧面部分形成阻挡层，所述阻挡层还形成于通过所述多个接触开口中的每一个露出的相应通孔之上；
去除形成于所述相应通孔之上的所述阻挡层；
在所述多个接触开口中的每一个中沉积所述导电层，所述导电层是沿所述阻挡层形成的并且与通过所述多个接触开口中的每一个露出的所述相应通孔直接接触，所述导电层还覆盖所述底部电介质层；以及
执行第二表面平坦化工艺，以去除处于所述底部电介质层之上的导电层。
18.根据权利要求15所述的方法，其中，利用所述导电层填充所述多个接触开口还包括：
利用所述绝缘层填充所述隔离开口和所述多个接触开口，所述绝缘层是沿所述多个接触开口中的每一个的侧面部分形成的，所述绝缘层形成于通过所述多个接触开口中的每一个露出的所述相应通孔之上，并且所述绝缘层还形成于所述底部电介质层之上；
去除形成于通过所述多个接触开口中的每一个露出的所述相应通孔之上的所述绝缘层，并且去除形成于所述底部电介质层之上的所述绝缘层；
在所述多个接触开口的每一个中沉积所述导电层，所述导电层是沿所述绝缘层形成的并且与通过所述多个接触开口中的每一个露出的所述相应通孔直接接触，所述导电层还覆盖所述底部电介质层；以及
执行第二表面平坦化工艺，以去除所述底部电介质层之上的导电层。
19.根据权利要求15所述的方法，其中形成于所述顶部电介质层中的所述多个通孔中的至少一个通孔与所述衬底电耦合并且不通过所述接触开口露出。
20.根据权利要求15所述的方法，其中，形成所述隔离开口包括形成具有包围所述多个接触开口的闭合环结构的隔离开口。
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