CN101322238A - 通过设置假通孔而增加金属化层的附着力的技术 - Google Patents

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Abstract

通过电性无功能金属区(electrically non－functional metal region)下方设置假通孔(dummy via)，可明显减少在后续工艺中的金属脱层(delamination)的风险。再者，在一些实施例中，通过设置假金属区，甚至可更增强所获得的金属化层的机械强度，该假金属区可作用为用于上层无功能金属区的固定件(anchor)。此外，亦可设置假通孔与电性作用金属线和金属区结合，因而亦增强其机械稳定性和电性效能。

Description

通过设置假通孔而增加金属化层的附着力的技术
技术领域
本发明大体上是关于集成电路的形成，且尤是关于包括埋置在介电材料中譬如铜的高导电金属的金属化层的形成。
背景技术
在集成电路中，极大量的电路元件，譬如晶体管、电容器、电阻器等，形成在适当的衬底内或衬底上，通常以大致的平面配置形成。由于大量的电路元件和所需复杂的先进集成电路布局，个别电路元件的电性连接一般不建构在制造电路元件的相同的层级(level)中。一般而言，此等电性连接形成在一个或多个额外的“接线(wiring)”层，亦称之为金属化层。这些金属化层通常包括提供层内(inner level)电性连接的含金属的线，并亦包括称之为通孔(via)的填满了适当金属的多个层间连接(inter-level connection)。通孔提供二个邻接堆叠的金属化层之间的电性连接，其中该含金属的线和通孔亦可共同称之为互连结构(interconnect structure)。
由于在现代集成电路中继续缩小电路元件的特征(feature)尺寸，因此对于指定芯片面积的电路元件的数目(亦即装填密度(packing density))亦增加，因而需要甚至更增加电性互连件的数目，以提供所希望的电路功能。因此，当对于每芯片面积的电路元件的数目变得更大时，堆叠的金属化层的数目可增加且个别线和通孔的尺寸可减小。制造多个金属化层需要解决极富挑战性的问题，譬如多个堆叠层的机械、热和电性可靠性。当集成电路的复杂度增加而引致需要能禁得起适度高的电流密度的导电线时，半导体制造商逐渐增用可有较高电流密度的金属取代已知的金属化金属铝，并因此可以减少互连件的尺寸和因此减少堆叠金属化层的数目。举例来说，铜和其合金为愈益用来取代铝的材料，这是因为当他们与铝相比较时，他们有较高的抗电迁移性(resistance against electromigration)和相当低的电阻率(electricalresistivity)的优越特性。尽管有这些优点，铜和其合金亦呈现关于在半导体设备中的处理和操作的一些缺点。例如，铜不能通过广为接受的沉积方法(譬如化学气相沉积法(CVD))有效地大量应用到衬底上，且亦不能通过常用的各向异性(anisotropic)蚀刻程序来有效地图案化。结果，在制造包含铜的金属化层时，最好是使用所谓的镶嵌(inlaid)或金属镶嵌(damascene)技术(单层和双层)，其中首先敷设介电层，然后图案化以收容沟槽和/或通孔(via)，接着将该等沟槽和/或通孔用铜或铜合金将其填满。
结果依照金属镶嵌法在个别金属化层的介电材料中形成通孔和沟槽的工艺在形成具有基于铜的金属化层的先进的半导体器件期间可显著地影响整体生产良率，此是由于脱层问题(delamination issue)和蚀刻相关几何形状影响(geometry effect)的关系。
参照图1a至1d，现将更详细说明典型的习知制造流程，以便更清楚地说明依照金属镶嵌工艺(例如，双金属镶嵌工艺)涉及在介电材料中形成高度缩小金属线的诸问题，在此工艺中在对应的沟槽连接到各通孔之前先形成该等通孔，其中此方法通常称之为“先通孔/后沟槽(viafirst/trench last)”方法。
图1a示意地显示半导体器件100的剖面图，该半导体器件100包括衬底101，其可以基体(bulk)硅衬底、绝缘层上覆硅(SOI)衬底、等等形式提供，其中该衬底101亦可表示具有譬如晶体管、电容器、线路、电阻器、接触部分等等的个别电路元件形成在其中的器件层。为了方便起见，任何此等电路元件未示在图1a中。器件100包括第一器件区120A和第二器件区120B，其中该第一器件区120A可表示收容金属线和通孔的“内”区，而该第二器件区120B可表示收容在个别金属化层中的大金属区连同在该第一器件区120A中对应的金属线的器件区。例如，测量区等可形成在第二器件区120B中，一般用来评估通过化学机械研磨(chemical mechanical polishing；CMP)去除凹部铜期间发生的所谓浅碟效应(dishing effect)。
器件100进一步包括形成在衬底101之上的介电层102，其中该层102可表示围绕个别电路元件的介电材料(亦称之为接触材料)，或该层102可表示位在下方(lower-lying)金属化层的一部分，在其中可埋置任何金属填充线(metal-filled line)。依在器件100的特定设计，或层102的功能，其可由习知的介电材料譬如二氧化硅、氮化硅组成，或其可包含低k介电材料，譬如富氢氧碳化硅(hydrogen-enriched siliconoxycarbide，SiCOH)等。金属线103A形成在第一器件区120A内和衬底101之上和至少部分在层102内用来建立电性连接至形成在该第一器件区120A内的电路元件。金属线103A可由包括导电阻挡层(barrierlayer)(图中未显示)的含铜金属组成，以便增强金属线103A对周围材料的附着力并减少铜扩散入敏感的器件区中。蚀刻终止层104形成在介电层102和金属线103A上，其中该蚀刻终止层104可由对形成在该蚀刻终止层104上的介电层105的材料呈现高蚀刻选择性的材料组成。再者，蚀刻终止层104亦可作用为金属线103A和邻接材料之间的扩散阻挡，以减少譬如铜的金属向外扩散，以及介电材料扩散入金属线103A中。
可由低k介电材料组成的介电层105形成在蚀刻终止层104上，接着是一层抗反射涂层(anti-reflective coating；ARC)或盖层(cappinglayer)106，该盖层106可由二层或多层的次层形成，以便达成关于光行为、机械强度和遮盖特性的所希望的性能。例如，盖层106可设置为包括二氧化硅层(当由低k材料形成时，作用以给予层105改进的机械强度)、氮氧化硅层(用来调整光行为)和薄二氧化硅层(作用为用于形成在盖层106上刻胶掩模(resist mask)107的氮阻挡)的堆叠。刻胶掩模107包括在第一器件区120A之上的第一开口107A，该第一器件区120A对应于通孔开口105A用仍将形成在介电层105中的金属线来电性连接金属线103A。
用于形成如图1a所示的半导体器件100的典型制作流程可包括下列工艺。在制造衬底101内的任何电路元件之后，通过基于等离子体增强型化学气相沉积(PECVD)的广为接受的沉积技术方法(depositionrecipe)，可沉积介电层102。例如，层102可由二氧化硅、掺杂氟的二氧化硅或SiCOH组成，因此可使用基于适当先驱物的沉积方法以形成层102。然后，可依照将在下文中参照层105说明的工艺而形成金属线103A。其后，通过例如广为接受的PECVD技术来沉积蚀刻终止层104，直到具有充分可靠中止稍后将施行的通孔和沟槽蚀刻工艺的厚度。其次，依所使用的材料，通过CVD或旋转涂敷(spin-coating)而形成介电层105。然后，通过基于广为接受的方法的PECVD技术形成盖层106以在器件100的进一步处理中提供所希望的特性。最后，通过先进的光刻术(photolithography)形成刻胶掩模(resist mask)107以形成各别的开口107A。其后，施行各向异性蚀刻，其中，在初始阶段去除层106的暴露部分，并在后续工艺中去除层105的介电材料以形成通孔开口105A。
图1b示意地显示在预先制造阶段的器件100。器件100现包括刻胶掩模109，其在通孔开口105A之上具有形成在其中的沟槽109A，该沟槽109A具有尺寸对应于将形成在通孔开口105A之上和周围的金属线的设计尺寸。刻胶掩模109进一步包括依照对应的金属区(譬如测试区)的设计尺寸形成在第二器件区120B中的开口109B，其中该开口109B的尺寸可以显然比沟槽109A的尺寸大(至少在一个方向上)。例如，在50nm甚至更小的最小关键尺寸的先进半导体器件中，开口109B可以有100μm×100μm的设计尺寸。而且，填充材料108形成在刻胶掩模109的下方，其中填充材料108亦设置在开口105A内。填充材料相较于刻胶掩模109可包括不同型式的光刻胶(photoresist)，或填充材料108可表示可应用在低粘度状态的任何其他的聚合物材料以填充开口105A，同时提供实质的平坦表面。填充材料108亦可在图案化刻胶掩模109期间作为ARC层。
刻胶掩模109可通过首先敷设填充材料108(由例如旋转涂敷刻胶(resist)或聚合物材料)而形成，然后通过旋转涂敷敷设光刻胶，依据刻胶掩模109施行广为接受的光刻术工艺(photolithography process)并蚀刻或干显影填充材料108。其后，器件100经历以碳和氟为主的蚀刻环境110以蚀穿层106，去除部分的层105以形成围绕着通孔开口105A和对应于开口109B的在第二器件区120B中的开口的沟槽，同时在通孔开口105A中的填充材料108防止其中的实质材料去除。而且，在开口105A内的填充材料108虽然在蚀刻工艺110期间部分被去除了，但其保护在开口105A中的剩余的蚀刻终止层104使得金属线103A不会暴露在蚀刻环境110中。其后，绕着通孔开口105A以及在第二器件区120B中对应的开口而形成特定深度的沟槽，该光刻胶掩模109和填充材料108通过例如基于氧的等离子体处理而被移除。
在蚀刻工艺110期间，介电层105的材料去除率可视在将形成在介电层105中的沟槽和开口的几何结构而定。例如，在沟槽开口109A的蚀刻率，当例如表示隔离沟槽时，可显然地较设计以表示测试区的开口109B的蚀刻率为高。一般而言，在现代半导体器件中，相较于在产品面积中的金属线，增加尺寸的实质连续的非铺砖式(non-tiled)金属板可要求用于各种的测试和量测工作。结果，由于取决于结构和几何构形的蚀刻行为，蚀刻深度和因此最终达成的大面积金属区的厚度相较于实际的金属线可以减少，因而可能造成个别金属化层的总体降低的稳定度。
图1c示意地显示在上述工艺顺序后的器件，具有分别形成在第一和第二器件区120A和120B的层106和介电层105中的沟槽111A和开口111B。再者，器件受到进一步的蚀刻工艺112以去除剩余的蚀刻终止层104因而将通孔开口105A连接到金属区103。通孔开口105A、沟槽111A和开口111B然后可通过电化学沉积技术填满譬如铜或铜合金的金属，其中在电化学沉积之前，可先形成对应的阻挡和籽晶层(seedlayer)。
图1d示意地绘示在完成上述工艺顺序后的器件100。因此，器件100包括连接至金属区103和形成在通孔113A之上的金属线112A的填满金属的通孔113A。在第二器件区120B中，形成金属面积112B，其厚度相较于金属线112A的厚度由于在蚀刻工艺110期间潜在的蚀刻非一致性而可减少，如前面的说明。再者，金属面积112B可呈现减少的附着力在层105的邻接介电材料，此可能在譬如CMP等的金属沉积后的工艺期间引起金属脱层，在此工艺期间所增加的机械应力可施加在器件100。结果，生产良率受到影响且器件性能减少。
有鉴于上述的情形，需要一种改良技术以解决或至少减少一个或多个上述问题的效果。
发明内容
以下提出本发明的简化概要以提供本发明的一些态样的基础了解。此概要不是本发明彻底的概观。该概要并非意欲识别本发明关键或重要的元件或描述本发明的范围。其唯一目的为提出一些概念以简化的方式作为前言，而更详细的说明会稍后讨论。
一般而言，本发明是针对一种能够形成半导体器件的金属化层的技术，该半导体器件包括具有增强稳定度的大面积金属区，其中该大面积金属区形成在连接至其中至少一些假通孔之上，因而增加对周围介电材料的附着力(adhesion)并潜在地减少在介电材料内形成个别开口期间的蚀刻非一致性。假通孔可被理解为填满了金属的插塞(plug)，其至少部分延伸穿过介电材料朝向下层材料层，对比于设在半导体器件的产品面积中的作用通孔(functional via)，其中该假通孔可不电性连接至操作集成电路的特定电路布局所需的任何半导体电路元件。通过设置额外的假通孔，关于覆盖金属区的邻接介电材料的有效附着面积可以显著增加，如此可以在先进半导体器件中形成金属化层期间减少发生金层脱层和其他缺陷机制的或然率。
依照本发明的一个说明实施例，一种方法包括确认(indentify)在半导体器件的金属化层中的减少通孔密度区(region of reduced viadensity)，并在该确认区中形成假通孔。再者，该方法包括在该确认区之上形成金属区，其中该金属区连接至该假通孔。
依照本发明的另一个说明实施例，一种方法包括在半导体器件的第一介电层的第一部分中形成多个通孔，其中至少一些的该多个通孔为电性无功能通孔。再者，该方法包括在该第一介电层的第二部分中形成第一金属区，其中该第二部分位在该第一部分之上并且该第一金属区连接至该电性无功能通孔的至少其中一个。
依照本发明的又一个说明实施例，一种半导体器件包括一个或多个形成在衬底之上的半导体电路元件和形成在该一个或多个半导体电路元件之上的金属化层。该金属化层包括第一金属区和位在该第一金属区下方的一个或多个假通孔，其中该一个或多个假通孔的一端连接至该第一金属区，而另一端与该一个或多个半导体电路元件维持绝缘。
附图说明
通过参照上述的说明配合所附的图式可了解本发明，在各图式中相似的元件符号表示相似的元件，且其中：
图1a至1d示意地显示依照习知的工艺技术在形成金属化层期间半导体器件的剖面图，该金属化层包括在各种制造阶段期间用于测试目的的金属线和大面积金属区；
图2a至2b分别示意地显示以设计布局形式的半导体器件的上视图和剖面图，其可用来确认在具有减少通孔密度的金属化层中的面积；
图2c示意地显示在先前已确认为具有减少通孔密度的面积中特定的金属化层内包括多个假通孔的半导体器件的上视图；
图2d至2e示意地显示具有形成在其中的多个假通孔的半导体器件的剖面图；以及
图3示意地显示包含形成在多个假通孔之上的大面积金属区的半导体器件的剖面图，该假通孔依次连接到下层金属化层中的假金属区。
虽然本发明容许作各种的修饰和替代形式，但已经由图式中的范例显示其特定实施例并在此详细说明。然而，应暸解到此处特定实施例的详细说明并非意欲限制本发明为所揭示的特定形式，反之，本发明将涵盖所有落在如所附权利要求书内所界定的本发明的精神和范围内的修饰、等效和替代内容。
具体实施方式
以下将叙述本发明的说明实施例。为求清楚，本说明书并未说明真实实施例的所有特征。当然，应了解，在开发任何此种真实的实施例时，必须作出许多实作特定的决定，以便达到开发者的特定目标，譬如符合随着实施例的不同而有所变化的与系统相关及与商业相关的限制条件。此外，应当了解，此种开发工作可能是复杂且耗时的，然而，对已从本发明的揭示事项获益的在该技术领域具有通常知识者而言，仍将是一种例行的工作。
现将参考附图来说明本发明。各种结构、系统和器件示意地绘示在图式中而仅作说明的目的，以便不会以熟习该技艺者所熟知的细节而模糊了本发明。不过，附图包括说明与解释本发明的范例。应以熟悉该项技艺者所了解的意义来理解与解释本文中的字汇与词。本文前后一致使用的术语以及词汇并无暗示特别的定义，特别定义是指与熟悉该项技艺者认知的普通惯用的定义所不同的定义。如果一个术语或词汇具有特别定义，亦即非为熟悉该项技艺者所了解的意义时，本说明书将会直接且明确的提供其定义。
本发明大体上是针对依照金属镶嵌或镶嵌策略形成金属化层的技术，其中，除了金属线和通孔以外，尚设有大面积金属区。在此方面，金属化层将被理解为形成在器件层之上的介电层，亦即，具有半导体电路元件(譬如，晶体管、电容器、电阻器、等等)形成在其中的一层或多层，其中金属线和金属区设在介电材料中，该金属化层提供电路元件的内层电性连接，而通孔可在一些位置连接至各别金属线以建立电性连接至下方的金属区，因而最后提供电性连接至器件层内的一个或多个半导体电路元件。
如前所述，在高度精密的半导体器件中，典型地使用譬如铜和铜合金的高导电金属，其可根据金属镶嵌技术形成，在此技术介电材料提供在个别开口而该等开口后来填充铜或铜合金，因而需要先进的各向异性蚀刻技术。此外，铜和铜合金经常结合低k介电材料(亦即，具有介电常数3.0或更低的材料)使用，该等材料可呈现对于填入金属的减少的附着力。结果，可观察到对于金属从围绕的介电材料脱层的增加的可能性，尤其是当增加横向方向的金属区将形成在特定的金属化层中时。举例而言，在金属化堆叠的一些金属化层中，金属区可提供为测试目的，其可不具有电性连接至下方金属或接触区。由于减少附着力至围绕的介电材料，尤其若考虑低k介电材料时，由于金属化层的几何结构的显著不一致，而在后续工艺步骤(譬如CMP)中可能存在着金属脱层的高风险，和/或金属厚度可能在金属化层内、或从层至层显著地改变，该金属化层可包括多个具有依照设计规则的设计尺寸的金属线，同时亦提供具有相较于普通的金属线具有明显增加横向尺寸的金属线的金属区。例如，在先进的半导体器件中，在下层金属化层(lower metallization layer)中的金属线的宽度可以是在1μm或更低的范围，而在另一方面，大面积金属区被包括具有横向尺寸，例如80μm×80μm，以便至少一个横向尺寸明显大于普通的金属线的宽度。
不意欲限制本发明在下列的说明，咸信在各向异性蚀刻工艺期间用于对各金属线和其他的金属区形成各别开口的明显的非一致性由尺寸和形状的几何构形差异所引起或受影响，结果造成形成在实质无通孔(via-free)面积之上的大面积开口的减小的蚀刻深度。例如，由发明人所实施的最近的调查似乎显示，形成在密集通孔面积之上的金属区要厚于形成在没有通孔或具有明显减少通孔密度的面积之上的金属区。结果，本发明考虑引入额外的假通孔，亦即，考量半导体器件的电性功能所不需要的通孔，以便在形成金属线和大面积金属区期间减少非一致性的处理，其中该额外的假通孔明显增强提供用于覆盖金属区的整体附着表面面积，因而明显地增强对围绕介电材料的整体附着力。
参照图2a至2e和图3，现将详细说明本发明的进一步说明实施例。图2a示意地显示半导体器件200的上视图，其中图2a可被理解为表示可包含在半导体器件200中的集成电路的电路布局。在其他的情况中，半导体器件200可被理解为表示包含了用于制造特定型式的半导体器件所需的所有产生作用和不产生作用的组件的某种类型的半导体器件。例如，半导体器件200可表示相似在图1a至1b所示半导体器件的半导体器件的布局或实际的版本，其中可定位和识别在特定金属化层中减少通孔密度的面积。因此，半导体器件200或其布局可包含一个或多个金属化层，其中一层由元件符号230在图2a的上视图指示。器件200可包括至少第一器件区220A和第二器件区220B，当第二器件区220B将表示必须仅被提供在几个特定衬底位置的特定的测试区时，该等器件区可不须位在相同的晶粒区中。在其他的说明实施例中，第一和第二器件区220A和220B可以位在相同的晶粒区内，亦即，形成在适当衬底之上的部分内，在切割该衬底并分离该个别晶粒区后，该第一和第二器件区可作用为有作用单元(functional unit)。第一器件区220A可包括多条金属线212A、212C、212D，该等金属线可由各别通孔213A连接至任何的下方接触区或金属区。应了解到形成在第一器件区220A中的金属化层230的金属线212A、212C、212D可具有实质相同的配置或可有不同的尺寸，视设计需求而定。以举例的方式说明，其中一条例示金属线，亦即线212A，相较于金属线212C、212D可有较宽的宽度。此外，通孔213A显示具有实质相同的设计尺寸，反之，在其他的说明实施例中，个别的通孔可具有不同的尺寸。
在第二器件区220B中，可设置金属区212B，该金属区212B可呈现显著增加的尺寸，至少在一个横方向上，其中对应于金属区212B的面积可具有显著减少的通孔密度，相较于由金属线212A、212C、212D所表示的对应的含金属区。应了解到术语“通孔密度(via density)”将被理解为形成在个别金属区下方并连接到该金属区的通孔的数目或面积。换言之，通孔密度可被理解为相对于对应金属区(譬如金属线212A)的总面积由通孔213A所占据的总面积的比例。例如，对应于金属区212B的面积的通孔密度可以是0，因为在此设计或制造阶段无通孔提供用在金属区212B，因为无需电性连接至任何下方的电路元件。另一方面，金属线212A可呈现适当高的通孔密度，视金属线212A的总面积和连接到此金属线212A的通孔213A的大小和数量而定。
图2b示意地显示器件200的布局的剖面图，其中该剖面是沿着图2a中所示的线如IIb。因此，器件200或其布局可包括衬底201，在该衬底201中及该衬底201上设置器件层240，该层240可包括多个电路元件，譬如晶体管、电阻器、电容器等等形式的半导体电路元件。对应电路元件共同表示为241，而在图2b中所示的说明实施例中，可表示场效应晶体管，其中剖面沿着晶体管宽度方向，也就是说，图2b中的水平方向可表示晶体管241的宽度方向。此外，器件层240可包括含金属的接触插塞242，该插塞242形成在层间介电材料243内并可连接至电路元件241的个别接触区。设置在器件层240之上的可以是第一金属化层，该第一金属化层可以由介电层202和包含其内的多条金属线所表示，该等金属线由金属线203A代表，其沿着例如晶体管宽度方向(亦即，沿着图2b中的水平方向)延伸。
应了解到，在包含多个金属化层的先进半导体器件中，一个金属化层的金属线典型地彼此实质平行，而邻接金属化层的金属线亦实质平行但垂直于邻接金属化层的诸金属线。然而，应了解到，本发明的原理不受特定金属化层内的金属线的任何特殊配置或定向的限制。
在由介电层202和金属线203所代表的第一金属化层之上，可以是另一金属化层，譬如图2a中所示的金属化层230。结果，在第一器件区220A中，个别金属线212A、212D和212C可以延伸实质垂直于金属线203A并可形成在介电层205的上部分205U。再者，通孔213A可延伸穿过介电层205的下部分205L，以便连接各别金属线与对应金属区或下方金属化层的金属线。在本实例中，可以假设金属线212A可通过对应在图2a中特定位置的通孔213A而连接至金属线203A。应注意的是，其他金属线212D、212C亦可通过个别的通孔213A而与包含在介电层202中的其他金属线连接，然而，该等其他金属线在图2b的剖面图中无法看到。
亦应了解的是，理想上介电层205的上部分205U的厚度由对应金属线212A的厚度所界定，在设计上该厚度对所有的金属线和区皆相同。对于此方面，应注意的是，在先进半导体器件的一些实施例中，介电层205可以设置为实质连续的介电层，典型地包括低k介电材料，其中最后获得的厚度和因此金属线212A、212D和212C的高度由蚀刻工艺所界定。同样情况，在第二器件区220B中，金属区212B设置在上部分205U中，其中，如前面所解释的，在实际的器件中，金属区212B的高度可显著地与金属线212A、212D和212C的对应高度不同，是由于当上部分205U的厚度由蚀刻工艺而非由任何蚀刻终止层或其他工艺技术所界定时的任何蚀刻非一致性的关系，其中通孔213A以及在上部分205U中的金属线和金属区在分离的工艺中形成，其在后文中将作更详细的说明。此外，对于在实际硬体配置中用来形成半导体器件200的制造顺序将参照图2d而在稍后说明。
根据半导体器件200，亦即其布局设计，如图2a至2b中所绘示，可确认金属化层230中的特定面积，在此面积中会有减少的通孔密度。在一个说明实施例中，金属区212B可表示测试结构，例如用于提供相关于CMP工艺关于浅碟效应等的工艺数据，而使得关于任何电性上的考量，该区212B可视为无功能区，然而该区可显著地影响工艺和器件200的后续行为，例如关于金属脱层和其他缺陷来源。由于不需区212B的电性作用，因此最初可没有通孔设在区212B的下方。结果，包括金属区212B的面积可确认为具有减少的通孔密度的面积，其中，可根据经验数据、工艺模型等等而建立用来表示如减少的通孔密度的面积的面积的对应阈值或其他比较准则。在一个说明实施例中，除了任何电性无功能金属区之外，亦可检查关于譬如区212B的电性作用区的通孔密度，以便确认减少的通孔密度。例如，在所示实施例中，金属线212C可确认为减少通孔密度的面积，其中，视下方金属化层的配置而决定，可以确定可适合用来收容额外的假通孔的特定的面积以增强金属线212C的整体效能。
确认具有减少的通孔密度的各别面积后，半导体器件200，亦即其布局设计，可经再设计以在一个或多个减少的通孔密度的确认区中包含至少一些假通孔。在一个说明实施例中，位在金属区212B下方，介电层205的下部分205L的面积可确认为减少的通孔密度的对应区，而因此半导体器件200的设计可改变以包括一个或多个位在金属区212B下方并连接至该金属区212B的假通孔。又在另外的实施例中，作用的金属区，譬如金属线212C可确认为位在减少通孔密度的区域之上，其中，在此情况中亦可确认在介电层205的下部分205L的一些面积可适当的收容额外的假通孔而不提供电性接触给任何下方金属化层。
图2c示意地显示半导体器件200或其修改的布局的上视图，其中设有至少一些假通孔以便增强各别的覆盖金属区的效能。在图2c中，设置了多个假通孔213B，该等假通孔213B连接至金属区212B并可终止在譬如层202(图2b)的介电材料中，而不会影响半导体器件200的电功能。此外，在一个说明的实施例中，额外的假通孔213B亦可设在一个或多个发生电性作用的金属线上，譬如线212C，其中可以维持关于设在介电层202中的任何金属线(譬如金属线203A)的充分的横向距离，以便可靠地避免金属线212C与下方金属线间的任何的短路，对于该下方金属线并没有电性连接包含在原来设计的器件200中。
应了解到，在一些说明实施例中，假通孔213B可具有如作用通孔213A实质相同的配置，因而确保在形成通孔213A和假通孔213B期间有高度的处理一致性。在其他的说明实施例中，假通孔213B或其一部分可根据不同的设计准则形成，因而结合各别的覆盖金属区而提供可能的特定增强效能。例如，增加假通孔213B的尺寸和/或改变邻接通孔间的距离以便增强维持在假通孔213B间的介电材料的机械稳定性，那是很有帮助的。而且，可以根据机械准则而不采用适用于作用通孔213A的设计准则，而选择假通孔213B的形状。例如，当观看图2c的上视图时，剖面可具有适当的形状，譬如圆形、多角形、方形、矩形等。
图2d示意地显示根据图2c中所示的半导体器件200依照真实实作的半导体器件200的剖面图，该图2d中包括了额外的假通孔213B。相似于图2b中的剖面，图2d的剖面可沿着IId所示的线取得。
因此，如图2d中所示的半导体器件200包括衬底201，该衬底201可代表具有适用于形成电路元件241(譬如晶体管、电容器、电阻器等)的半导体层形成在其上的任何适当的衬底。在一些实施例中，衬底201可代表具有适当结晶半导体层形成在其上的基体硅衬底(bulk siliconsubstrate)，或在其他的实施例中，衬底201可代表具有形成在其上的半导体层通过埋置的绝缘层而与衬底的其余部分分离的SOI衬底，其中此种配置就运作速度、辐射污染等方面提供增强的效能。然而，应了解到，可使用任何其他适当的半导体材料，其中，尤其在精密应用上，衬底201可具有不同结晶方向和/或固有应变(inherent strain)和/或不同材料合成物等的结晶区形成在其中。衬底201包括第一器件区220A，该第一器件区220A可表示包含了多个电路元件241和提供个别电路元件241之间的电性连接的互连结构的器件200的区。第二器件区220B可表示可包括将不须由任何覆盖金属层连接的电路元件(图中未显示)的区，或该区220B可表示保留用于测试和测量目的的衬底201的面积，其中，如前面所说明的，第一和第二器件区220A、220B可设在相同的晶粒内，或在其他的实施例中，第二器件区220B可设置在横越整个衬底201的特定的位置。形成在衬底201中和衬底201上的是电路元件241和对应的接触插塞242，因而形成器件层240。在先进的半导体器件中，电路元件241可具有最小的关键尺寸(criticaldimension)，譬如场效应晶体管的栅极长度，亦即，在图2d中，垂直于图2d的图形平面的约50nm及甚至更小的方向尺寸。电路元件241和各别的接触插塞242可形成在介电层243中，该介电层243可设置为包括介电材料(譬如氮化硅、二氧化硅、氮氧化硅、碳化硅、富氮碳化硅、等等)的层堆叠。
半导体器件200进一步包括含由介电层202和多个金属线(由金属线203A代表)组成的第一金属化层。如所示，金属线203A可延伸横过第一器件区220A的显著部分，而实质上没有金属线形成在对应于第二器件区220B的介电层202中。在先进的半导体器件中，层202可包括低k介电材料，其中在一些说明的实施例中，适当的低k材料可以是富氢硅碳氧化物(SiCOH)，而在其他的说明实施例中，可使用其他适当的低k聚合物材料。形成在介电层202和金属线203A之上的是蚀刻终止层204，其可由氮化硅、碳化硅、富氮碳化硅、等等组成。形成在蚀刻终止层204之上，亦作用为用于金属线203A的盖层的是金属化层230，在此说明实施例中该金属化层230可表示第二金属化层。金属化层230可包括介电层205，该介电层205可包含上部分205U和下部分205L，其中该下部分205L可由延伸穿过下部分205L的通孔213A、213B所界定。同样情况，上部分205U可由垂直延伸的各别金属线212A、212D、212C和金属区212B所界定。在此方面，应了解譬如“上(upper)”、“下(lower)”、“之上(above)”、“下方(below)”、“垂直(vertical)”、“水平(horizontal)”、“横向(lateral)”等等可相对于衬底201而理解。例如，横向方向将考虑为实质延伸平行于衬底201的表面201S的方向。当前者组件或层相对于表面201S的距离要较后者层的为少时，则该组件或层位在另一层之下。
与参照图1a至1d所说明的习知器件相反，假通孔213B设在金属区212B的下方，并用一端连接至此金属区212B，同时假通孔213B的另一端可终止在层202的介电材料中。由于提供的假通孔213B，包括区212B和与层205的介电材料接触的假通孔213B的金属的整体表面显著地增加，因而提供增强的附着力，使得在形成半导体器件200期间可显著地减少金属区212B的脱层。如前面所说明者，一般使用铜基(copper-based)金属结合低k介电材料，其本身呈现了减少的机械稳定性。因此，在制造和/或操作器件期间在遭遇热和机械应力时，减少铜基金属对于周围介电材料的附着力会导致增加的缺陷率、特定金属区的部分或甚至全部脱层、或任何其他缺陷机制。例如，在先进器件中，在器件操作期间可能遭遇到极高的电流密度，其中减少金属线对于周围介电材料的附着力亦可能减少对电磁作用的抵抗力，因而显著地影响了金属线在考量下的整体的可靠性，并因此影响了整个半导体器件200。即使金属区212B表示位在实际晶粒区的外侧的测试区，在后续的工艺期间减少的附着力可导致在第一器件区220A中的对应金属区的减少的可靠性，这是因为例如在CMP工艺期间减少机械可靠性的关系，此情况可由区212B的减少的附着力而实质引起，亦可影响了包括第一器件区220A的邻接晶粒区，因而亦使得这些器件区在后续处理期间以及甚至稍后在最终完成半导体器件200(其也许不再包括金属区212B)的操作期间减少可靠性。
形成半导体器件200的典型的处理流程可包括与前面所述参照半导体器件100实质相同的工艺。因此，根据广为接受的技术方法在包括接触插塞242的器件层240内形成电路元件241后，由介电层202和一条或多条金属线203A所表示的第一金属化层，可根据广为接受的技术形成，其中，如前面所说明的，通常结合铜或铜合金来使用低k介电材料。其后，可通过提供譬如低k介电材料的适当的介电材料而形成第二金属化层230，其中，在一个说明的实施例中，对应的通孔开口可根据如图2c中所示的修改的布局设计而形成在介电层205的上和下部分205U、205L。结果，多个各别的通孔开口亦至少形成在对应于仍将形成的金属区212B的面积的下方。在其他实施例中，如前面所说明的，各别的通孔开口亦可在任何器件面积中形成，该等器件面积已经确认为根据参照图2a至2b说明的器件200的初始设计布局的减少的通孔密度的面积。
其后，通过广为接受的技术，用于金属线212A、212D、212C和金属区212B的对应的开口可形成在包括用于作用通孔213A和假通孔213B的开口的对应的通孔开口之上。如前面所提及的，在用来形成各别开口的对应各向异性蚀刻过程期间，可达成显著地增加处理一致性，因为可建立相似的蚀刻条件用来形成用于区212B的开口和用来形成对应于区212A、212D、212C和212B的沟槽开口。结果，用于区212A、212D、212C和212B的各别开口可形成与在上部分205U实质相似的深度，而使得，一般而言，可获得更均匀和增强的金属厚度在金属化层230中。其后，对应的开口可填满适当的阻挡和籽晶层，接着在共同工艺中沉积实际金属。
在进一步的说明实施例中，首先可在介电层205的上部形成用于金属线212A、212D、212C和金属区212B的各别开口，其后可形成用于通孔213A、213B的对应通孔开口。甚至在此情况中，因为甚至在已发生任何蚀刻非一致性后，仍可达成所得金属区212B之增强可靠性，此情形可导致对应于金属区212B的开口深度减少，假通孔213B可仍提供区212B增强的附着力，因而显著地减少在后续工艺中任何金属脱层的风险。
图2e示意地显示依照另一说明实施例的半导体器件200，其中在形成对应的金属线和金属区之前，已完全形成通孔213A和假通孔213B。为了此目的，可依照如图2c中所示的半导体器件200的设计形成下部分205L并接着图案化该下部，以收容对应的通孔开口。其后，可用适当的阻挡和籽晶材料涂布各别开口，而接着可根据广为接受的技术沉积譬如铜的实际金属。接着，可通过例如CMP和/或电化学蚀刻技术来去除任何多余的材料。其后，可能通过提供中间蚀刻终止层而可形成上部分205U，然后可图案化该上部分205U以提供用于该等金属线212A、212D、212C和金属区212B的对应开口，然后用阻挡材料和实际金属填满该等开口。结果，当依照图2e制造时，亦可获得用于器件200的对于金属区202B的增强可靠性。
图3示意地显示依照本发明的又另一说明实施例的半导体器件300的剖面图。该半导体器件300可包括与半导体器件200实质相同的组件。因此，器件300可包括衬底301，在该衬底301上形成包含多个电路元件(譬如场效应晶体管)的器件层340，该等电路元件可具有例如50nm或甚至更小的最小关键尺寸341A。器件层340可进一步包括对应的接触插塞342，该等接触插塞342可以连接到形成在介电层302中的各别金属线303A。与先前说明的实施例相反，在第二器件区320B中，器件300可包括一个或多个假金属区303B，该等假金属区303B连同该等金属线303A和介电层302可构成器件300的第一金属化层。在其他的实施例中，金属线303A和假金属区303B可以是较高金属化层的一部分，而使得金属线303A可不直接与各别接触插塞342接触。此外，形成又一金属化层330在说明的实施例中的第二金属化层，其包括了多个作用通孔313A连接到各别的金属线303A，同时可设有多个假通孔313B，其中至少一些的假通孔313B可连接到各别的假金属区303B。此外，对应的金属线312A可形成在第一器件区320A中，同时譬如大面积测试区等的金属区312B可形成在假通孔313B之上。
关于形成半导体器件300的工艺流程，相同的准则应用如前面参照半导体器件100和200的解释。然而，应了解到，半导体器件300的对应设计相对于半导体器件200的设计而改变，以便现在获得任何适当大小和形状的假金属区303B。例如，假金属区303B可表示实质平行于金属线303A延伸的金属线，反之，在其他实施例中，假金属区303B可表示一个或多个假通孔313B终止在其上的金属岛(metalisland)。假金属区303B因为其可不提供电性接触至任何电路元件341，因此感觉上其不产生电性作用。然而，应了解到，在其他邻接金属化层中可设置多个对应的假金属区303B，其中至少最先的假金属区，亦即，位在最接近衬底301的假金属区，可不电性连接到各别电路元件341。由于提供的假金属区303B，其作用为用于假通孔313B的“固定件(anchor)”而因此用于对应的金属区312B，该金属化层330的机械稳定性可更增强。
因此，本发明提供了一种用来形成包含电性无功能金属区的金属化层的新的技术，通过在对应的金属区的下方形成一个或多个假通孔而可显著地增强该金属化层的机械稳定性。而且，通过确认具有减少的通孔密度的器件面积和通过经考量而对应地再设计半导体器件，则可达成增强的处理一致性，因而亦对整体效能增益和/或增加的产品良率有供献。再者，提供假通孔可不限制在电性无功能金属区而亦可应用在金属线和其他的金属区，由此亦增强了这些作用金属线和区的电和机械性能。例如，通过设置用在金属线的任何的假通孔，则其全部电阻可减少，而同时其机械稳定性可显著地增加。
以上揭示的特定实施例仅为例示性的说明，然对于熟悉此项技术者在了解本说明书的内容后可很显然地了解本发明可用不同但均等的方式作修改或实作。举例来说，前述的处理步骤可以不同的顺序来执行。再者，除了后述的权利要求书所描述者外，其在此显示的详细构造或设计并非要用来限制本发明。因此很明显的，以上所揭露的特定实施例可在不违背本发明的精神及范畴下进行修饰与改变，而所有的此等改变皆考虑在本发明的精神与范围内。因此，本发明的权利保护范围，应如后述的权利要求书。

Claims (13)

1、一种方法，包括下列步骤：
在半导体器件(200，300)的第一介电层(205，305)的第一部分(205L，305L)中形成多个通孔(213，313)，其中所述的多个通孔(213，313)中的至少一些为电性无功能通孔(213B，313B)；以及
在所述的第一介电层(205，305)的第二部分(205U，305U)中形成第一金属区(212，312)，所述的第二部分(205U，305U)位于所述的第一部分(205L)之上，所述的第一金属区(212，312)连接至所述的电性无功能通孔(213B，313B)的至少其中一个。
2、如权利要求1所述的方法，进一步包括在所述的第一介电层(205，305)的所述的第二部分(205U，305U)中形成第二金属区(212，312)，所述的第二金属区(212，312)连接至一个或多个通孔(213A，313A)以便电性连接至所述的半导体器件(200，300)的半导体电路元件(241，341)。
3、如权利要求2所述的方法，其中，形成所述的第二金属区(212，312)以连接到至少一个电性无功能通孔(213B，313B)。
4、如权利要求1所述的方法，进一步包括在形成所述的第一介电层(305)之前形成第二介电层(343)，以及在所述的第二介电层(343)中形成电性无功能假金属区(303B)，在形成所述的无功能通孔(313B)后，使所述的假金属区(303B)被定位以连接至所述的无功能通孔(313B)的至少其中一个。
5、如权利要求1所述的方法，其中，通过图案化所述的第一介电层(205，305)以收容延伸穿过所述的第一和第二部分(205U，205L，305U，305L)的通孔开口、形成对应于所述的第二部分中的所述的第一金属区(212，312)的开口、以及在共同工艺中用金属填满所述的通孔开口和所述的开口而形成所述的多个通孔(213，213)和所述的第一金属区(212，312)。
6、如权利要求1所述的方法，其中，通过图案化所述的第一介电层(205，305)以收容对应于所述的第二部分(205U，305U)中的所述的第一金属区的开口、形成延伸穿过所述的第一部分(205L，305L)的通孔开口、以及在共同工艺中用金属填满所述的通孔开口和所述的开口而形成所述的多个通孔(213，313)和所述的第一金属区(212，312)。
7、如权利要求1所述的方法，其中，通过形成所述的第一介电层(205，305)的所述的第一部分(205L，305L)、在所述的第一部分(205L，305L)中形成所述的通孔(212，312)、在所述的第一部分(205L，305L)和所述的通孔(212，312)之上形成所述的第一介电层(205，305)的所述的第二部分(205U，305U)、以及在所述的第二部分(205U，305U)中形成所述的第一金属区(212，312)，而形成所述的多个通孔(212，312)和所述的第一金属区(212，312)。
8、如权利要求1所述的方法，其中，所述的第一金属区(212B，312B)表示具有相对于在所述的第二部分内(205U，305U)的横向延伸区的设计尺寸的测试面积(220B，320B)，所述的设计尺寸大于形成在所述的第二部分(205U，305U)中并电性连接至所述的半导体器件(200，300)的半导体电路元件(241，341)的金属区(212A，212C，212D，312A)的对应的设计尺寸。
9、如权利要求1所述的方法，进一步包括依照预定的密度准则，在所述的第一金属区(212，312)下方形成无功能通孔(213B，313B)，以获得所希望的通孔(212，312)的密度。
10、如权利要求2所述的方法，进一步包括依照预定的密度准则，在所述的第二金属区(212A，212B)下方形成无功能通孔(213B，313B)，以获得所希望的通孔(212，312)的密度。
11、一种半导体器件(200，300)，包括：
一个或多个形成在衬底(201，301)之上的半导体电路元件(241，341)；以及
形成在所述的一个或多个半导体电路元件(241，341)之上的金属化层(230，330)，所述的金属化层(230，330)包括第一金属区(212，312)和位于所述的第一金属区(212，312)下方的一个或多个假通孔(213B，313B)，所述的一个或多个假通孔的一端连接至所述的第一金属区(212，312)，而另一端与所述的一个或多个半导体电路元件(241，341)维持绝缘。
12、如权利要求11所述的半导体器件(200，300)，进一步包括至少一个第二通孔(213A，313A)，该第二通孔位于电性连接至所述的一个或多个半导体电路元件(241，341)的至少其中一个的第二金属区(212，312)的下方。
13、如权利要求12所述的半导体器件(200，300)，其中，所述的第一金属区(212，312)表示在所述的金属化层(230，330)中的测试区(220B，320B)，所述的测试区具有表面积大于形成在所述的金属化层(230，330)中的各金属线(212A，212C，212D)的表面积。
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