KR20080075018A - 더미 비아를 제공함으로써 금속화 층의 접착력을증가시키는 기술 - Google Patents

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Abstract

전기적으로 비기능적인 금속 영역(212B, 312B) 아래에 더미 비아들(213B, 312B)을 제공함으로써, 후속 프로세스에서의 금속 디래미네이션에 대한 위험이 크게 감소할 수 있다. 더욱이, 일부 실시예에서, 금속화 층들(330)의 기계적 강도가 더미 금속 영역들(303B)을 제공함으로써 훨씬 더 강화될 수 있고, 여기서 더미 금속 영역들은 위에 놓이는 비기능적인 금속 영역(312B)에 대한 앵커로서 동작할 수 있다. 추가로, 더미 비아들(213B, 313B)은 또한 전기적으로 기능적인 금속 라인들(212A, 212C, 212D, 312A) 및 영역들(220A, 320A)과 결합되어 제공될 수 있으며, 그럼으로써 기계적 안정도 및 전기적 성능이 강화된다.

Description

더미 비아를 제공함으로써 금속화 층의 접착력을 증가시키는 기술{A TECHNIQUE FOR INCREASING ADHESION OF METALLIZATION LAYERS BY PROVIDING DUMMY VIAS}
일반적으로, 본 발명은 집적 회로의 형성에 관한 것이고, 특히 유전체 물질 안으로 매입되는 구리와 같은 전도성 높은 금속을 포함하는 금속화 층의 형성에 관한 것이다.
집적 회로에서, 많은 수의 회로 소자들, 예를 들어 트랜지스터, 커패시터, 저항기 등이 적절한 기판 내에 혹은 기판 상에 실질적으로 평면 구성으로 일반적으로 형성된다. 많은 수의 회로 소자들 및 개선된 집적 회로의 요구된 복합 레이아웃으로 인해, 개별 회로 소자들의 전기적 연결은 일반적으로 회로 소자들이 제조되는 레벨과 동일한 레벨에서 확립되지 않는다. 일반적으로, 이러한 전기적 연결은 하나 또는 그 이상의 추가적인 "배선(wiring)" 층(또는 금속화 층(metallization layers)으로도 언급됨)에 형성된다. 이러한 금속화 층들은 일반적으로 금속-함유 라인들을 포함하며, 내부의 전기적 연결을 제공하고, 적절한 금속으로 채워진 복수의 상호간 연결(또는 비아로도 언급됨)을 포함한다. 이 비아는 두 개의 이웃하는 적층 금속화 층 간의 전기적 연결을 제공하고, 여기서 금속-함유 라인 및 비아는 또한 일반적으로 상호연결 구조로 언급될 수 있다.
현재 집적 회로에서의 회로 소자의 피처 크기가 계속 감소함에 따라, 주어진 칩 면적에 대한 회로 소자의 개수, 즉 패킹 밀도도 증가하고, 이로 인해 요구된 회로 기능을 제공하기 위해 전기적 상호연결의 개수가 더 많이 증가할 필요가 있다. 따라서, 칩 면적 당 회로 소자의 개수가 더 많아짐에 따라, 적층 금속화 층의 개수가 증가할 수 있고 개별 라인 및 비아의 치수가 감소할 수 있다. 복수의 금속화 층의 제조에 있어 해결해야 할 문제들, 예를 들어 복수의 적층화된 층들의 기계적, 열적, 그리고 전기적 신뢰도와 같은 문제들이 있다. 집적 회로가 더 복잡해지고 그래서 적당하게 높은 전류 밀도에 견딜 수 있는 전도성 라인이 필요하기 때문에, 반도체 제조자들은 잘 알려진 금속 배선용 금속인 알루미늄을 다른 금속으로 점진적으로 대체하고 있는데, 이 다른 금속은 더 높은 전류 밀도를 허용하고 따라서 상호연결의 치수 면에서의 감소를 가능하게 하고 그 결과 적층 금속화 층의 개수에서의 감소를 가능하게 한다. 예를 들어, 구리 및 그 합금은, 알루미늄과 비교해서 전자이동(electromigration)에 대한 저항이 더 높고 전기적 저항률이 훨씬 더 낮다는 점에서, 그 우수한 특성으로 인해 알루미늄을 대체하는데 점점 더 많이 사용되고 있는 금속이다. 이러한 장점에도 불구하고, 구리 및 구리 합금은 또한 반도체 설비에서 프로세싱 및 핸들링에 있어 많은 단점을 가지고 있다. 예를 들어, 구리는 화학적 기상 증착(Chemical Vapor Deposition, CVD)과 같은 잘 확립된 증착 방법으로 많은 양이 기판 상에 효율적으로 도포되지 않을 수 있으며, 그리고 또한 일반적으로 사용되는 이방성 에칭 절차에 의해 효과적으로 패터닝되지 않을 수 있다. 결과 적으로, 구리들 포함하는 금속화 층의 제조시, 바람직하게는 이른바 상감 기술(inlaid technique) 또는 다마신 기술(damascene technique)(싱글 및 듀얼)이 사용되며, 여기서 유전체 층이 먼저 도포되고 다음으로 트랜치 및/또는 비아를 수용하기 위해 패터닝되며, 이 트랜치 및/또는 비아는 후속적으로 구리 또는 구리 합금으로 채워진다.
다마신 공법에 따라 각각의 금속화 층의 유전체 물질에 비아 및 트랜치를 형성하는 프로세스는, 디래미네이션(delamination) 문제 및 에칭-관련 기하학적 구조의 영향으로 인해, 구리-기반의 금속화 층을 갖는 개선된 반도체 디바이스를 형성하는 동안 전체 생산 수율에 영향을 크게 미칠 수 있다고 판명되어 있다.
도 1a 내지 도 1d를 참조하여, 전형적인 종래 프로세스 흐름이 이제 상세히 설명되며, 이를 통해 다마신 공정, 예를 들어 듀얼 다마신 공정(여기서, 비아는 비아에 연결된 대응 트랜치 이전에 형성되는데, 이 방법은 종종 '비아 먼저/트랜치 나중(via first/trench last)" 방법으로 언급되기도 함)에 따라, 유전체 물질에 크게 크기 조절된 금속 라인 형성시의 관련 문제가 더 명확하게 된다.
도 1a는 기판(101)을 포함하는 반도체 디바이스(100)의 단면도를 도식적으로 나타내고 있으며, 이 기판은 벌크 실리콘 기판, 실리콘-온-실리콘(Silicon-On-Insulator, SOI) 기판 등의 형태로 제공될 수 있으며, 여기서 기판(101)은 또한 디바이스 층을 나타낼 수 있으며, 이 디바이스 층에는 개별 회로 소자, 예를 들어 트랜지스터, 커패시터, 라인, 저항기, 콘택 부분 등이 형성된다. 편의상, 임의의 이러한 회로 소자가 도 1a에서 도시되지는 않았다. 디바이스(100)는 제 1 디바이스 영역(120A)과 제 2 디바이스 영역(120B)을 포함하며, 여기서 제 1 디바이스 영역(120A)은 금속 라인 및 비아를 수용하는 "내부" 영역을 나타낼 수 있고, 반면에 제 2 디바이스 영역(120B)은 제 1 디바이스 영역(120A)에서의 대응 금속 라인과 함께 각각의 금속화 층에 큰 금속 영역을 수용하기 위한 디바이스 영역을 나타낼 수 있다. 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)에 의해 과다 구리를 제거하는 동안 일어날 수 있는 이른바 디싱 현상(dishing effects)을 평가하기 위해 일반적으로 제공되는 측정 영역(measurement region) 등이 제 2 디바이스 영역(120B)에 형성될 수 있다.
디바이스(100)는 또한 기판(101) 위에 형성되는 유전체 층(102)을 포함하며, 여기서 상기 층(102)은 개별 회로 소자들을 둘러싸는 유전체 물질(또는 콘택 물질로도 언급됨)을 나타낼 수 있거나, 또는 상기 층(102)은 아래 놓이는 금속화 층의 일부를 나타낼 수 있으며, 여기에 임의의 금속으로 채워지는 라인이 매입될 수 있다. 디바이스(100)의 특정 설계 또는 층(102)의 기능에 따라, 이것은 종래의 유전체 물질, 예를 들어 실리콘 다이옥사이드, 실리콘 나이트라이드과 같은 유전체 물질로 구성될 수 있거나, 또는 이것은 예를 들어 수소가 풍부한 실리콘 옥시카바이드(hydrogen-enriched silicon oxycarbide, SiCOH) 등과 같은 로우-k(low-k) 유전체 물질을 포함할 수 있다. 금속 라인(103A)이 제 1 디바이스 영역(120A) 내에 그리고 기판(101) 위에 그리고 적어도 부분적으로 층(102) 내에 형성되어 제 1 디바이스 영역(120A) 내에 형성된 회로 소자들에 대한 전기적 연결을 확립한다. 금속 라인(103A)은 전도성 장벽 층(미도시)을 포함하는 구리-함유 금속으로 구성될 수 있어 둘러싸는 물질에 대한 금속 라인(103)의 접착력을 강화시키고 그리고 감지 디바이스 영역(sensitive device regions)으로의 구리의 확산을 감소시킨다. 에칭 정지 층(104)이 유전체 층(102) 및 금속 라인(103A) 상에 형성되고, 여기서 에칭 정지 층(104)은 에칭 정지 층(104) 상에 형성되는 유전체 층(105)의 물질에 대해 에칭 선택도가 높은 물질로 구성될 수 있다. 더욱이, 에칭 정지 층(104)은 또한 금속 라인(103A)과 이웃하는 물질들 간의 확산 장벽으로서 동작할 수 있어 구리와 같은 금속의 바깥쪽-확산(out-diffusion)을 감소시키고 그리고 금속 라인(103A)으로의 유전체 물질의 확산을 감소시킨다.
로우-k 유전체 물질로 구성될 수 있는 유전체 층(105)이 에칭 정지 층(104) 상에 형성되고, 이후에 반사 방지 코팅(Anti-Reflective Coating, ARC) 층 혹은 캡핑 층(capping layer)(106)이 형성되는데, 이것은 두 개 혹은 그 이상의 서브-층들로부터 형성될 수 있어 광학적 동작, 기계적 강도 및 마스킹 특성에 관한 요구된 성능이 달성될 수 있다. 예를 들어, 캡핑 층(106)은 실리콘 다이옥사이드 층(로우-k 물질로 형성될 때 층(105)에 개선된 기계적 강도를 주도록 동작함), 광학적 동작을 조절하기 위한 실리콘 옥시나이트라이드 층, 및 캡핑 층(106) 상에 형성되는 레지스트 마스크(107)에 대한 질소 장벽으로 동작하는 얇은 실리콘 다이옥사이드 층을 포함하는 스택(stack)으로 제공될 수 있다. 레지스트 마스크(107)는, 금속 라인(103)을 유전체 층(105)에 형성될 금속 라인과 전기적으로 연결시키는 비아 개구(105A)에 대응하는 제 1 디바이스 영역(120A) 위에 제 1 개구(107A)를 포함한다.
도 1에 도시된 바와 같은 반도체 디바이스(100)를 형성하는 전형적인 프로세 스 흐름은 다음과 같은 프로세스를 포함할 수 있다. 기판(101)에 임의의 회로 소자들을 제조한 이후에, 유전체 층(102)이 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)에 근거를 둔 잘 확립된 증착 방법에 의해 증착될 수 있다. 예를 들어, 층(102)은 실리콘 다이옥사이드, 플루오르-도핑 실리콘 다이옥사이드 또는 SiCOH로 구성될 수 있고, 따라서 적절한 전구체(precursors)에 기초하는 증착 방법이 층(102)을 형성하기 위해 사용될 수 있다. 그 다음에, 금속 라인(103A)이 층(105)을 참조하여 다음에 설명되는 바와 같은 프로세스에 따라 형성될 수 있다. 이후에, 에칭 정지 층(104)이 예를 들어 잘 확립된 PECVD 기술에 의해 증착되는데, 그 두께는 이후에 수행될 비아 및 트랜치 에칭 공정을 신뢰성 있게 정지시키기에 충분한 두께이다. 다음으로, 사용된 금속에 따라 유전체 층(105)이 CVD 또는 스핀-코팅에 의해 형성된다. 그 다음에, 캡핑 층(106)이 잘 확립된 방법에 기초한 PECVD 기술에 의해 형성되어 디바이스(100)의 후속 프로세싱에서의 요구된 특성을 제공한다. 마지막으로, 레지스트 마스크(107)가 개선된 포토리소그래피에 의해 형성될 수 있어 각각의 개구(107A)가 형성된다. 이후에, 이방성 에칭 공정이 수행되고, 여기서, 초기 단계에서, 층(106)의 노출 부분이 제거되고, 후속 공정에서, 층(105)의 유전체 물질이 제거되어 비아 개구(105A)가 형성된다.
도 1b는 개선된 제조 단계에서의 디바이스(100)를 도식적으로 나타낸 것이다. 디바이스(100)는 레지스트 마스크(109)를 포함하며, 이 레지스트 마스크 내에는 트랜치(109A)가 비아 개구(105A) 위에 형성되며, 그 치수는 비아 개구(105A) 위 에 그리고 비아 개구(105A) 주위에 형성될 금속 라인의 설계 치수에 대응하는 치수이다. 레지스트 마스크(109)는 또한 테스트 영역과 같은 대응하는 금속 영역에 대한 설계 치수에 따라 형성되는 개구(109B)를 제 2 디바이스 영역(120B)에 포함하며, 여기서, 개구(109B)의 치수는 트랜치(109A)의 치수와 비교하여 적어도 일 차원적으로 훨씬 더 크다. 예를 들어, 개구(109B)는 50 nm 혹은 이보다 작은 최소 임계 치수의 개선된 반도체 디바이스에서 100 ㎛ × 100 ㎛의 설계 치수를 가질 수 있다. 더욱이, 충전 물질(108)이 레지스트 마스크(109) 아래에 형성되고, 여기서 충전 물질(108)이 또한 개구(105A)에 제공된다. 충전 물질은 레지스트 마스크(109)와 비교하여 다른 타입의 포토레지스트로 구성될 수 있거나, 또는 충전 물질(108)은, 개구(105A)를 채우도록 낮은 점성 상태에서 도포될 수 있고 동시에 실질적으로 평평한 표면을 제공할 수 있는 임의의 다른 타입의 폴리머 물질을 나타낼 수 있다. 충전 물질(108)은 또한 레지스트 마스크(109)의 패터닝 동안 ARC 층으로서의 역할을 할 수 있다.
레지스트 마스크(109)는 먼저 예를 들어 레지스트 혹은 폴리머 물질을 스핀-코팅함으로써 충전 물질(108)을 도포하고, 다음으로 스핀 코팅에 의해 포토레지스트를 도포하고, 잘 확립된 포토리소그래피 공정을 수행하고, 그리고 레지스트 마스크(109)에 기초하여 충전 물질(108)을 에칭 또는 건식-현상함으로써 형성될 수 있다. 이후에, 디바이스(100)는 탄소 및 불소에 기초하는 에칭 분위기(110)에 놓여 층(106)을 통한 에칭 및 층(105)의 일부의 제거가 이루어지고, 그 결과 비아 개구(105A) 주의의 트랜치 및 제 2 디바이스 영역(120B)에 개구(109B)에 대응하는 개 구가 형성되며, 반면에 비아 개구(105A) 내의 충전 물질(108)은 실질적인 물질 제거를 방지한다. 더욱이, 개구(105A) 내의 충전 물질(108)은, 비록 에칭 공정(110) 동안 부분적으로 제거될지라도, 개구(105A)에서의 남아있는 에칭 정지 층(104)을 보호하여 금속 라인(103A)이 에칭 분위기(110)에 노출되지 않는다. 이후에, 특정 깊이의 트랜치가 비아 개구(105A) 주위에 형성되고, 그리고 제 2 디바이스 영역(120B) 내의 대응하는 개구, 레지스트 마스크(109) 및 충전 물질(108)이 예를 들어 산소-기반 플라즈마 처리에 의해 제거된다.
에칭 공정(110) 동안, 유전체 층(105)의 물질에 대한 제거 속도는 유전체 층(105)에 형성될 트랜치 및 개구의 기하학적 구조에 따라 크게 다를 수 있다. 예를 들어, 트랜치 개구(109A)에서의 에칭 속도는, 예를 들어, 분리 트랜치를 나타내는 경우, 테스트 영역을 나타내도록 설계된 개구(109B)에서의 속도와 비교하여 훨씬 더 높을 수 있다. 일반적으로, 현대의 반도체 디바이스에서, 제품 영역에서의 금속 라인들과 비교하여 증가된 치수의 실질적으로 연속적인 비-타일링 금속 플레이트(non-tiled metal plates)가 다양한 테스트 및 측정 태스크를 위해 요구될 수 있다. 결과적으로, 구조 및 기학적 형태에 따른 에칭 동작으로 인해, 에칭 깊이 및 최종적으로 달성되는 넓은 면적의 금속 영역의 두께는 실제 금속 라인과 비교하여 감소될 수 있고, 그럼으로써 잠재적으로는 각각의 금속화 층의 안정도를 전체적으로 감소시킨다.
도 1c는 앞서의 프로세스 시퀀스 이후의 디바이스를 도식적으로 나타내고 있으며, 트랜치(111A) 및 개구(111B)가 각각 제 1 디바이스 영역(120A) 및 제 2 디바 이스 영역(120B)에서의 층(106) 및 유전체 층(105) 내에 형성된다. 더욱이, 디바이스는 후속 에칭 공정(112)에 놓여 나머지 에칭 정지 층(104)이 제거되고, 그럼으로써 비아 개구(105A)가 금속 영역(103)에 연결된다. 그 다음에 비아 개구(105A), 트랜치(111A) 및 개구(111B)는 전자화학적 증착 기술에 의해 구리 혹은 구리 합금과 같은 금속으로 채워지고, 여기서, 전자화학적 증착 이전에, 대응하는 장벽 층 및 씨드 층(seed layer)이 형성될 수 있다.
도 1d는 앞서 언급된 프로세스 시퀀스의 완료 이후의 디바이스(100)를 도식적으로 나타낸 것이다. 따라서, 디바이스(100)는 금속 영역(103)에 연결되는 금속으로 채워진 비아(113A) 및 비아(113A) 위에 형성되는 금속 라인(112A)을 포함한다. 제 2 다바이스 영역(120B)에서, 금속 영역(112B)이 형성되고, 그 두께는 앞서 설명된 바와 같이 에칭 공정(110) 동안의 잠재적인 에칭 비균일도로 인해 금속 라인(112A)의 두께와 비교하여 감소될 수 있다. 더욱이, 금속 영역(112B)은 층(105)의 인접하는 유전체 물질에 대해 감소된 접착력을 나타낼 수 있는데, 이것은 CMP 등(이 공정 동안 증가된 기계적 스트레스가 디바이스(100)에 인가될 수 있음)과 같은 금속 증착 이후의 제조 프로세스 동안 금속의 디래미네이션을 일으킬 수 있다. 결과적으로, 생산 수율이 떨어질 수 있고, 그리고 디바이스 성능이 감소될 수 있다.
앞서의 설명된 상황에서, 앞서 식별된 문제들 중 하나 또는 그 이상의 영향을 해결하거나 혹은 적어도 감소시키는 개선된 기술이 필요하다.
다음은 본 발명의 일부 실시형태를 기본적으로 이해시키기 위한 본 발명의 간략화된 개관을 제공한다. 이 개관이 본 발명의 모든 것을 개관하는 것은 아니다. 이 개관을 통해 본 발명의 핵심 요소 또는 중요한 요소를 확인시키려하거나 본 발명의 범위를 규정하려는 것이 아니다. 이것의 유일한 목적은 이후에 설명되는 더 상세한 설명에 대한 서문으로서 간략화된 형태로 본 발명의 일부 개념을 제공하는 것이다.
일반적으로, 본 발명은 반도체 디바이스의 금속화 층을 형성시킬 수 있는 기술에 관한 것으로, 강화된 안정도를 가진 넓은 면적의 금속 영역들을 포함하는데, 왜냐하면 넓은 면적의 금속 영역이 여기에 연결된 적어도 일부 더미 비아들 위에 형성되기 때문이며, 그럼으로써 둘러싸는 유전체 물질에 대한 접착력이 증가하고 그리고 잠재적으로는 유전체 물질 내에 각각의 개구를 형성하는 동안 에칭 비균일도가 감소된다. 더미 비아는 적어도 부분적으로 유전체 물질을 통해 아래에 놓인 물질 층을 향해 확장하는 금속으로 채워진 플러그로서 이해될 수 있으며, 여기서 더미 비아는, 반도체 디바이스의 제품 영역에 제공되는 기능적 비아와 비교하여, 동작되는 집적 회로의 특정 회로 레이아웃에 대해 요구되는 임의의 반도체 회로 소자들에 전기적으로 연결되지 않을 수 있다. 추가적인 더미 비아를 제공함으로써, 위에 놓이는 금속 영역의 이웃하는 유전체 물질에 관한 유효 접착 영역이 크게 증가할 수 있고, 이것은 개선된 반도체 디바이스에서의 금속화 층의 형성 동안 금속 디래미네이션 및 다른 흠결 매커니즘의 발생에 대한 확률을 감소시킬 수 있다.
본 발명의 예시적 일 실시예에 따르면, 반도체 디바이스의 금속화 층에서의 감소된 비아 밀도의 영역을 식별하는 것과, 그리고 상기 식별된 영역에 더미 비아를 형성하는 것을 포함하는 방법이 제공된다. 더욱이, 이 방법은 상기 식별된 영역 위에 금속 영역을 형성하는 것을 포함하며, 여기서 금속 영역은 더미 비아에 연결된다.
본 발명의 또 다른 예시적 실시예에 따르면, 반도체 디바이스의 제 1 유전체 층의 제 1 부분에 복수의 비아들을 형성하는 것을 포함하는 방법이 제공되며, 여기서 상기 복수의 비아들 중 적어도 일부는 전기적으로 비기능적인 비아들이다. 더욱이, 이 방법은 제 1 유전체 층의 제 2 부분에 제 1 금속 영역을 형성하는 것을 포함하고, 여기서 제 2 부분은 제 1 부분 위에 위치하고, 그리고 제 1 금속 영역은 전기적으로 비기능적인 비아들 중 적어도 하나에 연결된다.
본 발명의 또 다른 예시적 일 실시예에 따르면, 반도체 디바이스는 기판 위에 형성되는 하나 또는 그 이상의 반도체 회로 소자들과, 그리고 상기 하나 또는 그 이상의 반도체 회로 소자들 위에 형성되는 금속화 층을 포함한다. 금속화 층은 제 1 금속 영역과, 그리고 상기 제 1 금속 영역 아래에 위치하는 하나 또는 그 이상의 더미 비아들을 포함하며, 여기서 상기 하나 또는 그 이상의 더미 비아들의 일단은 제 1 금속 영역에 연결되고, 반면에 타단은 상기 하나 또는 그 이상의 반도체 회로 소자들로부터 절연된 채로 있다.
본 발명은 첨부되는 도면과 함께 설명되는 다음의 상세한 설명을 참조하여 이해될 수 있으며, 도면에서 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 1a 내지 도 1d는 종래 프로세스 기술에 따른 다양한 제조 단계 동안의 테스트 목적으로 금속 라인들 및 넓은 면적의 금속 영역을 포함하는 금속화 층의 형성 동안의 반도체 디바이스의 단면도를 도식적으로 나타내고 있다.
도 2a 및 도 2b는 각각 설계 레이아웃(design layout)의 형태로 반도체 디바이스의 상부도 및 단면도를 도식적으로 나타내고 있으며, 이 설계 레이아웃은 감소된 비아 밀도를 갖는 금속화 층에서의 영역을 식별하기 위해 사용될 수 있다.
도 2c는 감소된 비아 밀도를 갖는 것으로 이전에 식별된 영역에서의 특정 금속화 층 내에 복수의 더미 비아들을 포함하는 반도체 디바이스의 상부도를 도식적으로 나타내고 있다.
도 2d 및 도 2e는 복수의 더미 비아들이 형성된 반도체 디바이스의 단면도를 도식적으로 나타내고 있다.
도 3은 복수의 더미 비아들 위에 형성된 넓은 면적의 금속 영역을 포함하는 반도체 디바이스의 단면도를 도식적으로 나타내며, 이 복수의 더미 비아들은 또한 아래에 놓이는 금속화 층에서의 더미 금속 영역에 연결된다.
본 발명의 다양한 수정 형태 및 대안적인 형태가 가능하지만, 그 특정 실시예들이 예시적 목적으로 도면에 도시되어 있고 명세서에서 상세히 설명되어 있다. 그러나 이해할 것으로, 본 명세서에서 설명되는 특정 실시예들은 이러한 특정 개시 내용에 본 발명을 한정시키려는 것이 아니며, 그 반대로 이것은 첨부되는 특허청구범위에 의해 정의되는 본 발명의 사상 및 범위에 있는 모든 수정물, 등가물, 및 대 안물을 포괄하도록 의도된 것이다.
본 발명의 예시적인 실시예가 아래에서 설명된다. 명확하게 하기 위해, 실제 구현에 있어서의 모든 특징들이 본 명세서에서 설명되지는 않았다. 물론 이해할 것으로, 이러한 임의의 실시예의 개발에 있어서, 시스템-관련 제약 및 비즈니스 관련 제약과 같은 개발자의 특정 목적을 달성하기 위해, 많은 실시예 마다 특정된 결정이 행해져야만 하며, 이것은 실시예마다 서로 다를 수 있다. 더욱이, 이해할 것으로, 이러한 개발 노력은 복잡하고 시간 소모적이지만 본 개시 내용에 의해 혜택을 받는 본 발명의 기술분야에서 통상의 지식을 가진 자들이 통상적으로 하여야 하는 것이다.
본 발명은 이제 첨부된 도면을 참조하여 설명된다. 다양한 구조, 시스템 및 디바이스는 단지 설명을 목적으로 도면에서 도식적으로 도시되며 그리고 본 발명의 기술분야에서 숙련된 기술을 가진자들에게 잘 알려진 세부사항으로 본 발명을 모호하게 하지 않도록 도시되어 있다. 그럼에도 불구하고, 첨부되는 도면은 본 발명의 예시적인 예들을 서술하고 설명하기 위해 포함되어 있다. 본 명세서에서 사용되는 단어 및 어구는 본 발명의 관련 기술분야에서 숙련된 기술을 가진 자들이 그러한 단어 및 어구를 이해하는 의미와 일치하도록 이해되고 해석되어야만 한다. 용어 및 어구의 특별한 정의, 즉, 통상적이 의미 및 관례적인 의미와 다른 그 어떤 정의도 본 명세서에서 사용 중에 암시되어 있지 않다. 용어 또는 문구가 특별한 의미, 즉 당업자가 이해하는 것과 다른 의미를 갖는 용어 또는 문구를 갖도록 의도된 경우, 그러한 특별한 정의는 그 용어 또는 어구에 대한 특별한 정의를 명확하게 그리고 직접적으로 제공하도록 정의하는 방식으로 명세서에서 명확하게 설명된다.
본 발명은 일반적으로 다마신 방법 혹은 상감 방법에 따른 금속화 층들을 형성하는 기술에 관한 것으로, 여기서 금속 라인들 및 비아들에 추가하여, 넓은 면적의 금속 영역들이 또한 제공된다. 이러한 점에서, 금속화 층은 디바이스 층 위에 형성되는 유전체 층으로서 이해될 수 있는데, 즉 하나 또는 그 이상의 층으로 그 안에는 반도체 회로 소자들이 형성되며, 그 예를 들면 트랜지스터, 커패시터, 저항기 등이 있고, 여기서 금속 라인 및 금속 영역은 유전체 물질 내에 제공되고, 이것은 회로 소자들의 내부 층 전기적 연결을 제공하고, 반면에 비아는 특정 위치에서 각각의 금속 라인에 연결되어 아래 놓인 금속 영역에 대한 전기적 연결을 확립할 수 있으며, 그럼으로써 최종적으로 디바이스 층 내의 하나 또는 그 이상의 반도체 회로 소자들에 대한 전기적 연결을 제공한다.
앞서 설명된 바와 같이, 매우 정교한 반도체 디바이스에서, 전도성 높은 금속, 예를 들어 구리 및 구리 합금과 같은 금속이 전형적으로 사용되는데, 이것은 다마신 기술을 기반으로 형성될 수 있고, 여기서 유전체 물질은 각각의 개구와 함께 제공되며, 이 개구는 후속적으로 구리 혹은 구리 합금으로 채워지는데, 따라서 개선된 이방성 에칭 기술이 요구된다. 더욱이, 구리 및 그 합금은 종종 로우-k 유전체 물질, 즉 유전 상수 3.0 또는 이보다 훨씬 작은 유전 상수를 갖는 물질과 함께 사용되는데, 이것은 충전된 금속에 대한 접착력 감소를 나타낼 수 있다. 결과적으로, 둘러싸는 유전체 물질로부터의 금속 디래미네이션에 대한 확률의 증가가 관측될 수 있는데, 특히, 증가된 측면 치수의 금속 영역이 특정 금속화 층에 형성될 때 그러하다. 예를 들어, 금속화 스택의 일부 금속화 층들에서, 아래 놓인 금속 혹은 콘택 영역에 대한 어떠한 전기적 연결도 가지지 않는 금속 영역이 테스트 목적으로 제공될 수 있다. 둘러싸는 유전체 물질에 대한 접착력 감소로 인해, 특히 만약 로우-k 유전체 물질을 고려하면, CMP와 같은 후속 프로세스 단계에서의 금속 디래미네이션의 위험이 높으며, 그리고/또는 금속 두께는 금속화 층 내에서 또는 층마다 크게 변할 수 있는데, 왜냐하면 금속화 층의 기하학적 구조의 비균일도가 크기 때문이며, 이것은 설계 규칙에 따른 설계 치수를 갖는 복수의 금속 라인들을 포함할 수 있고, 보통의 금속 라인과 비교하여 크게 증가된 측면 치수를 갖는 금속 영역이 또한 제공된다. 예를 들어, 개선된 반도체 디바이스에서, 하부 금속화 층에서의 금속 라인의 폭은 1㎛ 또는 이보다 훨씬 작은 범위에 있을 수 있고, 반면에, 예를 들어 80㎛× 80㎛의 측면 치수를 갖는 넓은 면적의 금속 영역이 포함될 수 있어 적어도 하나의 측면 치수가 보통 금속 라인의 폭과 비교하여 훨씬 더 크다.
본 발명을 다음의 설명에만 한정시키려는 의도 없이, 이해할 것으로, 금속 라인 및 다른 금속 영역에 대한 각각의 개구를 형성하는 이방성 에칭 공정 동안의 큰 비균일도는 치수 및 모양에서의 기하학적 구조 차이로 인해 발생하거나 혹은 영향을 받을 수 있고, 그 결과 실질적으로 비아 없는 영역 위에 형성되는 넓은 면적의 개구의 에칭 깊이는 감소된다. 예를 들어, 발명자들에 의해 수행된 최근 조사에 따르면 고밀도 비아 영역 위에 형성된 금속 영역은 비아가 없거나 혹은 크게 감소된 비아 밀도를 갖는 영역 위에 형성된 금속 영역보다 더 두껍다. 결과적으로, 본 발명은 추가적인 더미 비아를 도입하는 것을 고려하고 있으며, 이 더미 비아는 즉 해당 반도체 디바이스의 전기적 기능성을 위해 필요하지않은 비아이며, 그래서 금속 라인 및 넓은 면적의 금속 영역을 형성하는 동안 프로세스 비균일도가 감소되며, 여기서 추가적인 더미 비아는 위에 놓인 금속 영역에 대해 제공되는 전체 접착 표면 면적을 크게 강화시키며, 그럼으로써 둘러싸는 유전체 물질에 대한 전체 접착력이 크게 강화된다.
도 2a 내지 도 2e 및 도 3을 참조하면, 본 발명의 또 다른 예시적 실시예들이 이제 더 상세히 설명된다. 도 2a는 반도체 디바이스(200)의 상부도를 도식적으로 나타낸 것이고, 여기서 도 2a는 반도체 디바이스(200)에 포함될 수 있는 집적 회로의 회로 레이아웃을 나타내는 것으로 이해될 수 있다. 다른 경우에 있어서, 반도체 디바이스(200)는 특정 타입의 반도체 디바이스의 제조를 위해 요구되는 모든 기능적 컴포넌트 및 비기능적 컴포넌트를 포함하는 일정 타입의 반도체 디바이스를 나타내는 것으로 이해될 수 있다. 예를 들어, 반도체 디바이스(200)는 도 1a-1b에 도시된 것과 유사한 반도체 디바이스의 레이아웃 또는 실제 구현을 나타낼 수 있으며, 여기서 특정 금속화 층에서의 감소된 비아 밀도의 영역의 위치가 확인되거나 식별될 수 있다. 따라서, 반도체 디바이스(200) 혹은 그 레이아웃은 하나 또는 그 이상의 금속화 층들을 포함할 수 있고, 이것들 중 하나는 참조 번호 230으로 도 2a의 상부 도면에 도시되어 있다. 디바이스(200)는 적어도 제 1 디바이스 영역(220A)과 제 2 디바이스 영역(220B)을 포함할 수 있고, 이것은 반드시 동일한 다이 영역에 배치되지 않아도 되며, 이 경우 제 2 디바이스 영역(220B)은 단지 몇 개의 특정 기판 위치에서만 제공되어야 하는 특정 테스트 영역을 나타낸다. 다른 예시적 실시 예에서, 제 1 디바이스 영역(220A) 및 제 2 디바이스 영역(220B)은 동일한 다이 영역 내에, 즉, 적절한 기판 위에 형성되는 부분 내에 위치될 수 있고, 이것은 기판의 다이싱 이후 또는 개별 다이 영역의 분리 이후 기능 유닛으로서 동작할 수 있다. 제 1 디바이스 영역(220A)은 임의의 아래에 놓인 콘택 영역 혹은 금속 영역에 각각의 비아(213A)에 의해 연결될 수 있는 복수의 금속 라인들(212A, 212C, 212D)을 포함할 수 있다. 이해해야 하는 것으로, 제 1 디바이스 영역(220A)에 형성되는 금속화 층(230)의 금속 라인들(212A, 212C, 212D)은 설계 요건에 따라 실질적으로 동일한 구성을 가질 수 있거나 혹은 서로 다른 크기를 가질 수 있다. 예를 들어, 예시적 금속 라인들 중 하나, 즉 라인(212A)은 금속 라인(212C, 212D)과 비교하여 더 큰 폭을 가질 수 있다. 더욱이, 비아(213A)는 실질적으로 동일한 설계 치수를 가지는 것으로 도시되어 있지만, 반면에 다른 예시적 실시예에서, 각각의 비아는 다른 치수를 가질 수 있다.
제 2 디바이스 영역(220B)에서, 금속 영역(212B)이 제공될 수 있으며, 이것은 그 치수가 적어도 하나의 측면 방향에서 크게 증가되어 있으며, 여기서 금속 영역(212B)에 대응하는 영역은 금속 라인(212A, 212C 및 212D)에 의해 나타내진 대응하는 금속 함유 영역과 비교하여 크게 감소된 비아 밀도를 가질 수 있다. 이해해야만 하는 것으로, 용어 "비아 밀도"는 각각의 금속 영역 아래에 형성되어 그곳에 연결되는 비아의 개수 혹은 영역으로 이해되어야 한다. 달리 말하면, 비아 밀도는 비 아(213A)에 의해 점유된 전체 영역의, 금속 라인(212A)과 같은 대응하는 금속 영역의 전체 영역에 대한 비율로서 이해될 수 있다. 예를 들어, 금속 영역(212B)에 대 응하는 영역의 비아 밀도는 제로일 수 있는데, 왜냐하면, 설계 혹은 제조의 이러한 단계에서 금속 영역(212B)에 대해 어떠한 비아도 제공되지 않기 때문이며, 임의의 아래에 놓이는 회로 소자들에 대한 어떠한 전기적 연결도 필요하지 않기 때문이다. 반면에서, 금속 라인(212A)의 전체 영역 및 거기에 연결된 비아(213A)의 크기 및 개수에 따라, 금속 라인(212A)은 적당히 높은 비아 밀도를 나타낼 수 있다.
도 2b는 디바이스의 레이아웃의 단면도를 도식적으로 나타내며, 여기서의 단면은 도 2a에서 Ⅱb로 표시된 라인을 따라 취해진 것이다. 따라서, 디바이스(200) 혹은 그 레이아웃은 기판(201)을 포함할 수 있고, 그 기판 내에 혹은 그 기판 상에 디바이스 층(240)이 제공되고, 이것은 복수의 회로 소자들, 예를 들어 트랜지스터, 저항기, 커패시터 등과 같은 형태의 반도체 회로 소자를 포함할 수 있다. 대응하는 회로 소자들은 집합적으로 241로 표시되어 있으며, 이것은 도 2b에 도시된 예시적인 실시예에서 전계 효과 트랜지스터를 나타낼 수 있으며, 여기서 단면은 트랜지스터 폭 방향을 따라 취해진 단면으로, 즉 도 2b에서의 수평 방향은 트랜지스터(241)의 폭 방향을 나타낼 수 있다. 더욱이, 디바이스 층(240)은 층간 유전체 물질(243) 내에 형성되는 금속 함유 콘택 플러그(242)를 포함할 수 있고, 이것은 회로 소자(241)의 각각의 콘택 영역에 연결될 수 있다. 디바이스 층(240) 위에는 제 1 금속화 층이 제공될 수 있으며, 이것은 유전체 층(202) 및 이 안에 포함도는 복수의 금속 라인들로 나타내질 수 있고, 이것은 금속 라인(203A)에 의해 나타내질 수 있으며, 이것은 예를 들어 트랜지스터 폭 방향을 따라 즉, 도 2b에서의 수평 방향을 따라 확장한다.
이해되어야 할 것으로, 복수의 금속화 층들을 포함하는 개선된 반도체 디바이스에서, 전형적으로 하나의 금속화 층의 금속 라인들은 실질적으로 서로 평행하고, 반면에 인접하는 금속화 층의 금속 라인들은 또한 실질적으로 평행하지만 인접하는 금속화 층의 금속 라인에 대해 수직이다. 그러나 이해되어야 하는 것으로, 본 발명의 원리는 특정 금속화 층 내의 금속 라인의 임의의 특정 구성 또는 배향에만 한정되는 것은 아니다.
유전체 층(202) 및 금속 라인(203A)에 의해 나타내지는 제 1 금속화 층 위에는, 도 2a에 도시된 바와 같이, 금속화 층(230)과 같은 또 다른 금속화 층이 있을 수 있다. 결과적으로, 제 1 디바이스 영역(220A)에서, 각각의 금속 라인(212A, 212D 및 212C)은 금속 라인(203A)에 실질적으로 수직으로 확장할 수 있으며, 유전체 층(205)의 상부 부분(205U)에 형성될 수 있다. 더욱이, 비아(213A)는 유전체 층(205)의 하부 부분(205L)을 통해 확장할 수 있고, 그래서 각각의 금속 라인을 아래에 놓이는 금속화 층의 대응하는 금속 영역 혹은 금속 라인과 연결할 수 있다. 본 예에서, 금속 라인(212A)은 도 2a에서 특정된 바와 같은 위치에 대응하는 비아(213A)를 이용해서 금속 라인(203A)에 연결될 수 있다. 유의할 것으로, 다른 금속 라인들(212D, 212C)이 또한 각각의 비아(213)에 의해 유전체 층(202)에 포함된 다른 금속 라인과 연결될 수 있으며, 그러나 이것은 도 2b의 단면에서는 볼 수 없다.
또한 이해해야 할 것으로, 이상적으로는 유전체 층(205)의 상부 부분(205U)의 두께는 대응하는 금속 라인(212A)의 두께로 정의되고, 이것은 설계에 있어 금속 라인 및 영역에 대해 동일하다. 이러한 점에서, 유의해야 할 것으로, 개선된 반도체 디바이스의 일부 실시예에서, 유전체 층(205)은 실질적으로 연속적인 유전체 층으로서 제공될 수 있으며, 전형적으로는 로우-k 유전체 물질로 구성될 수 있고, 여기서 최종적으로 얻어지는 두께 및 금속 라인(212A, 212D 및 212C)의 두께는 에칭 공정에 의해 정의된다. 마찬가지로, 제 2 디바이스 영역(220B)에서, 금속 영역(212B)이 상부 부분(205U)에 제공되고, 여기서 앞서 설명된 바와 같이, 실제 디바이스에서, 금속 영역(212B)의 높이는 금속 라인(212A, 212D 및 212C)의 대응하는 높이와 크게 다를 수 있는데, 왜냐하면 임의의 에칭 비균일도 때문이며, 이 경우 상부 부분(205U)의 두께는 임의의 에칭 정지 층에 의해서라기 보다는 에칭 공정 혹은 다른 프로세스 기술에 의해 정의되며, 여기서 비아(213A) 및 금속 라인 그리고 상부 부분(205U)에서의 금속 영역이, 이후 더 상세히 설명되는 바와 같이, 개별 프로세스에서 형성된다. 더욱이, 실제 하드웨어 구성에서의 반도체 디바이스(200)를 형성하는 제조 시퀀스는 도 2d를 참조하여 이후에 설명된다.
도 2a-2b에 예시적으로 도시된 바와 같이, 반도체 디바이스(200), 즉 그 설계 레이아웃에 근거하여, 금속화 층(230)에서의 특정 영역이 식별될 수 있으며, 여기에서 비아 밀도는 감소되어 있다. 예시적 일 실시예에서, 금속 영역(212B)은 테스트 구조를 나타낼 수 있으며, 예를 들면 이 구조는 CMP 프로세스, 디싱 현상, 등에 대한 프로세스 데이터를 제공하기 위한 것이며, 그래서 전기적 면에서 고려할 때, 영역(21B)은 비기능적 영역으로 고려될 수 있고, 그러나 이 비기능적 영역은 제조 프로세스에 큰 영향을 미칠 수 있고 또한 디바이스(200)의 후속 동작에 큰 영 향을 미칠 수 있는데, 예를 들어 금속 디래미네이션 및 다른 흠결 원인에 대해서 그러하다. 영역(212B)의 요구되지 않은 전기적 기능으로 인해, 초기에 어떠한 비아도 영역(212B) 아래에 제공되지 않는다. 결과적으로, 금속 영역(212B)을 포함하는 영역은 감소된 비아 밀도를 갖는 영역으로 식별될 수 있으며, 여기서 일정 영역을 감소된 비아 밀도의 영역으로 나타내기 위한 대응 하는 임계치 혹은 다른 비교 기준이 경험적 데이터, 프로세스 모델 등에 기초하여 확립될 수 있다. 예시적인 일 실시예에서, 영역(212B)과 같은 임의의 전기적으로 비기능적인 금속 영역들에 추가하여, 전기적으로 기능적인 영역이 또한 그들의 비아 밀도에 관해 조사될 수 있어 감소된 비아 밀도가 식별될 수 있다. 예를 들어, 도시된 실시예에서, 금속 라인(212C)은 감소된 비아 밀도의 영역으로서 식별될 수 있고, 여기서 아래 놓인 금속화 층의 구성에 따라, 금속 라인(212C)의 전체 성능을 강화하도록 추가적인 더미 비아를 수용하기에 적절한 특정 영역이 결정될 수 있다.
감소된 비아 밀도를 갖는 각각의 영역의 식별 이후에, 반도체 디바이스(200), 즉 그 설계 레이아웃은 감소된 비아 밀도의 하나 또는 그 이상의 식별된 영역에 적어도 일부 더미 비아를 포함하도록 재설계될 수 있다. 하나의 예시적 실시예에서, 금속 영역(212B) 아래에 위치한 유전체 층(205)의 하부 부분(205L)의 영역은 감소된 비아 밀도의 대응 영역으로서 식별될 수 있고, 따라서 반도체 디바이스(200)의 설계는 금속 영역(212B) 아래에 위치하고 여기에 연결된 하나 또는 그 이상의 더미 비아를 포함하도록 변경될 수 있다. 또 다른 실시에에서, 금속 라인(212C)과 같은 기능적 금속 영역은 감소된 비아 밀도의 영역 위에 위치하는 것으 로 식별될 수 있으며, 여기서, 이 경우에 또한 임의의 아래 놓인 금속화 층에 대한 전기적 콘택 없이 추가적인 더미 비아를 수용하기에 적절한 유전체 층(205)의 하부 부분(205L)에서의 어떤 영역이 식별될 수도 있다.
도 2c는 반도체 디바이스(200) 또는 그 수정된 레이아웃을 상부 도면으로 도식적으로 나타낸 것으로, 여기서 적어도 일부 추가적인 더미 비아는 각각의 위에 놓인 금속 영역의 성능을 강화시키기 위해 제공된다. 도 2c에서, 복수의 더미 비아(213B)가 제공되고, 이것은 금속 영역(212B)에 연결되고, 그리고 층(202)(도 2b)과 같은 유전체 물질에서 끝날 수 있으며, 반도체 디바이스(200)의 전기적 기능에 어떠한 영향을 주지 않을 수 있다. 더욱이, 예시적 일 실시예에서, 추가적인 더미 비아(213B)가 라인(212C)과 같은 하나 또는 그 이상의 전기적으로 기능적인 금속 라인에 제공될 수 있으며, 여기서 금속 라인(203A)과 같은 유전체 층(202)에 제공되는 임의의 금속 라인에 대한 충분한 측면 거리가, 금속 라인(212C)과 아래 놓인 금속 라인 간의 어떤 단락을 신뢰성 있게 피하기 위해, 유지될 수 있으며, 이를 위해 어떠한 전기적 연결도 디바이스(200)의 본래 설계에 포함되지 않는다.
이해할 것으로, 일부 예시적 실시예에서, 더미 비아(213B)는 실질적으로 기능적인 비아(213A)와 동일한 구성을 가질 수 있으며, 그럼으로써 비아(213A) 및 더미 비아(213B)의 형성 동안 높은 프로세스 균일도가 보장된다. 다른 예시적 실시예에서, 더미 비아(213B) 혹은 그 일부는 서로 다른 설계 기준에 따라 형성될 수 있고, 그럼으로써 각각의 위에 놓인 금속 영역과 결합된 성능을 특정적으로 강화시킬 수 있다. 예를 들어, 더미 비아(213B)의 크기를 증가시키고 그리고 인접 비아들 간 의 거리를 변경하는 것은, 더미 비아(213B) 사이에서 유지되는 유전체 물질의 기계적 안정도를 강화시키기 위해, 이로울 수 있다. 더욱이, 더미 비아(213B)의 모양은 기능적인 비아(213A)에 대해 적절한 설계 기준의 채택이라기보다는 오히려 기계적 기준에 따라 선택될 수 있다. 예를 들어, 도 2c의 상부 도면에서 보여지는 바와 같이 단면은 원형, 다각형, 정사각형, 직사각형 등과 같은 임의의 적절한 모양을 가질 수 있다.
도 2d는 도 2c에 도시된 바와 같은 디바이스(200)에 근거한 실제 구현에 따른 반도체 디바이스(200)의 단면도를 도식적으로 나타내고 있으며, 이것은 추가적인 더미 비아(213B)를 포함한다. 도 2d의 단면은 도 2b에 도시된 단면과 유사하게 Ⅱd로 표시된 라인을 따라 취해질 수 있다.
따라서, 도 2d에 도시된 바와 같은 반도체 디바이스(200)는 기판(201)을 포함할 수 있고, 이것은 트랜지스터, 커패시터, 저항기 등과 같은 회로 소자(241)의 형성에 적합한 반도체 층이 형성되는 임의의 적절한 기판을 나타낼 수 있다. 기판(201)은 일부 실시예서는 적절한 결정성 반도체 층이 형성되는 벌크 실리콘 기판을 나타낼 수 있고, 또는 다른 실시예에서는 이 기판(201)은 매입된 절연 층에 의해 기판의 나머지로부터 분리된 반도체 층이 형성되는 SOI 기판을 나타낼 수 있으며, 여기서 이 구성은 동작 속도, 방사 내성(radiation immunity) 등에 있어 강화된 성능을 제공할 수 있다. 그러나, 이해할 것으로, 임의의 다른 적절한 반도체 물질이 사용될 수 있고, 여기서, 특히, 정교한 애플리케이션에 있어서, 기판(201)에는 다른 결정학상 배향 및/또는 고유 변형도(inherent strain) 및/또는 다른 물질 구성 등의 결정성 영역이 형성될 수 있다. 기판(201)은 제 1 디바이스 영역(220A)을 포함할 수 있고, 이것은 복수의 회로 소자들(241) 및 개별 회로 소자들(241) 간의 전기적 연결을 제공하는 상호연결 구조를 포함하는 디바이스(200)의 영역을 나타낼 수 있다. 제 2 디바이스 영역(220B)은 임의의 위에 놓이는 금속화 층에 의해 연결될 필요가 없는 회로 소자(미도시)를 포함할 수 있는 영역을 나타낼 수 있거나, 또는 이 영역(220B)은 테스트 및 측정 목적으로 마련된 기판(201)의 영역을 나타낼 수 있으며, 여기서 앞서 설명된 바와 같이, 제 1 디바이스 영역(220A)과 제 2 디바이스 영역(220B)은 동일한 다이에 제공될 수 있고, 또는 다른 실시예에서는 제 2 디바이스 영역(220B)이 전체 기판(201)에 걸쳐 특정 위치에서 제공될 수 있다. 회로 소자(241) 및 대응 콘택 플러그(242)가 기판(201) 내에 그리고 기판(201) 상에 형성되고, 그럼으로써 디바이스 층(240)이 형성된다. 개선된 반도체 디바이스에서, 회로 소자(241)는 전계 효과 트랜지스터의 게이트 길이와 같은 최소 임계 치수를 가질 수 있는데, 즉 이 치수는 도 2d에서 도 2d의 도면 평면에 수직인 방향에서의 치수로 약 50 nm 및 이보다 더 작다. 회로 소자(241) 및 각각의 콘택 플러그(242)가 유전체 층(243)에 형성될 수 있고, 이것은 실리콘 나이트라이드, 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 질소가 풍부한 실리콘 카바이드 등과 같은 유전체 물질을 포함하는 층 스택으로서 제공될 수 있다.
반도체 디바이스(200)는 또한 금속 라인(203A)으로 나타내질 수 있는 복수의 금속 라인 및 유전체 층(202)으로 구성된 제 1 금속화 층을 포함한다. 도시된 바와 같이, 금속 라인(203A)은 제 1 디바이스 영역(220A)의 상당한 부분에 걸쳐 확장할 수 있고, 반면에 실질적으로 어떠한 금속 라인도 제 2 디바이스 영역(220B)에 대응하는 유전체 층(202)에 형성되지 않는다. 개선된 반도체 디바이스에서, 층(202)은 로우-k 유전체 물질을 포함할 수 있고, 일부 예시적 실시예에서, 적절한 로우-k 물질은 수소처리 실리콘 옥시카바이드(hydrogenated silicon oxycarbide)(SiCOH)일 수 있고, 또 다른 예시적 실시예에서는, 다른 적절한 로우-k 폴리머 물질이 사용될 수 있다. 유전체 층(202) 및 금속 라인(203A) 위에 에칭 정지 층(204)이 형성되고, 이것은 실리콘 나이트라이드, 실리콘 카바이드, 질소가 풍부한 실리콘 카바이드 등으로 구성될 수 있다. 금속 라인(203A)에 대해 캡핑 층으로서 동작하는 에칭 정지 층(204) 위에 금속화 층(230)이 형성되고, 이것은 이 예시적 실시예에서 제 2 금속화 층을 나타낼 수 있다. 금속화 층(230)은 유전체 층(205)을 포함할 수 있으며, 이 유전체 층은 상부 층 부분(205U)과 하부 부분(205L)을 포함할 수 있고, 여기서 하부 부분(205L)은 하부 부분(205L)을 통해 확장하는 비아(213A, 213B)에 의해 정의될 수 있다. 마찬가지로, 상부 부분(205U)은 각각의 금속 라인(212A, 212D, 212C) 및 금속 영역(212B)의 수직 확장으로 정의될 수 있다. 이러한 점에서, 이해할 것으로, 임의의 위치 정보 및 서술, 예를 들어 "상부", "하부", "위에", "아래에", "수직', "수평', "측면" 등과 같은 것은 기판(201)을 기준으로 이행될 수 있다. 예를 들어, 측면 방향은 실질적으로 기판(201)의 표면(201S)에 평행하게 확장하는 방향으로 고려된다. 하나의 컴포넌트 혹은 층이 또 다른 층 아래에 위치될 수 있는데, 이 경우 표면(201S)에 대한 전자의 컴포넌트 혹은 층의 거리는 후자의 층과 비교하여 더 작다.
도 1a-1d를 참조하여 설명되는 바와 같은 종래의 디바이스와는 달리, 더미 비아(213B)가 금속 영역(212B) 아래에 제공되고 이 더미 비아의 일단이 여기에 연결되며, 반면에 더미 비아(213B)의 타단은 층(202)의 유전체 물질에서 끝날 수 있다. 더미 비아(213B)의 제공으로 인하여, 층(205)의 유전체 물질과 접촉하는 더미 비아(213B) 및 영역(212B)을 포함하는 금속의 전체 표면은 크게 증가되고, 그럼으로써 접착력이 강화되어 반도체 디바이스(200)의 형성 동안 금속 영역(212B)의 디래미네이션이 크게 감소될 수 있다. 앞서 설명된 바와 같이, 구리 기반의 금속이 전형적으로 로우-k 유전체 물질과 함께 사용될 수 있고, 이것은 본질적으로 감소된 기계적 안정도 나타낸다. 따라서, 디바이스(200)의 제조 및/또는 동작 동안 일어나는 열적 및 기계적 스트레스 동안, 둘러싸는 유전체 물질에 대한 구리 기반 금속의 감소된 접착력으로 인해 흠결율, 특정 금속 영역의 부분적 혹은 전체적 디래미네이션, 또는 임의의 다른 흠결 매커니즘이 증가할 수 있다. 예를 들어, 개선된 디바이스에서, 매우 높은 전류 밀도가 디바이스의 동작 동안 일어날 수 있고, 여기서 둘러싸는 유전체 물질에 대한 금속 라인의 감소된 접착력은 전자이동(electromigration)에 대한 저항을 감소시킬 수 있고, 그럼으로써 해당 금속 라인의 전체 신뢰도가 크게 영향을 받으며, 따라서 전체 반도체 디바이스(200)의 전체 신뢰도가 크게 영향을 받는다. 비록 금속 영역(212B)이 실제 다이 영역의 바깥쪽에 위치한 테스트 영역을 나타낼지도, 후속 제조 프로세스 동안의 감소된 접착력은 결과적으로 제 1 디바이스 영역(220A)에서의 대응하는 금속 영역의 신뢰도는 감소되는데, 왜냐하면 영역(212B)의 감소된 접착력으로 인해 실질적으로 발생될 수 있는 예를 들어 CMP 프로세스 동안의 감소된 기계적 안정도는 또한 제 1 디바이스 영역(220A)을 포함하는 인접하는 다이 영역에 영향을 미칠 수 있고, 그럼으로써 후속 프로세싱 동안 그리고 심지어는 이후 금속 영역(212B)을 이제 더 이상 포함하지 않는 최종 완료된 반도체 디바이스(200)의 동작 동안 이러한 디바이스 영역들의 신뢰성을 더 낮게 만들기 때문이다.
반도체 디바이스(200)를 형성하는 전형적인 프로세스 흐름은 실질적으로 반도체 디바이스(100)를 참조하여 앞서 설명된 바와 프로세스와 동일한 프로세스를 포함할 수 있다. 따라서, 잘 확립된 방법에 근거하여 콘택 플러그(242)를 포함하는 디바이스 층(240) 내에 회로 소자(241)를 형성한 이후에, 유전체 층(202) 및 하나 또는 그 이상의 금속 라인(203A)으로 나타내어지는 제 1 금속화 층이 잘 확립된 기술에 근거하여 형성될 수 있고, 여기서 앞서 설명된 바와 같이 로우-k 유전체 물질이 구리 혹은 구리 합금과 결합하여 종종 사용된다. 이후에, 제 2 금속화 층(230)이 적절한 유전체 물질 예를 들어 로우-k 유전체 물질을 제공함으로써 형성될 수 있고, 여기서 예시적인 일 실시예의 경우 대응하는 비아 개구가 도 2c에 도시된 수정된 레이아웃 설계에 근거하여 유전체 층(205)의 상부 부분(205U) 및 하부 부분(205L)에 형성될 수 있다. 결과적으로 형성될 금속 영역(212B)에 대응하는 영역 아래에 복수의 각각의 비아 개구가 적어도 형성된다. 다른 실시예에서, 앞서 설명된 바와 같이, 각각의 비아 개구는 또한 도 2a-2b를 참조하여 설명된 디바이스(200)의 초기 설계 레이아웃에 근거하여 감소된 비아 밀도의 영역으로 식별될 수 있는 임의의 디바이스 영역에 형성될 수 있다.
이후, 잘 확립된 기술에 의해, 금속 라인(212A, 212D, 212C) 및 금속 영역(212B)에 대한 대응하는 개구가 기능적 비아(213A) 및 더미 비아(213B)에 대한 개구를 포함하는 대응하는 비아 개구 위에 형성될 수 있다. 앞서 언급된 바와 같이, 각각의 개구를 형성하는 대응하는 이방성 에칭 공정 동안, 크게 증가된 프로세스 균일도가 달성될 수 있는데, 왜냐하면 유사한 에칭 조건이 영역(212B)에 대한 개구의 형성에 대해 그리고 영역(212A, 212D, 212C)에 대응하는 트렌치 개구의 형성에 대해 확립될 수 있기 때문이다. 결과적으로, 영역(212A, 212D, 212C 및 212B)에 대한 각각의 개구가 상부 층 부분(205U)에서 실질적으로 유사한 깊이로 형성될 수 있고, 그래서 일반적으로 더 균일하고 강화된 금속 두께가 금속화 층(230)에서 획득될 수 있다. 이후, 대응하는 개구가 적절한 장벽 및 시드 층으로 채워질 수 있고 이후 공통 제조 프로세스에서의 실제 금속의 증착이 행해진다.
또 다른 예시적 실시예에서, 금속 라인(212A, 212D, 212C)에 대한 그리고 금속 영역(212B)에 대한 각각의 개구가 유전체 층(205)의 상부 부분에 먼저 형성될 수 있고 이후 비아(213A, 213B)에 대한 대응하는 비아 개구가 형성될 수 있다. 이러한 경우에서도, 금속 영역(212B)의 강화된 신뢰도가 달성될 수 있는데, 왜냐하면 에칭 비균일도 발생한 이후에도, 이로 인해 결과적으로 금속 영역(212B)에 대응하는 개구의 깊이는 감소하는데, 그럼에도 불구하고 더미 비아(213B)는 영역(212B)의 강화된 접착력을 제공할 수 있고, 그럼으로써 후속 프로세스에서의 임의의 금속 디래미네이션에 대한 위험을 크게 감소시키기 때문이다.
도 2e는 또 다른 예시적 실시예에 따른 반도체 디바이스(200)를 도식적으로 나타낸 것이며, 여기서 비아(213A) 및 더미 비아(213B)는 대응하는 금속 라인 및 금속 영역의 형성 이전에 완전히 형성된다. 이를 위해서, 하부 부분(205L)이 형성될 수 있고 그리고 후속적으로 패터닝되어 도 2c에 도시된 바와 같이 반도체 디바이스(200)의 설계에 따라 대응하는 비아 개구를 수용한다. 이후에, 각각의 개구는 적절한 장벽 및 시드 물질로 코팅될 수 있고, 이후 구리와 같은 실제 금속이 잘 확립된 기술에 근거하여 증착될 수 있다. 다음으로, 예를 들어 CMP 및/또는 전기화학적 에칭 기술을 사용하여 임의의 과다 물질이 제거될 수 있다. 이후에, 상부 부분(205U)이 가능하게는 중간 에칭 정지 층을 제공함으로써 형성될 수 있고, 그리고 그 다음에 패터닝되어 금속 라인(212A, 212D, 212C) 및 금속 영역(212B)에 대한 대응하는 개구를 제공하며, 그 다음에 이것은 장벽 물질 및 실제 금속으로 채워진다. 결과적으로, 금속 영역(202B)에 대한 강화된 신뢰도는 또한 도 2e에 따라 제조되는 바와 같은 디바이스(200)에 대해 획득될 수 있다.
도 3은 본 발명의 또 다른 예시적 실시예에 따른 반도체 디바이스(300)의 단면도를 도식적으로 나타낸 것이다. 반도체 디바이스(300)는 실질적으로 반도체 디바이스(200)와 동일한 컴포넌트를 포함할 수 있다. 따라서, 디바이스(300)는 기판(301)을 포함할 수 있으며, 이 기판 상에는 전계 효과 트랜지스터와 같은 복수의 회로 소자(341)를 포함하는 디바이스 층(340)이 형성되고, 이것은 예를 들어 50 nm 혹은 이보다 훨씬 작은 최소 임계 치수를 가질 수 있다. 디바이스 층(340)은 또한 대응하는 콘택 플러그(342)를 포함할 수 있고, 이 콘택 플러그는 절연체 층(302)에 형성되는 각각의 금속 라인(303A)에 연결될 수 있다. 이전에 설명된 실시예와는 달 리, 디바이스(300)는 제 2 디바이스 영역(320B)에 하나 또는 그 이상의 더미 금속 영역(303B)을 포함할 수 있고, 이것은 금속 라인(303A) 및 유전체 층(302)과 함께, 디바이스(300)의 제 1 금속화 층을 포함할 수 있다. 다른 실시예에서, 금속 라인(303A) 및 더미 금속 영역(303B)은 더 높은 금소화 층의 일부일 수 있고, 그래서 금속 라인(303A)은 각각의 콘택 플러그(342)와 직접적으로 접촉하지 않을 수 있다. 더욱이, 또 다른 금속화 층(330), 예시된 실시예에서의 제 2 금속화 층이 각각의 금속 라인(303A)에 연결되는 복수의 기능적 비아(313A)를 포함하도록 형성되며, 반면에 복수의 더미 비아(313B)가 제공될 수 있고, 여기서 더미 비아(313B)의 적어도 일부는 각각의 더미 금속 영역(303B)에 연결될 수 있다. 더욱이 대응하는 금속 라인(312A)이 제 1 디바이스 영역(320A)에 형성될 수 있고, 반면에 넓은 면적의 테스트 영역 등과 같은 금속 영역(312B)이 더미 비아(313B) 위에 형성될 수 있다.
반도체 디바이스(300)를 형성하는 프로세스 흐름에 관하여, 동일한 기준이 반도체 디바이스(100 및 200)에 관하여 앞서 설명된 바와 같이 적용될 수 있다. 그러나 이해해야만 하는 것으로, 반도체 디바이스(300)의 대응하는 설계는 임의의 적절한 크기 및 모양의 더미 금속 영역(303B)을 획득하도록 반도체 디바이스(200)의 설계에 따라 변경된다. 예를 들어, 더미 금속 영역(303B)은 금속 라인(303A)에 실질적으로 평행하게 확장하는 금속 라인을 나타낼 수 있으며, 반면에 다른 실시예에서는 더미 금속 영역(303B)이 금속 섬(metal islands)을 나타낼 수 있으며, 이 금속 섬 상에서 하나 또는 그 이상의 더미 비아(303B)가 끝난다. 더미 금속 영역(303B)은, 이러한 더미 금속 영역(303B)이 회로 소자들(341) 중 어느 하나에 전 기적 콘택을 제공하지 않는다는 점에서, 전기적으로 비기능적이다. 그러나, 이해할 것으로, 복수의 대응하는 더미 금속 영역(303B)이 다른 인접하는 금속화 층에 제공될 수 있고, 여기서 적어도 제일 처음의 더미 금속 영역, 즉 기판(301)에 가장 가까이 위치한 더미 금속 영역은 각각의 회로 소자(341)에 전기적으로 연결되지 않을 수 있다. 더미 비아(313B)에 대한 그리고 대응하는 금속 영역(312B)에 대한 "앵커(anchors)"로서 동작하는 더미 금속 영역(303B)의 제공으로 인해, 금속화 층(330)의 기계적 안정도는 훨씬 더 강화될 수 있다.
결과적으로, 본 발명은 전기적으로 비기능적인 금속 영역을 포함하는 금속화 층의 형성을 위한 새로운 기술을 제공하고, 그 기계적 안정도는 대응하는 금속 영역 아래에 하나 또는 그 이상의 더미 비아를 형성함으로써 크게 강화될 수 있다. 더욱이, 감소된 비아 밀도를 갖는 디바이스 영역을 식별함으로써 그리고 이에 대응하여 해당 반도체 디바이스를 재설계함으로써, 강화된 프로세스 균일도가 달성될 수 있고, 그럼으로써 전체 성능 이득 및/또는 개선된 생산 수율을 얻을 수 있다. 더욱이, 더미 비아의 제공이 전기적으로 비기능적인 금속 영역에 한정되는 것이 아니며, 금속 라인 및 다른 금속 영역에도 적용될 수 있고, 그럼으로써 이러한 기능적인 금속 라인 및 영역의 기계적 성능뿐만 아니라 전기적 성능이 강화된다. 예를 들어, 금속 라인에 대해 임의의 비아를 제공함으로써, 그 전체 저항이 감소될 수 있고, 동시에 그 기계적 안정도도 크게 강화될 수 있다.
앞서 개시된 특별한 실시예들은 단지 예시적인 것인데, 왜냐하면 본 발명은 본 명세서의 설명을 통해 이득을 얻는 본 발명의 기술분야에서 숙련된 기술을 가지 는 자들에게 명백한 것으로 다른지만 등가의 방법으로 변형될 수 있고 실시될 수 있기 때문이다. 예를 들어, 앞서 설명된 프로세스 단계는 다른 순서로 수행될 수 있다. 더욱이, 다음의 특허청구범위에 서술된 것과 다른 어떠한 한정사항도 본 명세서에서의 구성 혹은 설계의 세부사항을 한정할 의도로 사용되지 않았다. 따라서, 명백한 것으로 앞서 개시된 특정 실시예들은 변경 및 수정될 수 있고, 이러한 모든 변형은 본 발명의 범위 및 사상 내에 있는 것으로 고려된다. 따라서, 본 발명의 보호 범위는 아래의 특허청구범위에서 설명되는 바와 같다.

Claims (13)

  1. 반도체 디바이스(200, 300)의 제 1 유전체 층(205, 305)의 제 1 부분(205L, 305L)에 복수의 비아들(213, 313)을 형성하는 단계와, 여기서 상기 복수의 비아들(213, 313) 중 적어도 일부는 전기적으로 비기능적인 비아들(213B, 313B)이고; 그리고
    상기 제 1 유전체 층(205, 305)의 제 2 부분(205U, 305U)에 제 1 금속 영역(212, 312)을 형성하는 단계를 포함하여 구성되며, 상기 제 2 부분(205U, 305U)은 상기 제 1 부분(205L) 위에 위치하고, 상기 제 1 금속 영역(212, 312)은 상기 전기적으로 비기능적인 비아들(213B, 313B) 중 적어도 하나에 연결되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 제 1 유전체 층(205, 305)의 상기 제 2 부분(205U, 305U)에 제 2 금속 영역(212, 312)을 형성하는 단계를 더 포함하고, 상기 제 2 금속 영역(212, 312)은 상기 반도체 디바이스(200, 300)의 반도체 회로 소자(241, 341)에 전기적으로 연결되도록 하나 또는 그 이상의 바이들(213A, 313A)에 연결되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 제 2 금속 영역(212, 312)은 적어도 하나의 전기적으로 비기능적인 비아(213B, 313B)에 연결되도록 형성되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 제 1 유전체 층(305)을 형성하기 이전에 제 2 유전체 층(343)을 형성하는 단계와 그리고 상기 제 2 유전체 층(343)에 전기적으로 비기능적인 더미 금속 영역(303B)을 형성하는 단계를 더 포함하여, 상기 더미 금속 영역(303B)은 상기 비기능적인 비아들(313B) 중 적어도 하나에 연결되도록 위치되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 복수의 비아들(213, 213)과 상기 제 1 금속 영역(212, 312)은, 상기 제 1 부분(205L, 305L) 및 상기 제 2 부분(205U, 305U)을 통해 확장하는 비아 개구들을 수용하도록 상기 제 1 유전체 층(205, 305)을 패터닝하고, 상기 제 2 부분에 상기 제 1 금속 영역(212, 312)에 대응하는 개구를 형성하고, 그리고 공통 제조 프로세스에서 상기 비아 개구들 및 상기 개구를 금속으로 채움으로써 형성되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 복수의 비아들(213, 313)과 상기 제 1 금속 영역(212, 312)은, 상기 제 2 부분(205U, 305U)에 상기 제 1 금속 영역에 대응하는 개구를 수용하도록 상기 제 1 유전체 층(205, 305)을 패터닝하고, 상기 제 1 부분(205L, 305L)을 통해 확장하는 비아 개구들을 형성하고, 그리고 공통 제조 프로세스에서 상기 비아 개구들 및 상기 개구를 금속으로 채움으로써 형성되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 복수의 비아들(213, 312)과 상기 제 1 금속 영역(212, 312)은, 상기 제 1 유전체 층(205, 305)의 상기 제 1 부분(205L, 305L)을 형성하고, 상기 제 1 부분(205L, 305L)에 상기 비아들(212, 312)을 형성하고, 상기 제 1 부분(205L, 305L) 및 상기 비아들(212, 312) 위에 상기 제 1 유전체 층(205, 305)의 상기 제 2 부분(205U, 305U)을 형성하고, 그리고 상기 제 2 부분(205U, 305U)에 상기 제 1 금속 영역(212, 312)을 형성함으로써 형성되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 제 1 금속 영역(212B, 312B)은 상기 제 2 부분(205U, 305U) 내의 측면 확장부들에 대한 설계 치수를 갖는 테스트 영역(220B, 320B)을 나타내며, 상기 설계 치수는 상기 제 2 부분(205U, 305U)에 형성되고 아울러 상기 반도체 디바이스(200, 300)의 반도체 회로 소자들(241, 341)에 전기적으로 연결되는 금속 영역들(212A, 212C, 212D, 312A)의 대응하는 설계 치수보다 더 큰 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    요구된 밀도의 비아들(212, 312)을 얻기 위해 미리 결정된 밀도 기준에 따라 상기 제 1 금속 영역(212, 312) 아래에 비기능적인 비아들(213B, 313B)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제2항에 있어서,
    요구된 밀도의 비아들(212, 312)을 얻기 위해 미리 결정된 밀도 기준에 따라 상기 제 2 금속 영역(212A, 212B) 아래에 비기능적인 비아들(213B, 313B)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 반도체 디바이스(200, 300)로서,
    기판(201, 301) 위에 형성되는 하나 또는 그 이상의 반도체 회로 소자들(241, 341)과; 그리고
    상기 하나 또는 그 이상의 반도체 회로 소자들(241, 341) 위에 형성되는 금속화 층(230, 330)을 포함하여 구성되며, 상기 금속화 층(220, 330)은 제 1 금속 영역(212, 312) 및 상기 제 1 금속 영역(212, 312) 아래에 위치하며 아울러 일단이 상기 제 1 금속 영역(212, 312)에 연결되고 타단이 상기 하나 또는 그 이상의 반도체 회로 소자들(241, 341)로부터 절연된 상태에 있는 하나 또는 그 이상의 더미 비아들(213B, 313B)을 포함하는 것을 특징으로 하는 반도체 디바이스(200, 300).
  12. 제11항에 있어서,
    상기 하나 또는 그 이상의 반도체 회로 소자들(241, 341) 중 적어도 하나에 전기적으로 연결되는 제 2 금속 영역(212, 312) 아래에 위치하는 적어도 하나의 제 2 비아(213A, 313A)를 더 포함하는 것을 특징으로 하는 반도체 디바이스(200, 300).
  13. 제12항에 있어서,
    상기 제 1 금속 영역(212, 312)은 상기 금속화 층(230, 330)에 테스트 영역(220B, 320B)을 나타내고, 상기 테스트 영역은 상기 금속화 층(230, 330)에 형성된 각각의 금속 라인(212A, 212C, 212D)의 표면 면적보다 더 큰 표면 면적을 갖는 것을 특징으로 하는 반도체 디바이스(200, 300).
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