KR20120088175A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자 및 그 제조 방법에서, 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 관통하여 제1 연결 배선을 형성한다. 상기 제1 층간 절연막 상에 식각 저지막 및 제2 층간 절연막을 형성한다. 또한, 상기 제2 층간 절연막 및 식각 저지막을 관통하여, 상기 제1 연결 배선과 전기적으로 접촉하는 제2 연결 배선과, 상기 제2 연결 배선들 사이에 배치되고 전기적으로 고립된 더미 패턴을 형성한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 높은 신뢰성을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근에, 많은 정보를 빠르게 처리하는 반도체 소자가 요구되고 있다. 이로인해, 작은 면적 내에 다층으로 배선들을 형성하고 있다. 상기 다층 배선을 형성하는 과정에서, 외부로 배출되어야 하는 가스들이 배출되지 못하고 막 내에 트랩되는 일이 빈번하게 발생된다. 상기 가스들은 열에 의해 외부로 배출되어야 하지만, 배선 높이가 높아져 가스들의 이동 경로가 길어지고, 반도체 소자에 사용되는 막질이 다양해지면서 상기 가스들이 외부로 배출되기가 매우 어려워지고 있다. 이와같이, 가스들이 배출되지 못하고 상기 막 내에 트랩되어 있게되면, 반도체 소자는 신뢰성이 낮아지게 된다. 상기 반도체 소자의 신뢰성을 높이기 위하여 가스 배출을 위한 열처리 공정 횟수 및 시간을 늘리고 있으나, 이는, 반도체 소자의 제조 시간을 증가시키고 생산 원가를 높이는 원인이 된다.
본 발명의 목적은 높은 신뢰성을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막을 관통하여 제1 연결 배선이 구비된다. 상기 제1 층간 절연막 상에 식각 저지막 패턴 및 제2 층간 절연막이 구비된다. 상기 제2 층간 절연막을 관통하여, 상기 제1 연결 배선과 전기적으로 접촉하는 제2 연결 배선이 구비된다. 또한, 상기 제2 연결 배선들 사이에 배치되고 전기적으로 고립된 더미 패턴이 구비된다.
본 발명의 일 실시예로, 상기 제1 및 제2 연결 배선은 콘택 플러그 및 도전 패턴을 포함할 수 있다.
본 발명의 일 실시예로, 상기 더미 패턴은 더미 콘택 플러그 및 더미 도전 패턴으로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다. 상기 더미 콘택 플러그의 저면은 상기 제1 층간 절연막 상부면과 접촉할 수 있다. 상기 더미 도전 패턴은 상기 더미 콘택 플러그 또는 제2 층간 절연막 상부면과 접촉할 수 있다.
본 발명의 일 실시예로, 상기 제2 연결 배선 및 더미 패턴은 동일한 금속 물질을 포함할 수 있다. 상기 제2 연결 배선 및 더미 패턴은 구리를 포함할 수 있다.
본 발명의 일 실시예로, 상기 더미 패턴은 폴리실리콘 또는 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예로, 상기 식각 저지막 패턴은 SiN, SiC 및 SiCN으로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 상기 더미 패턴은 셀 영역 및 페리 영역을 포함하는 기판 전 영역에 구비될 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 관통하여 제1 연결 배선을 형성한다. 상기 제1 층간 절연막 상에 식각 저지막 및 제2 층간 절연막을 형성한다. 또한, 상기 제2 층간 절연막 및 식각 저지막을 관통하여, 상기 제1 연결 배선과 전기적으로 접촉하는 제2 연결 배선과, 상기 제2 연결 배선들 사이에 배치되고 전기적으로 고립된 더미 패턴을 형성한다.
본 발명의 일 실시예로, 상기 제1 연결 배선을 형성하기 위하여, 상기 제1 층간 절연막의 일부 영역을 식각하여 제1 콘택홀을 형성한다. 상기 제1 콘택홀 내부에 도전 물질을 채워넣어 제1 콘택 플러그를 형성한다. 또한, 상기 제1 콘택 플러그와 접촉하는 제1 도전 패턴을 형성한다.
본 발명의 일 실시예로, 상기 제2 연결 배선과 더미 패턴을 형성하기 위하여, 상기 제2 층간 절연막 및 식각 저지막의 일부 영역을 식각하여, 상기 제1 연결 배선을 노출하는 제2 콘택홀 및 상기 제1 층간 절연막 상부면을 노출하는 더미 콘택홀을 각각 형성한다. 상기 제2 콘택홀 및 더미 콘택홀 내부에 도전 물질을 채워넣어 콘택 플러그 및 더미 콘택 플러그를 형성한다. 또한, 상기 제2 콘택 플러그와 접촉하는 제2 도전 패턴과 상기 더미 콘택 플러그와 접촉하는 더미 도전 패턴을 형성한다.
본 발명의 일 실시예로, 상기 제2 연결 배선과 더미 패턴을 형성하기 위하여, 상기 제2 층간 절연막 및 식각 저지막의 일부 영역을 식각하여, 상기 제1 연결 배선을 노출하는 제2 콘택홀 및 상기 제1 층간 절연막 상부면을 노출하는 더미 콘택홀을 각각 형성한다. 상기 제2 콘택홀 및 더미 콘택홀 내부에 도전 물질을 채워넣어 제2 콘택 플러그 및 더미 콘택 플러그를 형성한다. 또한, 상기 제2 콘택 플러그와 접촉하는 제2 도전 패턴을 형성한다.
본 발명의 일 실시예로, 상기 제2 연결 배선과 더미 패턴을 형성하기 위하여, 상기 제2 층간 절연막 및 식각 저지막의 일부 영역을 식각하여, 상기 제1 연결 배선을 노출하는 제2 콘택홀을 형성한다. 상기 제2 콘택홀 내부에 도전 물질을 채워넣어 제2 콘택 플러그를 형성한다. 또한, 상기 제2 콘택 플러그와 접촉하는 제1 도전 패턴과 상기 제2 층간 절연막 상부면과 접촉하는 더미 도전 패턴을 형성한다.
본 발명의 일 실시예로, 상기 식각 저지막 패턴은 SiN, SiC 및 SiCN으로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 상기 제2 연결 배선 및 더미 패턴은 동일한 물질로 형성할 수 있다. 상기 제2 연결 배선 및 더미 패턴은 구리를 포함할 수 있다.
본 발명의 일 실시예로, 상기 더미 패턴은 셀 영역 및 페리 영역을 포함하는 기판 전 영역에 걸쳐 형성할 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자는 연결 배선 뿐 아니라 상기 연결 배선들 사이에 전기적으로 고립된 형태의 더미 패턴이 더 포함된다. 상기 더미 패턴은 전기적인 연결 배선으로 사용되지 않으면서, 소자 내에 포함되는 수분 및 가스들이 외부로 용이하게 빠져나갈 수 있는 경로로 사용된다. 그러므로, 상기 반도체 소자는 수분 및 가스들이 기판 또는 막 내에 트랩되어 있어서 발생되는 불량이 감소된다. 이로인해 본 발명의 반도체 소자는 높은 신뢰성을 갖는다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 단면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 평면도이다.
도 3 내지 도 7은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 실시예 2에 따른 반도체 소자의 단면도이다.
도 9는 본 발명의 실시예 2에 따른 반도체 소자를 나타내는 평면도이다.
도 10 및 도 11은 도 8에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시예 3에 따른 반도체 소자의 단면도이다.
도 13은 본 발명의 실시예 3에 따른 반도체 소자를 나타내는 평면도이다.
도 14 내지 도 16은 도 12에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 실시예 4에 따른 반도체 소자의 단면도이다.
도 18 내지 도 20은 도 17에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 실시예 5에 따른 반도체 소자의 단면도이다.
도 22 내지 도 24는 도 21에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 단면도이다. 도 2는 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 평면도이다.
도 1을 참조하면, 기판(10) 상에 트랜지스터(12)와 같은 스위칭 소자들이 구비된다. 여기서, 기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN: PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA: Poly Methyl MethAcrylate), 폴리카보네이트(PC: PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다.
상기 트랜지스터(12)와 같은 소자들을 덮는 다층의 층간 절연막들이 기판(10) 상에 배치된다. 각 층의 층간 절연막은 실리콘 산화물로 형성된다. 상기 다층의 층간 절연막들 사이에는 식각 저지막 패턴 또는 확산 방지막 패턴이 구비된다. 또한, 상기 층간 절연막들 내부에는 트랜지스터, 소스 및 드레인 영역을 외부 전원과 전기적으로 연결하기 위한 연결 배선들이 구비된다. 본 실시예에서는 제1 내지 제6 층간 절연막이 구비되는 것으로 설명한다.
구체적으로, 상기 트랜지스터(12)를 덮는 제1 층간 절연막(14)이 구비된다. 상기 제1 층간 절연막(14)에는 기판(10) 표면과 접촉하는 제1 콘택 플러그(18)이 구비된다.
상기 제1 층간 절연막(14) 상에는 제1 도전 패턴(20)이 구비된다. 상기 제1 도전 패턴(20)은 금속 물질 또는 폴리실리콘으로 이루어질 수 있다. 상기 제1 도전 패턴(20)은 반도체 소자에서 실질적으로 연결 배선으로 사용된다. 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22)이 구비된다. 상기 제2 층간 절연막(22)에는 상기 제1 도전 패턴(20)과 전기적으로 접촉하는 제2 콘택 플러그(26)가 구비된다.
상기 제2 층간 절연막(22) 상에 제2 도전 패턴(28)이 구비된다. 상기 제2 도전 패턴(28)은 상기 제1 도전 패턴(20)과 전기적으로 연결되어 반도체 소자에 실질적인 연결 배선으로 사용된다. 상기 제2 도전 패턴(28)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제2 도전 패턴(28)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 몰리브데늄(Mo) 등을 포함할 수 있다. 이들은 단독 또는 2 이상이 적층된 형상을 가질 수 있다. 상기 제2 도전 패턴(28) 사이의 갭 내에는 제3 층간 절연막(30)이 구비된다.
상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에는 제1 식각 저지막 패턴(32)이 구비된다. 상기 제1 식각 저지막 패턴(32)은 예를들어 SiN, SiC, SiCN 등으로 이루어질 수 있다.
상기 제1 식각 저지막 패턴(32)으로 제공되는 물질막들은 상기 물질막을 관통하여 하부막 내에서 탈착된 가스들을 외부로 배출시키기 어렵다. 즉, 상기 제1 식각 저지막 패턴(32)으로 사용되는 물질은 수증기, 수소, 산소, 질소 가스들이 외부로 방출되는 것을 차단하고 상기 가스들의 이동 경로를 변경시켜 기판(10)쪽으로 상기 가스들이 되돌아가도록 한다.
상기 제1 식각 저지막 패턴(32) 상에 제4 층간 절연막(34)이 구비된다. 상기 제4 층간 절연막(34)을 관통하여 상기 제2 도전 패턴(28)과 접촉하는 제3 콘택 플러그(40a)가 구비된다. 또한, 상기 제4 층간 절연막(34)을 관통하여 상기 제3 층간 절연막(30)과 접촉하는 더미 콘택 플러그(40b)가 구비된다.
상기 제3 콘택 플러그(40b)는 상기 제2 도전 패턴과 접촉하고 있으므로, 상기 제3 콘택 플러그의 저면에는 상기 제1 식각 저지막 패턴이 구비되지 않는다. 또한, 상기 더미 콘택 플러그(40b)는 상기 제3 층간 절연막(30)과 접촉하기 때문에, 상기 더미 콘택 플러그(40b)가 형성된 부위에는 상기 제1 식각 저지막 패턴(32)이 형성되어 있지 않다. 이와같이, 상기 제3 콘택 플러그 및 더미 콘택 플러그의 저면에는 제1 식각 저지막 패턴이 구비되지 않으므로, 상기 제3 콘택 플러그 및 더미 콘택 플러그를 통해 상기 수증기, 수소, 산소, 질소 가스들이 막 내에 머무르지 않고 외부로 용이하게 방출될 수 있다.
상기 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)는 동일한 금속 물질로 이루어질 수 있다. 상기 수분 및 가스들을 외부로 용이하게 방출되도록 하기 위하여, 상기 제3 콘택 플러그 및 더미 콘택 플러그는 상기 수분 및 가스들이 용이하게 통과할 수 있는 금속 물질로 형성되는 것이 바람직하다. 일 예로, 상기 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)는 구리, 알루미늄 등을 포함할 수 있다.
상기 더미 콘택 플러그(40b)는 셀 영역 및 페리 영역을 포함하는 기판 전 영역에서 실질적으로 배선으로 사용되는 부위가 아닌 영역에 위치하게 된다. 그러므로, 상기 더미 콘택 플러그(40b)의 수를 증가시킬 수 있으며 이로인해 상기 수분 및 가스들이 방출되는 경로들이 증가될 수 있다. 반도체 소자에 따라, 상기 더미 콘택 플러그(40b)의 개수 및 크기는 조절할 수 있다.
상기 제3 콘택 플러그(40a)는 반도체 소자에서 실질적인 연결 배선으로 사용되지만, 상기 더미 콘택 플러그(40b)는 실질적인 연결 배선으로 사용되지 않는다. 그러므로, 상기 더미 콘택 플러그(40b)는 하부의 배선들과 전기적으로 고립된 형상을 갖는다.
상기 제4 층간 절연막(34) 상에는 상기 제3 콘택 플러그(40a)와 접촉하는 제3 도전 패턴(48a)이 구비된다. 또한, 상기 더미 콘택 플러그(40b)와 접촉하는 더미 도전 패턴(48b)이 구비된다. 상기 더미 도전 패턴(48b)은 반도체 소자에서 실질적인 연결 배선으로 사용되지 않는다. 상기 더미 도전 패턴(48b)은 막 내에 포함되어 있는 가스들이 외부로 배출되는 경로로 사용된다.
상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)은 동일한 금속 물질로 이루어질 수 있다. 상기 수분 및 가스들을 외부로 용이하게 방출되도록 하기 위하여, 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)은 상기 수분 및 가스들이 용이하게 통과할 수 있는 금속 물질로 형성되는 것이 바람직하다. 일 예로, 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)은 구리를 포함할 수 있다.
상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b) 사이에 위치하는 상기 제4 층간 절연막(34) 상에는 제2 식각 저지막 패턴(42)이 구비된다. 상기 제2 식각 저지막 패턴(42)은 예를들어 SiN, SiC, SiCN 등으로 이루어질 수 있다.
상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)과 상기 제4 층간 절연막(48a)사이에는 상기 제2 식각 저지막 패턴(42)이 개재되어 있지 않다. 그러므로, 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b) 부위에서는 상기 제2 식각 저지막 패턴(42)이 수분 또는 가스를 외부로 방출하는 것을 막지 않기 때문에, 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)을 통해 수분 또는 가스들을 외부로 용이하게 방출할 수 있다.
상기 제2 식각 저지막 패턴(42) 상에는 제5 층간 절연막(44)이 구비된다. 상기 제5 층간 절연막(44), 제3 도전 패턴(48a) 및 더미 도전 패턴(48b) 상에 제6 층간 절연막(50)이 구비된다.
상기 반도체 소자의 경우, 상기 제1 및 제2 식각 저지막 패턴(32, 42)이 형성된 부위에서는 각 박막들에 포함되어 있는 가스들 또는 수분들이 외부로 빠져나가지 못하고 방향을 전환하여 기판 방향으로 되돌아가서 막 내에 머무르게 된다. 그러나, 본 실시예의 경우, 상기 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)은 각 박막들에 포함되어 있는 가스 또는 수분들이 외부로 배출되는 추가적인 경로(P1)가 된다. 즉, 상기 제1 및 제2 식각 저지막 패턴(32, 42)이 개재되어 있지 않은 각 층간 절연막들(14, 22, 30, 34, 44, 50), 도전 패턴들(20, 28, 48a), 더미 도전 패턴(48b), 콘택 플러그(18, 26, 40a) 및 더미 콘택 플러그(40b)가 형성된 부위는 상기 가스 또는 수분들이 외부로 배출되는 경로(P1, P2)가 된다.
한편, 상기 수증기, 수소, 산소, 질소 가스와 같은 가스들이 외부로 빠져나가지 못하고 기판 내부 또는 트랜지스터의 게이트 산화막에 트랩되면, 상기 트랜지스터의 전기적인 특성이 달라지는 등의 문제가 발생된다. 이로인해, 반도체 소자의 동작 특성이 불량해지고 신뢰성이 나빠지게 된다. 그러나, 본 실시예에 따른 반도체 소자는 상기 가스 또는 수분이 외부로 방출할 수 있는 경로가 매우 많아서, 상기 가스 또는 수분이 빠르게 외부로 배출될 수 있다. 때문에, 상기 반도체 소자는 우수한 동작 특성을 갖는다.
도 3 내지 도 7은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(10) 상에 트랜지스터(12)와 같은 스위칭 소자를 형성한다. 상기 기판(10) 상에 상기 스위칭 소자를 덮는 제1 층간 절연막(14)을 형성한다. 상기 제1 층간 절연막(14)은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀코팅(spin coating) 방식으로 형성할 수 있다. 상기 제1 층간 절연막(14)은 실리콘 산화물로 형성할 수 있다. 상기 제1 층간 절연막(14)의 일부분을 식각하여 상기 기판(10) 표면을 노출시키는 제1 콘택홀(16)을 형성한다. 상기 제1 콘택홀(16) 내부에 도전막을 채워넣어 제1 콘택 플러그(18)를 형성한다.
상기 제1 층간 절연막(14) 상에 제1 도전막을 형성한다. 상기 제1 도전막은 금속막 또는 폴리실리콘막을 포함할 수 있다. 상기 제1 도전막을 패터닝하여, 상기 제1 콘택 플러그(18)와 전기적으로 연결되는 제1 도전 패턴(20)을 형성한다. 상기 제1 도전 패턴(20)은 상기 제1 콘택 플러그(18)와 연결됨으로써, 반도체 소자에서 실질적인 연결 배선으로 사용된다.
상기 제1 층간 절연막(14) 상에 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22)을 형성한다. 상기 제2 층간 절연막(22)의 일부 영역을 식각하여 상기 제1 도전 패턴(20)의 상부 표면을 노출하는 제2 콘택홀(24)을 형성한다. 상기 제2 콘택홀(24) 내부에 도전 물질을 채워넣어 제2 콘택 플러그(26)를 형성한다. 상기 제2 콘택 플러그(26)는 금속 물질 또는 폴리실리콘을 포함할 수 있다.
상기 제2 층간 절연막(22) 및 제2 콘택 플러그(26) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 금속막 또는 폴리실리콘막을 포함할 수 있다. 상기 제2 도전막을 패터닝하여, 상기 제2 콘택 플러그(26)와 전기적으로 연결되는 제2 도전 패턴(28)을 형성한다. 상기 제2 도전 패턴(28) 사이의 갭을 채우도록 제3 층간 절연막(30)을 형성한다.
도 4를 참조하면, 상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에 제1 식각 저지막(도시안함)을 형성한다. 상기 제1 식각 저지막은 SiN, SiC, SiCN 등의 물질을 증착하여 형성할 수 있다. 상기 제1 식각 저지막 상에 제4 층간 절연막(34)을 형성한다.
상기 제4 층간 절연막(34) 상부에 제1 포토레지스트 패턴(36)을 형성한다. 이후, 상기 제1 포토레지스트 패턴(36)을 식각 마스크로 이용하여 제4 층간 절연막(34) 및 제1 식각 저지막을 식각한다. 이로써, 상기 제4 층간 절연막(34)에 제3 콘택홀(38a) 및 더미 콘택홀(38b)을 형성한다. 상기 제3 콘택홀(38a) 및 더미 콘택홀(38b)은 1회의 식각 공정을 통해 함께 형성된다. 이와같이, 상기 더미 콘택홀(38b)을 형성하기 위한 별도의 추가 공정이 요구되지 않는다. 상기 식각 공정에 의해, 상기 제3 콘택홀(38a) 및 더미 콘택홀(38b) 저면에는 제1 식각 저지막이 제거됨으로써, 제1 식각 저지막 패턴(32)이 형성된다.
상기 제3 콘택홀(38a)은 상기 제2 도전 패턴(28)의 상부면이 노출되도록 형성된다. 또한, 상기 더미 콘택홀(38b)은 상기 제3 콘택홀(38a) 사이의 빈 공간에 배치되고, 상기 제3 층간 절연막(30)의 상부면이 노출되도록 형성된다. 상기 더미 콘택홀(38b)은 셀 영역 및 페리 영역을 포함하는 기판의 전 영역에서, 제3 콘택홀(38a)이 형성되지 않는 빈 공간에 형성될 수 있다.
상기 제3 콘택홀(38a) 및 더미 콘택홀(38b)을 형성한 다음에, 상기 제1 포토레지스트 패턴을 제거한다.
도 5를 참조하면, 상기 제3 콘택홀(38a) 및 더미 콘택홀(38b) 상에 제1 베리어 금속막(도시안함)을 형성한다. 제1 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등으로 형성할 수 있다. 상기 제1 베리어 금속막이 형성되어 있는 제3 콘택홀(38a) 및 더미 콘택홀(38b) 내부에 도전성 금속막(도시안함)을 형성한다. 상기 금속막은 수분 또는 가스들이 용이하게 통과할 수 있는 금속 물질을 증착시켜 형성할 수 있다. 상기 금속막은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 금속막은 스퍼터링(Sputtering)법으로 형성한 후 리플로우(reflow)하는 방법, CVD(Chemical Vapor Deposition)법으로 형성하는 방법, 전기도금법(Electroplating) 중에서 선택된 어느 하나의 방법을 이용하여 형성할 수 있다. 본 실시예의 경우, 상기 금속막은 전기도금법에 의해 형성된 구리막이다.
상기 금속막 및 제1 베리어 금속막을 화학기계적 평탄화(CMP: Chemical Mechanical Planarization)하여 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)를 형성한다. 설명한 것과 같이, 상기 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)는 금속막 형성 및 평탄화를 통해 함께 형성된다. 그러므로, 상기 더미 콘택 플러그(40b)를 형성하기 위한 별도의 추가 공정이 요구되지 않는다.
도 6을 참조하면, 상기 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)를 포함하는 제4 층간 절연막(34) 상에 제2 식각 저지막(도시안됨)을 형성한다. 상기 제2 식각 저지막은 SiN, SiC, SiCN 등을 증착하여 형성할 수 있다. 상기 제2 식각 저지막 상에 제5 층간 절연막(44)을 형성한다.
상기 제5 층간 절연막(44) 상부에 제2 포토레지스트 패턴(도시안됨)을 형성한다. 이후, 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제5 절연막(44) 및 제2 식각 저지막을 식각함으로써, 제3 트렌치(46a) 및 더미 트렌치(46b)를 형성한다. 상기 제3 트렌치(46a) 및 더미 트렌치(46b)는 1회의 식각 공정을 통해 함께 형성된다. 그러므로, 상기 더미 트렌치(46b)를 형성하기 위한 별도의 추가 공정이 요구되지 않는다. 상기 식각 공정에 의해, 상기 제3 트렌치(46a) 및 더미 트렌치(46b)의 저면에는 제2 식각 저지막이 제거됨으로써, 제2 식각 저지막 패턴(42)이 형성된다.
상기 제3 트렌치(46a)의 저면에는 상기 제3 콘택 플러그(40a)의 상부면이 노출된다. 그러나, 상기 더미 트렌치(46b)의 저면에는 상기 제4 층간 절연막(34) 또는 더미 콘택 플러그(40b)의 상부면이 노출된다.
상기 제3 트렌치(46a) 및 더미 트렌치(46b) 내부면에 베리어 금속막(도시안됨)을 형성한다. 상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등으로 형성할 수 있다. 상기 베리어 금속막이 형성되어 있는 상기 제3 트렌치(46a) 및 더미 트렌치(46b) 내부에 도전성 금속막(도시안딤)을 형성한다. 상기 금속막은 수분 또는 가스들이 용이하게 통과할 수 있는 금속 물질을 증착시켜 형성할 수 있다. 예를들어, 상기 금속막은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 몰리브데늄(Mo)등의 물질을 포함할 수 있다. 이들은 단독 또는 2 이상을 적층시켜 사용할 수 있다. 본 실시예에서, 상기 금속막은 전기도금법에 의해 형성된 구리막이다.
상기 금속막 및 베리어 금속막을 화학기계적 평탄화(CMP: Chemical Mechanical Planarization)하여 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)을 형성한다. 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)은 금속막 형성 및 평탄화를 통해 함께 형성된다. 그러므로, 상기 더미 도전 패턴(48b)을 형성하기 위한 별도의 추가 공정이 요구되지 않는다.
상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)을 형성하기 위한 증착 공정 및 패터닝 공정은 고온에서 공정이 진행된다. 상기 고온에서 공정들이 진행될 때, 하부막에 포함되어 있는 수증기, 수소, 산소, 질소 가스와 같은 가스들은 열에 의해 외부로 빠져나가게 된다. 특히, 상기 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)에 의해, 상기 수분 및 가스들이 빠져나가는 경로가 매우 증가되므로, 상기 수분 및 가스들이 하부막 내에서 빠르게 제거될 수 있다. 또한, 상기 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)이 구비됨으로써, 상기 수분 및 가스들을 제거하기 위한 추가적인 열처리 공정을 수행하지 않아도 된다.
도 7을 참조하면, 상기 제3 도전 패턴(48a 및 더미 도전 패턴(48b)이 형성된 상기 제5 층간 절연막(44) 상에 제6 층간 절연막(50)을 형성한다.
도시하지는 않았지만, 상기 제5 층간 절연막 상에 추가적으로 콘택 플러그 및 도전 패턴을 포함하는 연결 배선과, 더미 콘택 플러그 및 더미 도전 패턴을 포함하는 더미 패턴을 반복 적층시킬 수 있다.
본 실시예에 따른 반도체 소자는 전기적 신호 전달을 위한 연결 배선으로 사용되는 콘택 플러그들(18, 26, 40a) 및 도전 패턴들(20, 28, 48a) 뿐 아니라, 전기적 신호 전달을 하지 않는 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)이 구비된다. 상기 콘택 플러그들(18, 26, 40a), 도전 패턴들(20, 28, 48a), 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)이 형성된 부위의 층간 절연막들 사이에는 식각 저지막 패턴들(32, 42)이 구비되지 않는다. 그러므로, 반도체 소자를 제조하기 위한 공정들 중에서 고온을 수반하는 공정들을 수행할 때, 상기 콘택 플러그들(18, 26, 40a), 도전 패턴들(20, 28, 48a), 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)이 형성된 부위에서는 상기 수증기, 수소, 산소, 질소 가스들이 외부로 용이하게 방출된다. 상기 고온을 수반하는 공정은 증착 공정, 열처리 공정, 활성화 공정 등을 들 수 있다. 특히, 상기 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)이 기판 전 영역에 걸쳐 배치되어 있어 상기 가스들이 방출되는 경로(P1)가 매우 증가된다. 상기 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)에 의해 가스들이 방출되는 경로(P1)가 증가됨으로써, 상기 가스들이 용이하게 외부로 방출될 수 있다.
상기 더미 콘택 플러그(40b) 및 더미 도전 패턴(48b)은 별도의 추가적인 공정없이 반도체 소자의 연결 배선을 형성하는 공정에서 함께 형성할 수 있다.
실시예 2
도 8은 본 발명의 실시예 2에 따른 반도체 소자의 단면도이다. 도 9는 본 발명의 실시예 2에 따른 반도체 소자를 나타내는 평면도이다.
도 8 및 9를 참조하면, 기판(10) 상에 트랜지스터(12)와 같은 스위칭 소자가 구비된다. 기판(10) 상에 상기 트랜지스터(12)를 덮는 제1 층간 절연막(14)이 구비된다. 상기 제1 층간 절연막(14)에는 기판(10) 표면과 접촉하는 제1 콘택 플러그(18)가 구비된다. 상기 제1 층간 절연막(14) 상에는 제1 도전 패턴(20)이 구비된다. 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22)이 구비된다. 상기 제2 층간 절연막(22)에는 상기 제1 도전 패턴(20)과 전기적으로 접촉하는 제2 콘택 플러그(26)가 구비된다. 상기 제2 층간 절연막(22) 상에 제2 도전 패턴(28)이 구비된다. 상기 제2 도전 패턴(28)은 상기 제1 도전 패턴(20)과 전기적으로 연결되어 반도체 소자에 실질적인 연결 배선으로 사용된다. 상기 제2 도전 패턴(28)은 금속 물질을 포함할 수 있다. 일 예로, 상기 제2 도전 패턴(28)은 텅스텐 또는 구리를 포함할 수 있다. 상기 제2 도전 패턴(28) 사이에는 제3 층간 절연막(30)이 구비된다.
상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에는 제1 식각 저지막 패턴(32)이 구비된다. 상기 제1 식각 저지막 패턴(32) 상에는 제4 층간 절연막(34)이 구비된다.
상기 제4 층간 절연막(34)을 관통하여 상기 제2 도전 패턴(28)과 접촉하는 제3 콘택 플러그(40a)가 구비된다. 또한, 상기 제4 층간 절연막(34)을 관통하여 상기 제3 층간 절연막(30)과 접촉하는 더미 콘택 플러그(40b)가 구비된다.
상기 더미 콘택 플러그(40b)는 상기 제3 층간 절연막(30)과 접촉하기 때문에, 상기 더미 콘택 플러그(40b)가 형성된 부위에는 상기 제1 식각 저지막 패턴(32)이 형성되어 있지 않다. 그러므로, 상기 더미 콘택 플러그(40b)는 반도체 제조 공정 중에 사용되는 수분 또는 가스들이 막 내에 머물지 않고 외부로 빠르게 빠져나갈 수 있도록 하는 경로로 제공될 수 있다. 상기 더미 콘택 플러그(40b)는 반도체 소자를 이루는 기판 전 영역에서 실질적으로 배선으로 사용되는 부위가 아닌 영역에 위치하게 된다. 상기 더미 콘택 플러그(40b)는 셀 영역 및 페리 영역에 구비될 수 있다. 또한, 상기 더미 콘택 플러그(40b)의 개수 및 크기는 조절할 수 있다.
상기 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)는 동일한 금속 물질로 이루어질 수 있다. 상기 수분 및 가스들을 외부로 용이하게 방출되도록 하기 위하여, 상기 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)는 상기 수분 및 가스들이 용이하게 통과할 수 있는 금속 물질로 형성되는 것이 바람직하다. 일 예로, 상기 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)는 구리, 알루미늄 등을 포함할 수 있다.
상기 제3 콘택 플러그(40a)는 반도체 소자에서 실질적인 연결 배선으로 사용하지만, 상기 더미 콘택 플러그(40b)는 실질적인 연결 배선으로 사용하지 않는다. 그러므로, 상기 더미 콘택 플러그(40b)는 하부의 배선들과 전기적으로 고립된 형상을 갖는다.
상기 제4 층간 절연막(34) 상에는 상기 제3 콘택 플러그(40a)와 접촉하는 제3 도전 패턴(48)이 구비된다. 상기 제3 도전 패턴(48)이 형성된 제4 층간 절연막(34) 상에는 상기 제3 도전 패턴(48)을 덮는 제5 층간 절연막(54)이 구비된다. 도시하지는 않았지만, 상기 제3 도전 패턴들 사이에 위치하는 상기 제4 층간 절연막 상에 제2 식각 저지막 패턴이 더 구비될 수도 있다.
상기 반도체 소자에서, 더미 콘택 플러그는 각 박막들에 포함되어 있는 가스 또는 수분들이 외부로 배출되는 추가적인 경로가 된다. 그러므로, 상기 가스 또는 수분들이 외부로 배출되는 경로가 증가되어 하부 박막에 트랩되어 있는 상기 가스 또는 수분들이 용이하게 배출된다.
도 10 및 도 11은 도 8에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 기판(10) 상에 스위칭 소자를 형성하고, 상기 스위칭 소자를 덮는 제1 층간 절연막(14)을 형성한다. 상기 제1 층간 절연막(14) 내에 제1 콘택 플러그(18)를 형성한다. 상기 제1 층간 절연막(14) 상에는 상기 제1 콘택 플러그(18)와 전기적으로 연결되는 제1 도전 패턴(20)을 형성한다.
상기 제1 층간 절연막(14) 상에 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22) 및 제2 콘택 플러그(26)를 형성한다. 상기 제2 층간 절연막(22) 상에 상기 제2 콘택 플러그(26)와 전기적으로 연결되는 제2 도전 패턴(28)을 형성한다. 상기 제2 도전 패턴(28) 사이의 갭을 채우도록 제3 층간 절연막(30)을 형성한다.
상기 각 층간 절연막 및 연결 배선을 형성하는 공정들은 도 3을 참조로 설명한 것과 동일하다. 상기 공정들을 수행하면, 도 3에 도시된 구조가 형성된다.
다음에, 상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에 제1 식각 저지막(도시안됨)을 형성한다. 상기 제1 식각 저지막 상에 제4 층간 절연막(34)을 형성한다. 상기 제4 층간 절연막(34) 상부에 제1 포토레지스트 패턴을 형성한다. 이후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 제4 층간 절연막(34) 및 제1 식각 저지막을 식각한다. 이로써, 상기 제4 층간 절연막(34)에 제3 콘택홀(38a) 및 더미 콘택홀(38b)을 형성한다.
상기 제3 콘택홀(38a)은 상기 제2 도전 패턴(28)의 상부면이 노출되도록 형성된다. 또한, 상기 더미 콘택홀(38b)은 상기 제3 콘택홀(38a) 사이의 빈 공간에 배치되고, 상기 제3 층간 절연막(30)의 상부면이 노출되도록 형성된다. 상기 더미 콘택홀(38b)은 셀 영역 및 페리 영역을 포함하는 기판 전 영역에서, 제3 콘택홀(38a)이 형성되지 않는 빈 공간에 형성될 수 있다.
상기 제3 콘택홀(38a) 및 더미 콘택홀(38b)은 1회의 식각 공정을 통해 함께 형성된다. 그러므로, 상기 더미 콘택홀(38b)을 형성하기 위한 별도의 추가 공정이 요구되지 않는다. 상기 식각 공정에 의해, 상기 제3 콘택홀(38a) 및 더미 콘택홀(38b) 저면에는 제1 식각 저지막이 구비되지 않는다. 이로써, 제1 식각 저지막은 제1 식각 저지막 패턴(32)이 된다. 상기 제3 콘택홀(38a) 및 더미 콘택홀(38b)을 형성한 다음, 상기 제1 포토레지스트 패턴을 제거한다.
상기 제3 콘택홀(38a) 및 더미 콘택홀(38b) 상에 베리어 금속막을 형성한다. 상기 베리어 금속막이 형성되어 있는 제3 콘택홀(38a) 및 더미 콘택홀(38a) 내부에 도전성 금속막을 형성한다. 상기 금속막은 수분 또는 가스들이 용이하게 통과할 수 있는 금속 물질을 증착시켜 형성할 수 있다. 상기 금속막은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 본 실시예의 경우, 상기 금속막은 전기도금법에 의해 형성된 구리막이다.
상기 금속막 및 베리어 금속막을 화학기계적 평탄화(CMP: Chemical Mechanical Planarization)하여 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)를 형성한다. 설명한 것과 같이, 상기 제3 콘택 플러그(40a) 및 더미 콘택 플러그(40b)는 금속막 형성 및 평탄화를 통해 함께 형성된다. 그러므로, 상기 더미 콘택 플러그(40b)를 형성하기 위한 별도의 추가 공정이 요구되지 않는다.
도 11을 참조하면, 상기 제4 층간 절연막(34) 상에 상기 제3 콘택 플러그(40a)와 전기적으로 연결되는 제3 도전 패턴(48)을 형성한다. 본 실시예에서, 상기 더미 콘택 플러그(40b) 상에는 도전 패턴이 형성되지 않는다.
상기 제3 도전 패턴(48)은 도전막을 형성한 후 이를 패터닝함으로써 형성할 수 있다. 이와는 달리, 상기 제3 도전 패턴(48)은 홈을 포함하는 몰드막 패턴을 형성하고, 상기 홈 내부에 도전막을 채워 넣는 다마신 방식으로 형성할 수도 있다. 도시하지는 않았지만, 상기 제3 도전 패턴(48) 사이에 위치하는 제4 층간 절연막(34) 상에 추가적으로 제2 식각 저지막 패턴을 형성하는 공정이 수행될 수도 있다.
이 후, 도 8에 도시된 것과 같이, 상기 제4 층간 절연막(34) 상에 상기 제3 도전 패턴(48)을 덮는 제5 층간 절연막(54)을 형성한다.
본 실시예에 따른 반도체 소자는 전기적 신호 전달을 위한 연결 배선으로 사용되는 콘택 플러그들(18, 26, 40a) 및 도전 패턴들(20, 28, 48) 뿐 아니라, 전기적 신호 전달을 하지 않는 더미 콘택 플러그(40b)가 구비된다. 그러므로, 상기 더미 콘택 플러그를 통해 막 내에 트랩되어 있는 수증기, 수소, 산소, 질소 가스들이 외부로 용이하게 방출된다. 그러므로, 상기 반도체 소자 내에 상기 수분 또는 가스들이 트랩되어 있음으로써 발생되는 불량이 감소된다.
실시예 3
도 12는 본 발명의 실시예 3에 따른 반도체 소자의 단면도이다. 도 13은 본 발명의 실시예 3에 따른 반도체 소자를 나타내는 평면도이다.
도 12 및 도 13을 참조하면, 기판(10) 상에 트랜지스터(12)와 같은 스위칭 소자가 구비된다. 상기 트랜지스터(12)를 덮는 제1 층간 절연막(14)이 구비된다. 상기 제1 층간 절연막(14)에는 기판(10) 표면과 접촉하는 제1 콘택 플러그(18)가 구비된다. 상기 제1 층간 절연막(14) 상에는 제1 콘택 플러그(18)와 연결되는 제1 도전 패턴(20)이 구비된다. 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22)이 구비된다. 상기 제2 층간 절연막(22)에는 상기 제1 도전 패턴(20)과 전기적으로 접촉하는 제2 콘택 플러그(26)가 구비된다.
상기 제2 층간 절연막(22) 상에 제2 도전 패턴(28)이 구비된다. 상기 제2 도전 패턴(28) 사이에는 제3 층간 절연막(30)이 구비된다. 상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에는 제1 식각 저지막 패턴(32)이 구비된다. 상기 제1 식각 저지막 패턴(32) 상에 제4 층간 절연막(34)이 구비된다.
상기 제4 층간 절연막(34)을 관통하여 상기 제2 도전 패턴(28)과 접촉하는 제3 콘택 플러그(40a)가 구비된다. 상기 제3 콘택 플러그(40a)는 반도체 소자에서 실질적인 연결 배선으로 사용된다.
상기 제4 층간 절연막(34) 상에는 상기 제3 콘택 플러그(40a)와 접촉하는 제3 도전 패턴(48a)이 구비된다. 또한, 상기 제4 층간 절연막(34)의 상부면과 접촉하는 더미 도전 패턴(48b)이 구비된다. 상기 더미 도전 패턴(48b)은 반도체 소자에서 실질적인 연결 배선으로 사용되지 않는다. 상기 더미 도전 패턴(48b)은 막 내에 포함되어 있는 가스들이 외부로 배출될 수 있도록 하기 위하여 제공된다.
상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)은 동일한 금속 물질로 이루어질 수 있다. 일 예로, 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)은 수분 또는 가스들이 용이하게 통과할 수 있는 금속 물질을 포함할 수 있다. 상기 금속 물질은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)등을 들 수 있다.
상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b) 사이에 위치하는 상기 제4 층간 절연막(34) 상에는 제2 식각 저지막 패턴(42)이 구비된다. 상기 제2 식각 저지막 패턴(42) 상에는 제5 층간 절연막(44)이 구비된다.
상기 제5 층간 절연막(44) 상에는 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)을 덮는 제6 층간 절연막(50)이 구비된다.
상기 반도체 소자의 경우, 더미 도전 패턴(48b)이 각 박막들에 포함되어 있는 가스 또는 수분들이 외부로 배출되는 경로가 된다. 그러므로, 상기 가스 또는 수분들이 외부로 배출되는 경로가 증가되어 하부 박막에 트랩되어 있는 상기 가스들이 용이하게 배출된다.
도 14 내지 도 16은 도 12에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 기판(10) 상에 제1 층간 절연막(14) 및 제1 콘택 플러그(18)를 형성한다. 상기 제1 층간 절연막(14) 상에 상기 제1 콘택 플러그(18)와 전기적으로 연결되는 제1 도전 패턴(20)을 형성한다. 상기 제1 층간 절연막(14) 상에 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22) 및 제2 콘택 플러그(26)를 형성한다. 상기 제2 층간 절연막(22) 상에 상기 제2 콘택 플러그(26)와 전기적으로 연결되는 제2 도전 패턴(28)을 형성한다. 상기 제2 도전 패턴(28) 사이의 갭을 채우도록 제3 층간 절연막(30)을 형성한다. 상기 설명한 공정은 도 3을 참조로 설명한 것과 동일하다.
다음에, 상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에 제1 식각 저지막을 형성한다. 상기 제1 식각 저지막 상에 제4 층간 절연막(34)을 형성한다.
상기 제4 층간 절연막(34) 상부에 제1 포토레지스트 패턴(52)을 형성한다. 이후, 상기 제1 포토레지스트 패턴(52)을 식각 마스크로 이용하여 제4 층간 절연막(34) 및 제1 식각 저지막을 식각한다. 이로써, 상기 제4 층간 절연막(34)을 관통하여 상기 제2 도전 패턴(28)을 노출하는 제3 콘택홀(38a)을 형성한다. 상기 제3 콘택홀(38a)을 형성한 다음에, 상기 제1 포토레지스트 패턴(52)을 제거한다.
도 15를 참조하면, 상기 제3 콘택홀(38a) 내부면에 베리어 금속막을 형성한다. 상기 베리어 금속막이 형성되어 있는 제3 콘택홀(38a) 내부에 도전성 금속막을 형성한다. 상기 금속막 및 베리어 금속막을 화학기계적 평탄화(CMP: Chemical Mechanical Planarization)하여 제3 콘택 플러그(40a)를 형성한다.
도 16을 참조하면, 상기 제4 층간 절연막(34) 상에 제2 식각 저지막을 형성한다. 상기 제2 식각 저지막 상에 제5 층간 절연막(44)을 형성한다.
상기 제5 층간 절연막(44) 상부에 제2 포토레지스트 패턴을 형성한다. 이후, 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제5 층간 절연막(44) 및 제2 식각 저지막을 식각하여 제3 트렌치(46a) 및 더미 트렌치(46b)를 형성한다. 상기 제3 트렌치(46a) 및 더미 트렌치(46b)는 1회의 식각 공정을 통해 함께 형성된다. 상기 식각 공정에 의해, 상기 제3 트렌치(46a) 및 더미 트렌치(46b)의 저면에는 제2 식각 저지막이 제거됨으로써, 제2 식각 저지막 패턴(42)이 형성된다. 상기 제3 트렌치(46a)의 저면에는 상기 제3 콘택 플러그(40a)의 상부면이 노출된다. 그러나, 상기 더미 트렌치(46b)의 저면에는 상기 제4 층간 절연막(34)의 상부면이 노출된다.
상기 제3 트렌치(46a) 및 더미 트렌치(46b) 내벽에 베리어 금속막을 형성한다. 상기 베리어 금속막이 형성되어 있는 상기 제3 트렌치(46a) 및 더미 트렌치(46b) 내부에 도전성 금속막을 형성한다. 상기 금속막은 수분 또는 가스들이 용이하게 통과할 수 있는 금속 물질을 증착시켜 형성할 수 있다. 상기 금속막은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 몰리브데늄(Mo)등으로 형성할 수 있다.
상기 금속막 및 베리어 금속막을 화학기계적 평탄화(CMP: Chemical Mechanical Planarization)하여 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)을 형성한다. 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)은 금속막 형성 및 평탄화를 통해 함께 형성된다. 그러므로, 상기 더미 도전 패턴(48b)을 형성하기 위한 별도의 추가 공정이 요구되지 않는다.
이 후, 도 12에 도시된 것과 같이, 상기 제5 층간 절연막(44) 상에 상기 제3 도전 패턴(48a) 및 더미 도전 패턴(48b)을 덮는 제6 층간 절연막(50)을 형성한다.
실시예 4
도 17은 본 발명의 실시예 4에 따른 반도체 소자의 단면도이다.
도 17을 참조하면, 기판(10) 상에 트랜지스터(12)와 같은 스위칭 소자가 구비된다. 상기 트랜지스터(12)를 덮는 제1 층간 절연막(14)이 구비된다. 상기 제1 층간 절연막(14)에는 기판(10) 표면과 접촉하는 제1 콘택 플러그(18)가 구비된다. 상기 제1 층간 절연막(14) 상에는 제1 콘택 플러그(18)와 연결되는 제1 도전 패턴(20)이 구비된다. 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22)이 구비된다. 상기 제2 층간 절연막(22)에는 상기 제1 도전 패턴(20)과 전기적으로 접촉하는 제2 콘택 플러그(26)가 구비된다. 상기 제2 층간 절연막(22) 상에 제2 도전 패턴(28)이 구비된다. 상기 제2 도전 패턴(28) 사이에는 제3 층간 절연막(30)이 구비된다.
상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에는 제1 식각 저지막 패턴(60a)이 구비된다. 상기 제1 식각 저지막 패턴(60a) 상에 제4 층간 절연막(34)이 구비된다. 상기 제4 층간 절연막(34)을 관통하여 상기 제2 도전 패턴(28)과 접촉하는 제3 콘택 플러그(40a)가 구비된다. 상기 제3 콘택 플러그(40a)는 반도체 소자에서 실질적인 연결 배선으로 사용된다.
상기 제3 콘택 플러그(40a)의 저면 부위에는 상기 제1 식각 저지막 패턴(60a)이 구비되지 않는다. 또한, 상기 제1 식각 저지막 패턴(60a)은 상기 제3 콘택 플러그(40a) 사이의 제3 층간 절연막(30)의 일부분에도 구비되지 않는다. 그러므로, 상기 제3 콘택 플러그(40a) 사이에서 상기 제1 식각 저지막 패턴(60a)이 구비되지 않는 부위는 상기 제3 층간 절연막(30)과 제4 층간 절연막(34)이 직접 접촉된다. 상기 제1 식각 저지막 패턴(60a)이 구비되지 않은 부위는 가스 또는 수분들이 외부로 배출되는 경로가 된다.
상기 제4 층간 절연막(34) 및 제3 콘택 플러그(40a) 상에는 제2 식각 저지막 패턴(62a)이 구비된다. 상기 제2 식각 저지막 패턴(62a) 상에 제5 층간 절연막(44)이 구비된다. 상기 제5 층간 절연막(44)을 관통하여 상기 제3콘택 플러그(40a)와 접촉하는 제3 도전 패턴(48a)이 구비된다.
상기 제3 도전 패턴(48a)이 형성된 부위에는 상기 제2 식각 저지막 패턴(62a)이 구비되지 않는다. 또한, 상기 제2 식각 저지막 패턴(62a)은 상기 제3 도전 패턴(48a) 사이의 제4 층간 절연막(34)의 일부 영역 상에도 구비되지 않는다. 그러므로, 상기 제3 도전 패턴(48a) 사이에서 상기 제2 식각 저지막 패턴(62a)이 구비되지 않는 부위는 상기 제4 층간 절연막(34)과 제5 층간 절연막(44)이 직접 접촉된다. 이 경우, 상기 제2 식각 저지막 패턴(62a) 사이의 갭 내에 채워지는 제5 층간 절연막(44)은 가스 또는 수분들을 외부로 배출시키는 더미 패턴의 기능을 한다. 상기 제5 층간 절연막(44)은 실리콘 산화물을 포함할 수 있다. 설명한 것과 같이, 상기 제2 식각 저지막 패턴(62a)이 구비되지 않은 부위는 가스 또는 수분들이 외부로 배출되는 경로가 된다.
상기 제5 층간 절연막(44) 상에는 상기 제3 도전 패턴(48a)을 덮는 제6 층간 절연막(50)이 구비된다.
상기 반도체 소자의 경우, 상, 하부 층간 절연막들 사이의 일부 영역에 상기 제1 및 제2 식각 저지막 패턴이 개재되어 있지 않다. 따라서, 상기 제1 및 제2 식각 저지막 패턴이 개재되지 않고, 실리콘 산화물로만 접촉되어 있으므로 상기 부위가 가스 또는 수분의 배출 경로가 된다. 그러므로, 상기 가스 또는 수분들이 외부로 배출되는 경로가 증가되어 하부 박막에 트랩되어 있는 상기 가스들이 용이하게 배출된다.
도 18 내지 도 20은 도 17에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18을 참조하면, 기판(10) 상에 제1 층간 절연막(14) 및 제1 콘택 플러그(18)를 형성한다. 상기 제1 층간 절연막(14) 상에 상기 제1 콘택 플러그(18)와 전기적으로 연결되는 제1 도전 패턴(20)을 형성한다. 상기 제1 층간 절연막(14) 상에 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22) 및 제2 콘택 플러그(26)를 형성한다. 상기 제2 층간 절연막(22) 상에 상기 제2 콘택 플러그(26)와 전기적으로 연결되는 제2 도전 패턴(28)을 형성한다. 상기 제2 도전 패턴(28) 사이의 갭을 채우도록 제3 층간 절연막(30)을 형성한다. 상기 설명한 공정은 도 3을 참조로 설명한 것과 동일하다.
다음에, 상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에 제1 식각 저지막을 형성한다. 상기 제1 식각 저지막을 패터닝하여 예비 제1 식각 저지막 패턴(60)을 형성한다. 상기 예비 제1 식각 저지막 패턴(60)은 상기 제2 도전 패턴(28) 사이의 상기 제3 층간 절연막(30) 상부면의 일부를 노출하도록 형성된다.
상기 예비 제1 식각 저지막 패턴(60) 및 제3 층간 절연막(30) 상에 제4 층간 절연막(34)을 형성한다.
도 19를 참조하면, 상기 제4 층간 절연막(34) 상부에 제1 포토레지스트 패턴을 형성한다. 이후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 제4 층간 절연막(34) 및 예비 제1 식각 저지막 패턴(60)을 식각한다. 이로써, 상기 제4 층간 절연막(34)을 관통하여 상기 제2 도전 패턴(28)을 노출하는 제3 콘택홀을 형성한다. 또한, 상기 제3 콘택홀을 형성함으로써, 제1 식각 저지막 패턴(60a)이 형성된다. 상기 제3 콘택홀을 형성한 다음에, 상기 포토레지스트 패턴을 제거한다.
상기 제3 콘택홀(38a) 내부면에 베리어 금속막을 형성한다. 상기 베리어 금속막이 형성되어 있는 제3 콘택홀(38a) 내부에 도전성 금속막을 형성한다. 상기 금속막 및 베리어 금속막을 화학기계적 평탄화(CMP: Chemical Mechanical Planarization)하여 제3 콘택 플러그(40a)를 형성한다.
상기 제4 층간 절연막(34) 상에 제2 식각 저지막을 형성한다. 상기 제2 식각 저지막을 패터닝하여 예비 제2 식각 저지막 패턴(62)을 형성한다. 상기 예비 제2 식각 저지막 패턴(62)은 상기 제3 콘택 플러그(40a) 사이의 상기 제4 층간 절연막(34) 상부면의 일부를 노출하도록 형성된다.
도 20을 참조하면, 상기 예비 제2 식각 저지막 패턴(62) 상에 제5 층간 절연막(44)을 형성한다. 상기 제5 층간 절연막(44) 상부에 제2 포토레지스트 패턴을 형성한다. 이후, 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제5 층간 절연막(44) 및 제2 식각 저지막을 식각하여 제3 트렌치(46a) 를 형성한다. 상기 제3 트렌치의 저면에는 상기 제3 콘택 플러그(40a)의 상부면이 노출된다. 상기 식각 공정에 의해, 상기 제3 트렌치(46a)의 저면에는 제2 식각 저지막이 제거됨으로써, 제2 식각 저지막 패턴(42)이 형성된다. 상기 제2 식각 저지막 패턴(42) 사이의 갭 내에 채워지는 상기 제5 층간 절연막(44)은 더미 패턴으로 제공된다.
상기 제3 트렌치(46a) 내부면에 베리어 금속막을 형성한다. 상기 베리어 금속막이 형성되어 있는 상기 제3 트렌치(46a) 내부에 도전성 금속막을 형성한다. 상기 금속막 및 베리어 금속막을 화학기계적 평탄화(CMP: Chemical Mechanical Planarization)하여 제3 도전 패턴(48a)을 형성한다.
이 후, 상기 제5 층간 절연막(44) 상에 상기 제3 도전 패턴(48a)을 덮는 제6 층간 절연막(50)을 형성한다.
실시예 5
도 21은 본 발명의 실시예 5에 따른 반도체 소자의 단면도이다.
도 21을 참조하면, 기판(10) 상에 트랜지스터(12)와 같은 스위칭 소자가 구비된다. 상기 트랜지스터(12)를 덮는 제1 층간 절연막(14)이 구비된다. 상기 제1 층간 절연막(14)에는 기판(10) 표면과 접촉하는 제1 콘택 플러그(18)가 구비된다. 상기 제1 층간 절연막(14) 상에는 제1 콘택 플러그(18)와 연결되는 제1 도전 패턴(20)이 구비된다. 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22)이 구비된다. 상기 제2 층간 절연막(22)에는 상기 제1 도전 패턴(20)과 전기적으로 접촉하는 제2 콘택 플러그(26)가 구비된다.
상기 제2 층간 절연막(22) 상에 제2 도전 패턴(28)이 구비된다. 상기 제2 도전 패턴(28) 사이에는 제3 층간 절연막(30)이 구비된다. 상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에는 제1 식각 저지막 패턴(70a)이 구비된다. 상기 제1 식각 저지막 패턴(70a) 상에 제4 층간 절연막(34)이 구비된다.
상기 제4 층간 절연막(34)을 관통하여 상기 제2 도전 패턴(28)과 접촉하는 제3 콘택 플러그(40a)가 구비된다. 상기 제3 콘택 플러그(40a)는 반도체 소자에서 실질적인 연결 배선으로 사용된다.
또한, 상기 제4 층간 절연막(34)을 관통하여 상기 제3 층간 절연막(30)과 접촉하는 더미 콘택(72)을 형성한다. 상기 더미 콘택(72)은 상기 제3 콘택 플러그(40a)와 다른 물질을 포함할 수 있다. 상기 더미 콘택(72)은 가스 또는 수분들을 용이하게 외부로 배출시키는 물질을 포함할 수 있다. 예를들어, 상기 더미 콘택(72)은 폴리실리콘으로 이루어질 수 있다. 상기 더미 콘택(72)은 반도체 소자에서 실질적인 연결 배선으로의 역할을 하지 않는다. 다만, 상기 더미 콘택(72)은 각 박막들에 포함되어 있는 가스 또는 수분들이 외부로 배출되는 경로가 된다.
상기 제4 층간 절연막(34) 상에는 상기 제3 콘택 플러그(40a)와 접촉하는 제3 도전 패턴(48a)이 구비된다. 또한, 상기 제4 층간 절연막(34)과 접촉하는 더미 패턴(76)이 구비된다. 상기 제3 도전 패턴(48a) 및 더미 패턴(76)은 다른 물질로 이루어질 수 있다. 상기 더미 패턴(76)은 가스 또는 수분들을 용이하게 외부로 배출시키는 물질을 포함할 수 있다. 예를들어, 상기 더미 패턴(76)은 폴리실리콘으로 이루어질 수 있다. 상기 더미 패턴(76)은 반도체 소자에서 실질적인 연결 배선으로 사용되지 않는다. 상기 더미 패턴(76)은 막 내에 포함되어 있는 가스들이 외부로 배출될 수 있도록 하기 위하여 제공된다.
상기 제3 도전 패턴(48a) 및 더미 패턴(76) 사이에 위치하는 상기 제4 층간 절연막(34) 상에는 제2 식각 저지막 패턴(74)이 구비된다. 상기 제2 식각 저지막 패턴(74) 상에는 제5 층간 절연막(44)이 구비된다.
상기 제5 층간 절연막(44) 상에는 상기 제3 도전 패턴(48a) 및 더미 패턴(76)을 덮는 제6 층간 절연막(50)이 구비된다.
도 22 내지 도 24는 도 21에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22를 참조하면, 기판(10) 상에 제1 층간 절연막(14) 및 제1 콘택 플러그(18)를 형성한다. 상기 제1 층간 절연막(14) 상에 상기 제1 콘택 플러그(18)와 전기적으로 연결되는 제1 도전 패턴(20)을 형성한다. 상기 제1 층간 절연막(14) 상에 상기 제1 도전 패턴(20)을 덮는 제2 층간 절연막(22) 및 제2 콘택 플러그(26)를 형성한다. 상기 제2 층간 절연막(22) 상에 상기 제2 콘택 플러그(26)와 전기적으로 연결되는 제2 도전 패턴(28)을 형성한다. 상기 제2 도전 패턴(28) 사이의 갭을 채우도록 제3 층간 절연막(30)을 형성한다. 상기 설명한 공정은 도 3을 참조로 설명한 것과 동일하다.
상기 제3 층간 절연막(30) 및 제2 도전 패턴(28) 상에 제1 식각 저지막을 형성한다. 상기 제1 식각 저지막 상에 제4 층간 절연막(34)을 형성한다.
상기 제4 층간 절연막(34) 및 제1 식각 저지막의 일부를 식각하여, 상기 제2 도전 패턴(28)을 노출하는 제3 콘택홀(38a)을 형성한다. 상기 제3 콘택홀(38a) 내부에 제1 도전막을 채워넣어 제3 콘택 플러그(40a)를 형성한다. 상기 식각 공정을 통해, 예비 제1 식각 저지막 패턴(70)이 형성된다.
도 23을 참조하면, 상기 제4 층간 절연막(34) 및 예비 제1 식각 저지막(70)의 일부를 식각하여, 상기 제2 도전 패턴(28)사이의 제3 층간 절연막을 노출하는 더미 콘택홀을 형성한다. 상기 더미 콘택홀 내부에 제1 매립막을 채워넣고 평탄화시켜 더미 콘택(72)을 형성한다. 상기 제1 매립막은 상기 제1 도전막과는 다른 물질로 형성한다. 상기 제1 매립막은 하부막 내에 포함되어 있는 가스들이 외부로 용이하게 배출될 수 있도록 하는 물질로 형성되는 것이 바람직하다. 상기 제1 매립막은 폴리실리콘을 포함할 수 있다.
도 24를 참조하면, 제4 층간 절연막(34) 상에 제2 식각 저지막을 형성한다. 상기 제2 식각 저지막 상에 제5 층간 절연막(44)을 형성한다.
상기 제5 층간 절연막(44) 및 제2 식각 저지막의 일부 영역을 식각하여 제3 트렌치를 형성한다. 상기 제3 트렌치의 저면에는 상기 제3 콘택 플러그(40a)의 상부면이 노출된다. 상기 제3 트렌치의 내부에 제2 도전막을 채워넣고 연마하여 제3 도전 패턴(48a)을 형성한다.
계속하여, 상기 제3 트렌치들 사이에 위치하는 상기 제5 층간 절연막(44) 및 제2 식각 저지막의 일부를 식각하여 더미 트렌치를 형성한다. 상기 더미 트렌치의 저면에는 상기 제4 층간 절연막(34)의 상부면이 노출되도록 한다.
상기 더미 트렌치 내부에 제2 매립막을 채워넣고 평탄화시켜 더미 패턴(76)을 형성한다. 상기 제2 매립막은 상기 제2 도전막과는 다른 물질로 형성한다. 상기 제2 매립막은 하부막 내에 포함되어 있는 수분 또는 가스들이 외부로 용이하게 배출될 수 있도록 하는 물질로 형성되는 것이 바람직하다. 상기 제2 매립막은 폴리실리콘을 포함할 수 있다.
이 후, 도 21에 도시된 것과 같이, 상기 제5 층간 절연막(44) 상에 상기 제3 도전 패턴(48a) 및 더미 패턴(76)을 덮는 제6 층간 절연막(50)을 형성한다.
상기 설명한 것과 같이, 본 발명에 의하면 막 내에 포함되는 수분 또는 가스들의 배출 경로를 증가시킴으로써 막 내에 수분 또는 가스들에 의한 반도체 소자의 불량 발생을 억제할 수 있다. 그러므로, 높은 신뢰성을 갖는 반도체 소자를 제조할 수 있다.
10 : 기판 12 : 트랜지스터
14 : 제1 층간 절연막 16 : 제1 콘택홀
18 : 제1 콘택 플러그 20 : 제1 도전 패턴
22 : 제2 층간 절연막 24 : 제2 콘택홀
26 : 제2 콘택 플러그 28 : 제2 도전 패턴
30 : 제3 층간 절연막 32, 60a, 70a : 제1 식각 저지막 패턴
34 : 제4 층간 절연막 36 : 제1 포토레지스트 패턴
38a: 제3 콘택홀 38b : 더미 콘택홀
40a : 제3 콘택 플러그 40b : 더미 콘택 플러그
42, 62a : 제2 식각 저지막 패턴 44, 54 : 제5 층간 절연막
46a: 제3 트렌치 46b : 더미 트렌치
48a : 제3 도전 패턴 48b: 더미 도전 패턴
50 : 제6 층간 절연막 72 : 더미 콘택
74 : 제2 식각 저지막 패턴 76 : 더미 패턴

Claims (10)

  1. 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하여 제1 연결 배선을 형성하는 단계;
    상기 제1 층간 절연막 상에 식각 저지막 및 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막 및 식각 저지막을 관통하여, 상기 제1 연결 배선과 전기적으로 접촉하는 제2 연결 배선과, 상기 제2 연결 배선들 사이에 배치되고 전기적으로 고립된 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  2. 제1항에 있어서, 상기 제1 연결 배선을 형성하는 단계는,
    상기 제1 층간 절연막의 일부 영역을 식각하여 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내부에 도전 물질을 채워넣어 제1 콘택 플러그를 형성하는 단계; 및
    상기 제1 콘택 플러그와 접촉하는 제1 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  3. 제1항에 있어서, 상기 제2 연결 배선과 더미 패턴을 형성하는 단계는,
    상기 제2 층간 절연막 및 식각 저지막의 일부 영역을 식각하여, 상기 제1 연결 배선을 노출하는 제2 콘택홀 및 상기 제1 층간 절연막 상부면을 노출하는 더미 콘택홀을 각각 형성하는 단계;
    상기 제2 콘택홀 및 더미 콘택홀 내부에 도전 물질을 채워넣어 콘택 플러그 및 더미 콘택 플러그를 형성하는 단계; 및
    상기 제2 콘택 플러그와 접촉하는 제2 도전 패턴과 상기 더미 콘택 플러그와 접촉하는 더미 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  4. 제1항에 있어서, 상기 제2 연결 배선과 더미 패턴을 형성하는 단계는,
    상기 제2 층간 절연막 및 식각 저지막의 일부 영역을 식각하여, 상기 제1 연결 배선을 노출하는 제2 콘택홀 및 상기 제1 층간 절연막 상부면을 노출하는 더미 콘택홀을 각각 형성하는 단계;
    상기 제2 콘택홀 및 더미 콘택홀 내부에 도전 물질을 채워넣어 제2 콘택 플러그 및 더미 콘택 플러그를 형성하는 단계; 및
    상기 제2 콘택 플러그와 접촉하는 제2 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  5. 제1항에 있어서, 상기 제2 연결 배선과 더미 패턴을 형성하는 단계는,
    상기 제2 층간 절연막 및 식각 저지막의 일부 영역을 식각하여, 상기 제1 연결 배선을 노출하는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀 내부에 도전 물질을 채워넣어 제2 콘택 플러그를 형성하는 단계; 및
    상기 제2 콘택 플러그와 접촉하는 제1 도전 패턴과 상기 제2 층간 절연막 상부면과 접촉하는 더미 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  6. 제1항에 있어서, 상기 식각 저지막 패턴은 SiN, SiC 및 SiCN으로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  7. 제1항에 있어서, 상기 제2 연결 배선 및 더미 패턴은 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  8. 제7항에 있어서, 상기 제2 연결 배선 및 더미 패턴은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  9. 제1항에 있어서, 상기 더미 패턴은 셀 영역 및 페리 영역을 포함하는 기판 전 영역에 걸쳐 형성하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물 형성 방법.
  10. 기판 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 형성된 제1 연결 배선;
    상기 제1 층간 절연막 상에 구비되는 식각 저지막 패턴 및 제2 층간 절연막;
    상기 제2 층간 절연막을 관통하여, 상기 제1 연결 배선과 전기적으로 접촉하는 제2 연결 배선; 및
    상기 제2 연결 배선들 사이에 배치되고 전기적으로 고립된 더미 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 도전 패턴 구조물.
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