JP2007534178A - 低減された層内静電容量を有する集積回路の配線構造 - Google Patents
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Abstract
【課題】
【解決手段】集積回路の配線構造を形成する方法が、誘電材料の層（１３）内に複数のフィーチャ（１６）を形成するステップと、フィーチャの側壁（１６ｓ）にスペーサ（２０）を形成するステップとを含む。次に、スペーサによって側壁から分離された導体（２５）をフィーチャ内に形成する。その後、スペーサを除去して側壁のところに空隙（４０）を形成し、それによって導体が空隙によって側壁から分離されるようにする。導体の上下の誘電体層（４２、１２）は、導体間の誘電体の誘電率よりも低い誘電率を有する低ｋ誘電体とすることができる。各導体（２５）の断面は、低ｋ誘電体層（１２）と接触する底部と、他の低ｋ誘電体（４２）と接触する上部と、空隙（４０）とのみ接触する側面とを有する。空隙は、層内静電容量を低減する機能を果たす。
【選択図】図６
【解決手段】集積回路の配線構造を形成する方法が、誘電材料の層（１３）内に複数のフィーチャ（１６）を形成するステップと、フィーチャの側壁（１６ｓ）にスペーサ（２０）を形成するステップとを含む。次に、スペーサによって側壁から分離された導体（２５）をフィーチャ内に形成する。その後、スペーサを除去して側壁のところに空隙（４０）を形成し、それによって導体が空隙によって側壁から分離されるようにする。導体の上下の誘電体層（４２、１２）は、導体間の誘電体の誘電率よりも低い誘電率を有する低ｋ誘電体とすることができる。各導体（２５）の断面は、低ｋ誘電体層（１２）と接触する底部と、他の低ｋ誘電体（４２）と接触する上部と、空隙（４０）とのみ接触する側面とを有する。空隙は、層内静電容量を低減する機能を果たす。
【選択図】図６
Description
本発明は、大規模集積半導体デバイスの製造に関し、より詳細には当該デバイスにおける金属フィーチャ間の誘電体層のキャパシタンスを低減する構造および方法に関する。
超大規模集積（ＵＬＳＩ）半導体デバイスは一般に、デバイスの上面に配置された、誘電体材料の絶縁層（層間誘電体層）によって垂直方向に互いに分離された金属配線フィーチャ（メタライゼーション層）を有する複数の層を含む。この複数の配線層と絶縁層とからなる配置構成は、デバイス間の相互接続を設けるために必要なものである。メタライゼーションと層間誘電体層とからなる構造は、ダマシン・プロセスを用いて実現されることが多い。ダマシン・プロセスでは、誘電体層にパターンをエッチングし、パターニングされた層を金属で被覆した後、研磨し（エッチングされたフィーチャに埋め込まれた金属は残す）、次に、メタライズ層を誘電体のブランケット層で被覆する。垂直スタッド（層間誘電体を通って延びるメタライズ・ビア）を使用して、メタライゼーション同士を接続する。当技術分野で自明のように、使用される誘電材料は、必要なエッチングおよび付着プロセスとの適合性を考慮するとともに、構造全体の静電容量が最小限になるように（すなわち、１つまたは複数の材料の誘電率が最小限になるように）選定される。
ＵＬＳＩデバイスの絶え間ない小型化に伴い、デバイスのパフォーマンスは層間誘電体の静電容量によってますます制限される。たとえば、層間誘電体の静電容量は、デバイス速度（配線と絶縁体からなる構造におけるＲＣ遅延のため）と、デバイスの交流電力消費量と、クロストークとに影響を与える。層間誘電体の静電容量は、材料の誘電率とともに変化する。従来の半導体加工技術では、二酸化シリコン（誘電率ｋが約３．８５）が使用される。静電容量がＵＬＳＩデバイスの性能に与える悪影響を低減するために、現在、低誘電率の絶縁材料が使用されている。低誘電率ｋ材料の例としては、フッ化二酸化シリコン、非晶質炭素、カルボネード、ある種のポリマーなどがある。空隙（ｋが１に近い）が層間誘電体の一部を形成する構造も開発されている。
層間誘電体層の静電容量は、層間静電容量を含む（すなわち、垂直方向に分離された２つのメタライゼーション層間の静電容量）のみならず、層内の線間静電容量（すなわち、誘電材料内に埋め込まれた水平方向に分離された２本の金属線間の静電容量）も含む。ＵＬＳＩデバイスが小型化し続けるにつれて、金属線のアスペクト比は増大し続け、一方、隣接線間の水平方向の分離が狭くなる。この２つの傾向によって、層間静電容量が増大する。そのため、層内線間静電容量が、相互接続の全体的な性能を決定する大きな要因になりつつある。したがって、金属線間の空間に低ｋ材料を導入することによって層内静電容量を低減することがきわめて望ましい。線間の空間に空隙を含めると同時に、物理的に堅固な構造を維持することが最も望ましい。
本発明は、メタライゼーション層内の導体に隣接する、リソグラフィ・サイズ未満（サブリソグラフィ）の空隙を形成する方法を提供する。このようなフィーチャによって、導体間直列容量がバルク誘電体の静電容量よりも低くなり、それによって層内静電容量が低減される。また、本発明は、フリンジ容量を最小限にするサンドイッチ構造を形成する、低ｋ材料と空隙と他の低ｋ材料とからなるスタックも提供する。
本発明の第１の態様によれば、集積回路の配線構造を製作する方法が提供される。この方法は、誘電体材料の層内に複数のフィーチャを形成するステップと、フィーチャの側壁にスペーサを形成するステップとを含む。次に、フィーチャ内に、スペーサによって側壁から分離された導体を形成する。その後、スペーサを除去して側壁のところに空隙を形成し、それによって導体が空隙によって側壁から分離されるようにする。フィーチャは典型的にはリソグラフィ寸法によって特徴づけられるリソグラフィ・プロセスを用いて形成される。スペーサは、水平方向の寸法がそのリソグラフィ寸法よりも小さく形成される。フィーチャの形成によって、下層の誘電体層内の導電スタッドを露出させることができ、それによって当該フィーチャ内に導体を形成することによってスタッドとの電気的接続を行う。誘電材料の層と導体との上に被さる第２の誘電体層を形成することができる。第２の誘電体層は、上記の誘電材料の層の誘電率よりも低い誘電率を有することができる。
本発明の他の態様によると、上下に誘電体層を有する複数の導体を含む配線構造を設ける。第１の誘電体層上に複数の導体を配置する。導体は、第２の誘電体層の一部と空隙とによって水平方向に互いに分離される。各導体は、その導体を第２の誘電層から分離する隣接する空隙を有する。導体の上に第３の誘電体層がある。下部が上部よりも広い断面を有するそれぞれの空隙に従って、各導体はその上部が下部よりも広い。第１および第３の誘電体層はそれぞれ、第２の誘電体層よりも低い誘電率を有することができる。したがって、各導体の断面は、第１の誘電体層と接触する底部と、第３の誘電体層に接触する上部と、空隙にのみ接触する側面とを有する。空隙は層内静電容量を低減する機能を果たす。
本発明の好ましい実施形態では、誘電材料内に金属線を埋め込み、この金属線と誘電体の側面との間に空隙を形成する。この空隙を形成する方法について、メタライゼーションと層間誘電体層とを形成するダマシン・プロセスの変形として説明する。
図１に、層間誘電体１０全体が、他の２つの誘電体層１１、１３の間に挟まれた低ｋ材料の層１２を含む、層間誘電体層の構成を示す。層１１および層１２にはビアが形成され、後で金属が充填されて下層１への電気的接続を行うスタッド１５が形成される。スタッド形成後、層１２の上に層１３を付着させる。このようにして、層１１と層１２の組合せはビア層を形成し、一方、層１３（配線層またはトラフ層と呼ぶこともある）は、中に金属配線が埋め込まれるようにパターニングされる。
層１３は、所望の配線パターンに従ってパターニングされ、エッチングされ、それによってトラフ１６が形成される（図２）。パターニングは、従来のリソグラフィ技術を使用して行われる。層１３内の配線パターンと下層とが電気的に接続するには、メタライズされたトラフがスタッド１５と接触する必要がある。図２に示すように、層１２が部分的にエッチングされるようにオーバーエッチングを行って、スタッド１５の上面１５ａが確実に露出されるようにする。トラフの側壁１６ｓ間にスタッドが確実に捕捉される十分な幅を有するトラフ１６が形成されるように、リソグラフィのグランドルールを選定する。
次に、図３に示すように、トラフの側壁のところにスペーサ２０を形成する。これは、パターニングされた層１３の上にスペーサ材料からなる共形の層を付着させ、次に、（当業者には周知の）方向性エッチング・プロセスによってスペーサ材料を除去することによって行うことができる。図３に示すように、スペーサは、典型的には底部が上部より広くなっている。スペーサ材料は、配線構造の金属と層１２および１３の誘電材料に対して選択的にエッチングすることができなければならない。好ましいスペーサ材料は窒化シリコンである。他のスペーサ材料としては、アモルファス・シリコンＳｉおよび（配線構造にＣｕを使用する場合には）Ａｌがある。
次に、ダマシン・プロセスに従って、（たとえば電気めっきまたはＣＶＤによって）トラフ１６に金属を充填し、構造体を研磨する。これにより、誘電体内に金属線２５が形成される（図４）。上記のオーバーエッチング・プロセスによって、金属線２５の底部が低ｋ誘電材料１２によって囲まれる。これによって、完成したデバイスのフリンジ電界の影響が抑えられる。研磨プロセスによって層１３の上面が露出し、各側壁スペーサ２０上部の表面部分２０ｘも露出される。
次に、層１２および層１３内の金属線２５と誘電材料とに対して選択的なエッチング・プロセスで、側壁スペーサ２０を除去する。これは表面部２０ｘをエッチング剤に晒すことによって行う。湿式化学エッチングまたはダウンストリーム・エッチング・プロセスを使用することができる。このようにして、図５に示すように金属線２５の側面とトラフ１６の壁との間に空隙４０が形成される。（金属線によって側壁から分離された、エッチングされていないスペーサ材料のわずかな部分が、スタッド１５の側面に残ることがある。）空隙の幅は、スペーサ材料の元の付着厚さによって決まり、その結果、空隙はサブリソグラフィ厚さを有することに留意されたい。側壁に面する金属線２５の側面は空気にのみ接触するが、底面は誘電体層１２またはスタッド１５の上部あるいはその両方と接触する。側壁スペーサ２０の元の形状のため、金属線の断面は底部よりも上部の方が広くなっている。
次に、図６に示すように、層１３と金属線２５の上部の上にさらに１層の低ｋ誘電材料層４２を付着させることができる。したがって、金属線は、上下（層１２および４２）に低ｋ材料を有する垂直サンドイッチ構造内と、その間の空隙４０内に密閉される。金属線の底部と上部が低ｋ材料によって被覆されているため、フリンジ電界の影響は最小限になる。本実施形態では、誘電体層１１および１３は、二酸化シリコンなどの従来の材料から成り、熱安定性とプロセスの簡略さという利点がある。
本発明の利点は、図６の隣接する２本の金属線２５−１と２５−２の間の層内静電容量を計算すればわかる。この静電容量Ｃは、空隙４０−１の静電容量ＣＡ１と、金属線間の誘電体層１３の部分１３ｃの静電容量ＣＤと、空隙４０−２の静電容量ＣＡ２の３つの直列の静電容量で表される。したがって、静電容量Ｃは次式によって与えられる。
Ｃ＝１／（１／ＣＡ１＋１／ＣＤ＋１／ＣＡ２）
各静電容量は、Ｃ＝εＡ／ｄで表すことができ、εは材料の誘電率、Ａは側面断面積、ｄは材料の厚さである。空気の誘電率をε＝１とすると、（単位断面積当たりの）層内静電容量Ｃ／Ａは次式によって与えられる。
Ｃ／Ａ＝（２ｄＡ＋ｄＤ／ε）−１
ここで、ｄＡは各空隙の厚さ、ｄＤは部分１３ｃの厚さ（すなわち、金属線２５−１と２５−２との間の層１３の側方向の寸法）である。層１１および１３が二酸化シリコン（ε＝３．８５）から成り、リソグラフィのグランドルールが０．１６μｍであるとすると、様々な幅の空隙の静電容量は以下のようになる。
Ｃ＝１／（１／ＣＡ１＋１／ＣＤ＋１／ＣＡ２）
各静電容量は、Ｃ＝εＡ／ｄで表すことができ、εは材料の誘電率、Ａは側面断面積、ｄは材料の厚さである。空気の誘電率をε＝１とすると、（単位断面積当たりの）層内静電容量Ｃ／Ａは次式によって与えられる。
Ｃ／Ａ＝（２ｄＡ＋ｄＤ／ε）−１
ここで、ｄＡは各空隙の厚さ、ｄＤは部分１３ｃの厚さ（すなわち、金属線２５−１と２５−２との間の層１３の側方向の寸法）である。層１１および１３が二酸化シリコン（ε＝３．８５）から成り、リソグラフィのグランドルールが０．１６μｍであるとすると、様々な幅の空隙の静電容量は以下のようになる。
したがって、本発明の水平方向の空隙を使用して、２．０未満の等価誘電率が得られる。現在利用可能な無機低ｋ材料のεは依然として約３．５もあり、一般的なアニール・プロセス後の有機低ｋ材料のεはほぼ２．８であるため、これは有意である。
本発明は、一般に複数のメタライゼーション層があり、特に層間誘電体の層内線間静電容量を低減することが望ましい、先進型超小型電子デバイスの製造に適用可能である。本発明により、従来の二酸化シリコン材料を使用するという構造的利点を維持しながら、金属線間の低ｋ材料によって得られる低減は超えないとしても、それと同等の層間静電容量の低減が達成される。あるいは、本発明は、さらに低い層内静電容量を実現するために（低ｋ材料を含めて）他の誘電材料を使用した超小型電子デバイスの製造にも適用可能である。
本発明について特定の実施形態を用いて説明したが、以上の説明を考慮すれば、当業者には多くの代替、修正および変形態様がわかることは明らかである。したがって、本発明はそのような代替、修正、および変形態様をすべて含むことを意図しており、それらは本発明の範囲および主旨と、特許請求の範囲に含まれる。
Claims (12)
- 集積回路の配線構造を製作する方法であって、
誘電材料層（１３）内に、各々が側壁（１６ｓ）と底部とを有する複数のフィーチャ（１６）を形成するステップと、
前記側壁にスペーサ（２０）を形成するステップと、
前記スペーサによって前記側壁から分離された導体（２５）を前記フィーチャ内に形成するステップと、
前記スペーサを除去することによって、前記導体が空隙（４０）によって前記側壁から分離されるように前記側壁のところに前記空隙（４０）を形成するステップとを含む方法。 - 前記スペーサを形成する前記ステップは、
各フィーチャ（１６）の側壁および底部上にスペーサ材料の層を付着させるステップと、
方向性エッチング・プロセスを使用して前記底部から前記スペーサ材料を除去するステップとを含む請求項１に記載の方法。 - 前記導体（２５）を形成する前記ステップは、前記各スペーサの上部表面部（２０ｘ）を露出させるステップをさらに含み、
前記スペーサを除去する前記ステップは、前記上面部をエッチング剤に晒すステップを含む請求項１に記載の方法。 - 前記フィーチャは、リソグラフィ寸法を特徴とするリソグラフィ・プロセスを用いて形成され、前記スペーサは前記リソグラフィ寸法未満の水平方向の寸法で形成される請求項１に記載の方法。
- フィーチャ（１６）の形成によって下層の誘電体層（１２）内の導電スタッド（１５）が露出され、前記フィーチャ内の導体（２５）の形成によって前記スタッドへの電気的接続が行われる請求項１に記載の方法。
- 前記スペーサ（２０）は、各導体（２５）がその上部が底部よりも広くなるように、前記フィーチャの底部近傍が前記フィーチャの上部近傍よりも大きい水平方向の寸法で形成される請求項１に記載の方法。
- 前記誘電材料層（１３）と前記導体（２５）との上に被さる第２の誘電体層（４２）を形成するステップをさらに含み、前記第２の誘電体層は、前記誘電材料層の誘電率よりも低い誘電率を有する請求項１に記載の方法。
- 集積回路の配線構造であって、
第１の誘電体層（１２）と、
前記第１の誘電体層上に配置され、第２の誘電体層（１３）の一部と空隙（４０）とによって互いに水平方向に分離された複数の導体（２５）であって、各導体が前記第２の誘電体層から前記導体を分離する前記導体に隣接した空隙を有する複数の導体と、
前記導体の上に被さる第３の誘電体層（４２）とを含み、
前記各導体（２５）は、底部において上部よりも広い断面を有する前記各空隙（４０）に従ってその上部が底部よりも広い断面を有する配線構造。 - 前記第１の誘電体層（１２）および前記第３の誘電体層（４２）はそれぞれ前記第２の誘電体層の誘電率よりも低い誘電率を有する請求項８に記載の配線構造。
- 前記第１の誘電体層（１２）内にあり、前記導体のうちの１つの導体と接触する導電スタッド（１５）をさらに含む請求項８に記載の配線構造。
- 前記第２の誘電体層（１３）が二酸化シリコンである請求項９に記載の配線構造。
- 前記各導体（２５）の断面が、前記第１の誘電体層（１２）と接触する底部と前記第３の誘電体層（４２）と接触する上部と、前記空隙（４０）のみと接触する側面とを有する請求項９に記載の配線構造。
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