WO2003079431A1 - Semiconductor device and its manufacturing method, circuit board, and electric apparatus - Google Patents

Semiconductor device and its manufacturing method, circuit board, and electric apparatus Download PDF

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Ikuya Miyazawa
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, a circuit board, and an electronic device.
  • Semiconductor devices having a three-dimensional mounting form have been developed. It is also known to form a through electrode on a semiconductor chip to enable three-dimensional mounting.
  • the through electrode is formed so as to protrude from the semiconductor chip.
  • a portion made of Si around the through electrode is etched to protrude the through electrode. In that case, it was difficult to prevent the projecting portion of the through electrode from being contaminated by the etching gas.
  • the present invention solves the conventional problems, and an object of the present invention is to form a high-quality through electrode.
  • a method of manufacturing a semiconductor device includes: (a) forming a recess from a first surface on a semiconductor substrate on which an integrated circuit is formed;
  • a through electrode protruding from the semiconductor substrate can be formed by the conductive portion. Further, in the step (e), when the conductive portion is exposed from the insulating layer, no residue is left in the conductive portion, so that a high-quality through electrode can be formed.
  • It said first Etsuchanto may be SF 6 or CF 4 or C 1 2 gas.
  • the step (d) may be performed using a dry etching apparatus.
  • the first etchant may be a mixed solution of hydrofluoric acid and nitric acid or a mixed solution of hydrofluoric acid, nitric acid and acetic acid.
  • the second etchant may be a mixed gas of Ar and CF 4 or a mixed gas of O 2 and CF 4 .
  • the step (e) may be performed using a dry etching apparatus.
  • This semiconductor # In the manufacturing method of the device,
  • the second etchant may be a hydrofluoric acid solution or a mixed solution of hydrofluoric acid and ammonium fluoride.
  • the insulating layer may be formed of Si 2 or SiN.
  • an outer layer portion of the conductive portion may be etched.
  • the outer layer portion of the conductive portion may be formed of a different material from a central portion.
  • the central portion of the conductive portion may be formed of any of Cu, W, and polysilicon.
  • At least a part of the outer layer portion of the conductive portion may be formed of TiW, TiN or TaN.
  • the method may further include polishing the second surface of the semiconductor substrate to a position short of the insulating layer.
  • the etching in the step (e) may have a lower etching speed for the semiconductor substrate than the etching in the step (d).
  • the semiconductor substrate is a semiconductor wafer, a plurality of the integrated circuits are formed, and the recess is formed corresponding to each of the integrated circuits.
  • the method may further include cutting the semiconductor substrate.
  • the groove may be formed by cutting.
  • the groove may be formed by etching.
  • the groove may be formed in the same process as the recess. (20) In this method of manufacturing a semiconductor device,
  • the bottom of the groove may be removed by polishing the second surface of the semiconductor substrate.
  • the insulating layer may be provided also in the groove.
  • the insulating layer formed at the bottom of the groove is made to protrude from the second surface
  • the insulating layer formed on the bottom of the groove may be removed by etching with the second etchant.
  • the step of removing the bottom of the groove may be performed in a state where the material of the semiconductor substrate is exposed in the groove.
  • the first etchant may be used to etch and remove a bottom of the groove formed from a part of the semiconductor substrate.
  • the step of cutting the semiconductor substrate may be performed by attaching the first surface of the semiconductor substrate to a holding plate so that the plurality of cut semiconductor chips do not fall off. (26) In this method of manufacturing a semiconductor device,
  • the groove may be formed only in a region that partitions a plurality of semiconductor chips having the plurality of integrated circuits.
  • a method for manufacturing a semiconductor device according to the present invention includes laminating a plurality of semiconductor devices manufactured by the above method and achieving electrical connection through the conductive portion.
  • a semiconductor device according to the present invention is manufactured by the above method.
  • a circuit board according to the present invention has the above-described semiconductor device mounted thereon.
  • An electronic apparatus includes the above-described semiconductor device. [Brief description of drawings]
  • FIGS. 1A to 1D are diagrams illustrating a method for manufacturing a semiconductor device according to a first embodiment to which the present invention is applied.
  • FIGS. 2A to 2D are diagrams illustrating a method for manufacturing a semiconductor device according to the first embodiment to which the present invention is applied. .
  • 3A to 3C are diagrams illustrating a method for manufacturing a semiconductor device according to the first embodiment to which the present invention is applied.
  • FIG. 4 is a diagram illustrating a method for manufacturing a semiconductor device according to the first embodiment to which the present invention is applied.
  • FIG. 5 is a diagram illustrating a method for manufacturing the semiconductor device according to the first embodiment to which the present invention is applied.
  • FIG. 6 is a diagram showing a circuit board according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing an electronic device according to the first embodiment of the present invention.
  • FIG. 8 is a diagram showing an electronic device according to the first embodiment of the present invention.
  • FIGS. 9A to 9C are diagrams illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIGS. 10 to 10B are diagrams illustrating a method for manufacturing a semiconductor device according to the third embodiment to which the present invention is applied.
  • FIGS. 11A to 11B are diagrams illustrating a method for manufacturing a semiconductor device according to a fourth embodiment to which the present invention is applied.
  • FIG. 12 is a diagram illustrating a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 13 is a view illustrating a method for manufacturing a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 1A to 3C are diagrams illustrating a method for manufacturing a semiconductor device according to a first embodiment to which the present invention is applied.
  • a semiconductor substrate 10 is used.
  • the semiconductor substrate 10 shown in FIG. 1A is a semiconductor wafer, but may be a semiconductor chip.
  • At least one integrated circuit (eg, a circuit having a transistor and a memory) 12 is formed on the semiconductor substrate 1.0 (a plurality of circuits are provided on a semiconductor wafer and one is provided on a semiconductor chip).
  • a plurality of electrodes (for example, pads) 14 are formed on the semiconductor substrate 10.
  • Each electrode 14 is electrically connected to the integrated circuit 12.
  • Each electrode 14 may be formed of aluminum.
  • the shape of the surface of the electrode 14 is not particularly limited, but is often rectangular.
  • one or more passivation films 16 and 18 are formed on the semiconductor substrate 10.
  • Passhibeshiyon film 1 6, 1 8, for example, can be formed such as by S i 0 2, S i N , polyimide resin.
  • an electrode 14 and a wiring (not shown) connecting the integrated circuit 12 and the electrode are formed on the passivation film 16.
  • Another passivation E 18 is formed avoiding at least a part of the surface of the electrode 14. After the passivation film 18 is formed so as to cover the surface of the electrode 14, a part thereof may be etched to expose a part of the electrode 14. Either dry etching or wet etching may be applied to the etching.
  • a recess 22 is formed in a semiconductor substrate 10 from a first surface 20 thereof.
  • the first surface 20 is a surface on which the electrode 14 is formed.
  • the recess 22 is formed so as to avoid the elements and wiring of the integrated circuit 12.
  • a through hole 24 may be formed in the electrode 14. Etching (dry etching or wet etching) may be applied to form the through holes 24. The etching may be performed after a resist (not shown) patterned by lithography is formed. Electrode 1 If a passivation film 16 is formed under 4, a through hole 26 (see FIG. 1C) is also formed.
  • the etchant used for etching the electrode 14 may be replaced with another etchant to form the through hole 26.
  • a resist (not shown) may be formed again by lithography.
  • a recess 22 is formed in the semiconductor substrate 10 so as to communicate with the through hole 24 (and the through hole 26).
  • the combination of the through hole 24 (and the through hole 26) and the recess 22 can also be referred to as a recess.
  • Etching (dry etching or wet etching) can also be applied to the formation of the concave portions 22. The etching may be performed after a resist (not shown) patterned by lithography is formed. Or, the formation of the recess 2 2, may be used a laser (e.g. C_ ⁇ 2 laser, YAG laser, etc.). The laser may be applied for forming the through holes 24 and 26.
  • the recess 22 and the through holes 24 and 26 may be formed continuously by one type of etchant or laser.
  • an insulating layer 28 is formed inside the recess 22.
  • the insulating layer 28 may be an oxide film.
  • the insulating layer 2 8 may be may be a S i 0 2 S i N.
  • the insulating layer 28 is formed on the bottom of the recess 22.
  • the insulating layer 28 is formed on the inner wall surface of the recess 22. 'However, the insulating layer 28 is formed so as not to fill the concave portion 22. That is, a concave portion is formed by the insulating layer 28.
  • the insulating layer 28 may be formed on the inner wall surface of the through hole 26 of the passivation film 16.
  • the insulating layer 28 may be formed on the passivation film 18.
  • the insulating layer 28 may be formed on the inner wall surface of the through hole 24 of the electrode 14.
  • the insulating layer 28 is formed avoiding a part (for example, the upper surface) of the electrode 14.
  • An insulating layer 28 may be formed to cover the entire surface of the electrode 14, and a part of the insulating layer 28 may be etched (dry etching or wet etching) to expose a part of the electrode 14. The etching may be performed after a resist (not shown) patterned by lithography is formed.
  • a conductive portion 30 (see FIG. 2B) is provided inside the insulating layer 28.
  • the conductive part 30 is C It may be formed of u or W. As shown in FIG.
  • the center portion 34 may be formed.
  • the center portion 34 can be formed of any of Cu, W, and doped polysilicon (for example, low-temperature polysilicon).
  • the outer layer 32 may include at least a barrier layer.
  • the barrier layer prevents the material of the central portion 34 or the seed layer described below from diffusing into the semiconductor substrate 10 (for example, Si).
  • the barrier layer may be formed of a material different from the central part 3.4 (for example, TiW, TiN, TaN).
  • the outer layer portion 32 may include a shield layer.
  • the seed layer is formed after forming the parier layer.
  • the seed layer is formed of the same material as the center portion 34 (for example, Cu).
  • the conductive portion 30 (at least the central portion 34) may be formed by an electroless plating or an inkjet method.
  • the outer layer 32 is also formed on the passivation film 18 as shown in FIG. 2B, the portion of the outer layer 32 on the passivation film 18 is etched as shown in FIG. 2C.
  • the conductive portion 30 can be provided.
  • a part of the conductive part 30 is located in the concave part 22 of the semiconductor substrate 10. Since the insulating layer 28 is interposed between the inner wall surface of the concave portion 22 and the conductive portion 30, the electrical connection between the two is cut off.
  • the conductive part 30 is electrically connected to the electrode 14.
  • the conductive portion 30 may be in contact with the exposed portion of the electrode 14 from the insulating layer 28. A part of the conductive part 30 may be located on the passivation film 18. The conductive portion 30 may be provided only in the region of the electrode 14. The conductive portion 30 may project at least above the concave portion 22. For example, the conductive portion 30 may protrude from the passivation film 18. As a modification, the center portion 34 may be formed with the outer layer portion 32 remaining on the passivation film 18. In that case, a layer continuous with the central portion 34 is also formed above the passivation film 18 so that the layer is etched.
  • a brazing material layer 36 may be provided on the conductive portion 30.
  • the brazing material layer 36 is formed of, for example, a hang, and may be formed of either a soft solder or a hard solder.
  • the brazing material layer 36 may be formed by covering a region other than the conductive portion 30 with a resist.
  • the second surface 38 (the surface opposite to the first surface 20) 38 of the semiconductor substrate 10 is subjected to, for example, mechanical polishing, grinding, and chemical polishing.
  • the cutting may be performed by at least one method of grinding. This step is performed until the insulating layer 28 formed in the concave portion 22 is exposed.
  • the step shown in FIG. 3A may be omitted, and the following step shown in FIG. 3B may be performed. .
  • the second surface 38 of the semiconductor substrate 10 is etched so that the insulating layer 28 is exposed. Further, the second surface 38 of the semiconductor substrate 10 is etched so that the conductive portion 30 (specifically, the portion inside the concave portion 22) protrudes while being covered with the insulating layer 28.
  • the etching is performed in such a manner that the etching amount for the semiconductor substrate (for example, Si is used as a base material) 10 is larger than the etching amount for the insulating layer (for example, formed of SiO 2 ) 28.
  • Performed by 1 Etchant Performed by 1 Etchant.
  • First Et suchanto may be SF 6 or CF 4 or C 1 2 gas. Etching may be performed using a dry etching apparatus.
  • the first etchant may be a mixture of hydrofluoric acid and nitric acid or a mixture of hydrofluoric acid, nitric acid and acetic acid.
  • the insulating layer 28 formed on the bottom surface of the concave portion 22 is etched. Then, the conductive portion 30 is exposed. The distal end surface of conductive portion 30 may be exposed, and the outer peripheral surface of the distal end portion of conductive portion 30 may be covered with insulating layer 28.
  • the outer layer portion 32 (for example, a barrier layer) of the conductive portion 30 may be etched. The etching is performed by a second etchant having a property of etching at least the insulating layer 28 without forming a residue on the conductive portion 30.
  • Second Et suchanto is, A r, may be a mixed gas of the mixed gas or 0 2, CF 4 of CF 4.
  • the etching may be performed using a dry etching apparatus.
  • the second etchant may be a hydrofluoric acid solution or a mixed solution of hydrofluoric acid and ammonium fluoride.
  • the etching by the second etchant may have a lower etching rate with respect to the semiconductor substrate 10 than the etching by the first etchant.
  • 3A to 3C may be performed by providing a reinforcing member made of, for example, a resin layer or a resin tape on the first surface 20 side of the semiconductor substrate 10. .
  • the conductive portion 30 can be made to protrude from the second surface 38 of the semiconductor substrate 10.
  • the protruding conductive portion 30 becomes a protruding electrode.
  • the conductive portion 30 also serves as a through electrode on the first and second surfaces 20 and 38. According to the present embodiment, when the conductive portion 30 is exposed from the insulating layer 28, no residue is left on the conductive portion 30, so that a high-quality through electrode can be formed.
  • a concave portion 22 is formed corresponding to each of the integrated circuits 12 (see FIG. 1A), and the semiconductor substrate 10 is cut (for example, Dicing).
  • the cutting Katsu evening (e.g. a dicer) 4 0 or laser (for example Rei_0 2, single THE, YA G laser, etc.) may be used.
  • a semiconductor device can be manufactured. Further, as shown in FIG. 5, a plurality of semiconductor devices manufactured by the above-described method may be stacked, and the respective electrical connections may be made through the conductive portion 30.
  • the present embodiment is effective when performing such three-dimensional mounting.
  • the semiconductor device shown in FIG. 5 has a plurality of semiconductor substrates 10.
  • the semiconductor substrate 10 located on the outermost side (lowermost in FIG. 5) in the direction of the first surface 20 has external terminals (for example, solder poles) 42.
  • the external terminal 42 is provided on a wiring 46 formed on a resin layer (for example, a stress relaxation layer) 44.
  • the wiring 46 is connected to the conductive layer 530 on the first surface 20 side.
  • FIG. 6 shows a circuit board 100 on which a semiconductor device 1 formed by stacking a plurality of semiconductor chips is mounted. The plurality of semiconductor chips are electrically connected by the conductive part 30 described above.
  • FIG. 7 shows a notebook personal computer 2000
  • FIG. 8 shows a mobile phone 300000.
  • FIGS. 9A to 9C are diagrams illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
  • the semiconductor substrate 10 (specifically, the first surface A groove 100 is formed in 20).
  • the groove 100 is formed along a cutting line of the semiconductor substrate 10.
  • the groove 100 may be formed by cutting, or may be formed by etching.
  • the groove 100 may be formed (for example, simultaneously) by the same process as the recess 22 in the step of forming the recess 22 shown in FIG. 1C.
  • the insulating layer 28 may be provided in the groove 100.
  • the groove 100 may be approximately the same depth as the recess 22, may be deeper than the recess 22, or may be shallower than the recess 22. After that, the steps shown in FIGS.
  • 9A to 9C are views showing the structure near the groove 100 when the steps shown in FIGS. 3A to 3C are performed, respectively.
  • the step shown in FIG. 3A is performed, and the second surface 38 of the semiconductor substrate 10 is polished up to just before the insulating layer 28 (see FIG. 9A).
  • the step shown in FIG. 3B is performed, and the insulating layer 28 formed on the bottom of the groove 100 is projected from the second surface 38.
  • the step shown in FIG. 3C is performed, and as shown in FIG. 9C, the insulating layer 28 formed on the bottom of the groove 100 is etched and removed by the second etchant.
  • the bottom of the groove 100 is removed from the second surface, and the groove 100 becomes the slit 102. That is, the semiconductor substrate 100 is cut along the groove 100.
  • the semiconductor substrate 10 can be easily cut.
  • the final cutting of the semiconductor substrate 10 is performed by the second etchant, chipping does not easily occur.
  • the insulating layer 28 is formed in the groove 100. Therefore, the semiconductor chip has an insulating layer 28 on the side surface. Therefore, in this semiconductor chip, edge short-circuit is less likely to occur.
  • Other contents correspond to the contents described in the first embodiment.
  • FIGS. 10 to 10B are diagrams illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
  • the step of removing the bottom of the groove 100 is performed in a state where the material of the semiconductor substrate 10 is exposed in the groove 100.
  • a resist or the like may be provided in the groove 100 so that the insulating layer 28 does not adhere, or the insulating layer 28 that has entered the groove 100 may be removed. Is also good.
  • Other contents correspond to the contents described in the second embodiment.
  • the step of FIG. 3 ⁇ described in the first embodiment is performed, and the bottom of the groove 100 formed from a part of the semiconductor substrate 10 is removed by the first etchant. Etch and remove.
  • the bottom of the groove 100 is removed from the second surface, and the groove 100 becomes the slit 102. That is, the semiconductor substrate 100 is cut along the groove 100.
  • Other contents correspond to the contents described in the first and second embodiments.
  • FIG. 11 to 11B are diagrams illustrating a method for manufacturing a semiconductor device according to a fourth embodiment to which the present invention is applied.
  • the groove 110 is formed deeper than the recess 22 as shown in FIG.
  • the groove 110 deeper than the concave portion 22 can be easily formed by utilizing the property of etching (the property of progressing deeper as the width is larger).
  • the bottom of the groove 110 is removed by polishing the second surface 38 of the semiconductor substrate 10 (see the description using FIG. 3A).
  • the bottom of the groove 110 is removed from the second surface, and the groove 110 becomes the slit 112. That is, the semiconductor substrate 100 is cut along the groove 110.
  • Other contents correspond to the contents described in the first, second, and third embodiments.
  • the semiconductor substrate 10 is cut in a state where the insulating layer 28 is formed in the groove 110, but the material of the semiconductor substrate 10 is exposed in the groove 110.
  • the semiconductor substrate 10 may be cut.
  • FIG. 12 is a diagram illustrating a method for manufacturing a semiconductor device according to a fifth embodiment to which the present invention is applied.
  • the contents of this embodiment can be applied to any of the second to fourth embodiments.
  • the groove 120 is formed only in a region that partitions a plurality of semiconductor chips having a plurality of integrated circuits 12 (see FIG. 1A). By doing so, unnecessary portions (for example, the outer peripheral edge) of the semiconductor substrate 10 are not separated and become products. Damage to the semiconductor chip can be prevented.
  • FIG. 13 is a diagram illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention.
  • the step of cutting the semiconductor substrate 10 is performed by attaching the first surface 20 of the semiconductor substrate 10 to the holding plate 130.
  • the holding plate 130 may be an adhesive tape or an adhesive sheet. According to this, even when the semiconductor substrate 10 is cut, a plurality of semiconductor chips do not fall off.
  • the contents of this embodiment can be applied to any of the first to fifth embodiments.
  • the present invention is not limited to the embodiments described above, and various modifications are possible.
  • the invention includes substantially the same configuration as the configuration described in the embodiment (for example, a configuration having the same function, method, and result, or a configuration having the same object and result).
  • the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced.
  • the invention includes a configuration having the same function and effect as the configuration described in the embodiment, or a configuration capable of achieving the same object.
  • the invention also includes a configuration in which a known technique is added to the configuration described in the embodiment.

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Description

明 細 書 半導体装置及びその製造方法、 回路基板並びに電子機器 [技術分野]
本発明は、 半導体装置及びその製造方法、 回路基板並びに電子機器に関する。
[背景技術]
3次元的実装形態の半導体装置が開発されている。 また、 3次元的実装を可能にす るため、 半導体チップに貫通電極を形成することが知られている。 貫通電極は、 半導 体チップから突出するように形成する。 従来知られている貫通電極の形成方法では、 貫通電極の周囲の S iからなる部分をエッチングすることで、貫通電極を突出させて いた。 その場合、 貫通電極の突出部分がエッチングガスに汚染されないようにするこ とが難しかった。
[発明の開示]
本発明は、 従来の問題点を解決するものであり、 その目的は、 高品質な貫通電極を 形成することにある。
( 1 ) 本発明に係る半導体装置の製造方法は、 （a ) 集積回路が形成された半導体基 板に第 1の面から凹部を形成し、
( b ) 前記凹部の底面及び内壁面に絶縁層を設け、
( c ) 前記絶縁層の内側に導電部を設け、
( d ) 前記半導体基板に対するエツチング量が前記絶縁層に対するエッチング量よ りも多くなる性質の第 1のエツチヤントによって、前記半導体基板の前記第 1の面と は反対側の第 2の面をエッチングし、前記絶縁層にて覆われた状態で前記導電部を突 出させ、 (e) 前記導電部に残留物を形成することなく少なくとも前記絶縁層をエッチング する性質の第 2のエツチャントによって、前記絶縁層のうち少なくとも前記凹部の前 記底面に形成された部分をエッチングして前記導電部を露出させることを含む。本発 明によれば、 （d) 工程で導電部を突出させ、 （e) 工程で導電部を露出させる。 こ うして、 導電部により、 半導体基板から突出した貫通電極を形成することができる。 また、 （e) 工程で、 導電部を絶縁層から露出させるときに、 導電部に残留物を残さ ないので、 高品質の貫通電極を形成することができる。
(2) この半導体装置の製造方法において、
前記第 1のエツチャントは、 S F6又は CF4又は C 12ガスであってもよい。 （3) この半導体装置の製造方法において、
前記 （d) 工程を、 ドライエッチング装置を使用して行ってもよい。
(4) この半導体装置の製造方法において、
前記第 1のエツチャントは、 フッ酸及び硝酸の混合液あるいはフッ酸、 硝酸及び酢 酸の混合液であってもよい。
(5) この半導体装置の製造方法において、
前記第 2のエツチャントは、 Ar， CF4の混合ガス又は 02， CF4の混合ガスで あってもよい。
(6) この半導体装置の製造方法において、
前記 （e) 工程を、 ドライエッチング装置を使用して行ってもよい。
(7) この半導 #：装置の製造方法において、
前記第 2のエツチャントは、 フッ酸液又はフッ酸とフッ化アンモニゥムの混合液で あってもよい。
(8) この半導体装置の製造方法において、
前記絶縁層を S i〇2又は S iNで形成してもよい。
(9) この半導体装置の製造方法において、
前記 （e) 工程で、 前記導電部の外層部もエッチングしてもよい。
(10) この半導体装置の製造方法において、 前記導電部の前記外層部を、 中心部とは異なる材料で形成してもよい。
(11) この半導体装置の製造方法において、
前記導電部の前記中心部を Cu, W, ポリシリコンのいずれかで形成してもよい。
(12) この半導体装置の製造方法において、
前記導電部の前記外層部の少なくとも一部を T i W、 T i Nまたは T aNで形成し てもよい.。
(13) この半導体装置の製造方法において、
前記 （d) 工程の前に、 前記半導体基板の前記第 2の面を前記絶縁層の手前まで研 磨することをさらに含んでもよい。
(14) この半導体装置の製造方法において、
前記 （e) 工程のエッチングは、 前記 （d) 工程のエッチングよりも、 前記半導体 基板に対するェツチング速度が遅くてもよい。
(15) この半導体装置の製造方法において、
前記半導体基板は、 半導体ウェハであり、 複数の前記集積回路が形成され、 それぞ れの前記集積回路に対応して前記凹部を形成し、
前記半導体基板を切断することをさらに含んでもよい。
(16) この半導体装置の製造方法において、
前記半導体基板を切断する工程は、
前記第 1の面に、 前記半導体基板の切断ラインに沿った溝を形成すること、 及び、 前記溝がスリットとなるように、 前記第 2の面から前記溝の底部を除去すること、 を含んでもよい。
(17) この半導体装置の製造方法において、
前記溝を切削によつて形成してもよい。
(18) この半導体装置の製造方法において、
前記溝をエッチングによって形成してもよい。
(19) この半導体装置の製造方法において、
前記 （a) 工程で、 前記溝を前記凹部と同じプロセスで形成してもよい。 (20) この半導体装置の製造方法において、
前記溝を、 前記凹部よりも深く形成し、
前記半導体基板の前記第 2の面の研磨によつて、 前記溝の底部を除去してもよい。 (21) この半導体装置の製造方法において、
前記 （b) 工程で、 前記絶縁層を前記溝内にも設けてもよい。
(22) この半導体装置の製造方法において、 .
前記 （d) 工程で、 前記溝の底部に形成された前記絶縁層を、 前記第 2の面から突 出させ、
前記 （e) 工程で、 前記第 2のエツチャントによって、 前記溝の底部に形成された 前記絶縁層をエッチングして除去してもよい。
(23) この半導体装置の製造方法において、
前記溝の底部を除去する工程を、 前記溝内に、 前記半導体基板の材料が露出した状 態で行ってもよい。
(24) この半導体装置の製造方法において、
前記 （d) 工程で、 前記第 1のエッチヤン卜によって、 前記半導体基板の一部から 構成されてなる前記溝の底部をエッチングして除去してもよい。
(25) この半導体装置の製造方法において、
前記半導体基板を切断する工程を、切断された複数の半導体チップが脱落しないよ うに、 前記半導体基板の前記第 1の面を保持板に貼り付けて行ってもよい。 （26) この半導体装置の製造方法において、
前記溝を、前記複数の集積回路を有する複数の半導体チップを区画する領域のみに 形成してもよい。
(27)本発明に係る半導体装置の製造方法は、 上記方法により製造された複数の半 導体装置を積層し、 前記導電部を通して電気的接続を図ることを含む。
(28) 本発明に係る半導体装置は、 上記方法によって製造されてなる。
(29) 本発明に係る回路基板は、 上記半導体装置が実装されてなる。
(30) 本発明に係る電子機器は、 上記半導体装置を有する。 [図面の簡単な説明]
図 1 A〜図 1 Dは、本発明を適用した第 1の実施の形態に係る半導体装置の製造 方法を説明する図である。
図 2 A〜図 2 Dは、本発明を適用した第 1の実施の形態に係る半導体装置の製造 方法を説明する図である。 .
図 3 A〜図 3 Cは、本発明を適用した第 1の実施の形態に係る半導体装置の製造 方法を説明する図である。
図 4は、本発明を適用した第 1の実施の形態に係る半導体装置の製造方法を説明 する図である。
図 5は、本発明を適用した第 1の実施の形態に係る半導体装置の製造方法を説明 する図である。
図 6は、 本発明の第 1の実施の形態に係る回路基板を示す図である。
図 7は、 本発明の第 1の実施の形態に係る電子機器を示す図である。
図 8は、 本発明の第 1の実施の形態に係る電子機器を示す図である。
図 9 A〜図 9 Cは、本発明を適用した第 2の実施の形態に係る半導体装置の製造 方法を説明する図である。
図 1 0 〜図1 0 Bは、本発明を適用した第 3の実施の形態に係る半導体装置の 製造方法を説明する図である。
図 1 1 A〜図 1 1 Bは、本発明を適用した第 4の実施の形態に係る半導体装置の 製造方法を説明する図である。
図 1 2は、本発明を適用した第 5の実施の形態に係る半導体装置の製造方法を説 明する図である。
図 1 3は、本発明を適用した第 6の実施の形態に係る半導体装置の製造方法を説 明する図である。
[発明を実施するための最良の形態] T JPO細 02
6
以下、 本発明の実施の形態を、 図面を参照して説明する。
(第 1の実施の形態）
図 1 A〜図 3 Cは、本発明を適用した第 1の実施の形態に係る半導体装置の製造方 法を説明する図である。 本実施の形態では、 半導体基板 1 0を使用する。 図 1 Aに示 す半導体基板 1 0は、 半導体ウェハであるが半導体チップであってもよい。 半導体基 板 1. 0には、少なくとも 1つの（半導体ウェハには複数の、半導体チップには 1つの） 集積回路 （例えばトランジスタやメモリを有する回路） 1 2が形成されている。 半導 体基板 1 0には、複数の電極（例えばパッド） 1 4が形成されている。各電極 1 4は、 集積回路 1 2に電気的に接続されている。 各電極 1 4は、 アルミニウムで形成されて いてもよい。 電極 1 4の表面の形状は特に限定されないが矩形であることが多い。 半 導体基板 1 0が半導体ウェハである場合、 複数の半導体チップとなる各領域に、 2つ 以上 （1グループ） の電極 1 4が形成される。
半導体基板 1 0には、 1層又はそれ以上の層のパッシベーション膜 1 6， 1 8が形 成されている。 パッシベーシヨン膜 1 6 , 1 8は、 例えば、 S i 02、 S i N、 ポリイ ミド樹脂などで形成することができる。 図 1 Aに示す例では、 パッシベーシヨン膜 1 6上に、 電極 1 4と、 集積回路 1 2と電極を接続する配線 （図示せず） とが形成され ている。 また、他のパッシベ一シヨン E 1 8が電極 1 4の表面の少なくとも一部を避 けて形成されている。 パッシベーシヨン膜 1 8は、 電極 1 4の表面を覆って形成した 後、 その一部をエッチングして電極 1 4の一部を露出させてもよい。 エッチングには ドライエッチング及びゥエツトエッチングのいずれを適用してもよい。パッシベーシ ヨン膜 1 8のエッチングのときに、 電極 1 4の表面がエッチングされてもよい。 本実施の形態では、 半導体基板 1 0に、 その第 1の面 2 0から凹部 2 2 (図 1 C参 照）を形成する。第 1の面 2 0は、電極 1 4が形成された側の面である。凹部 2 2は、 集積回路 1 2の素子及び配線を避けて形成する。 図 1 Bに示すように、 電極 1 4に貫 通穴 2 4を形成してもよい。 貫通穴 2 4の形成には、 エッチング （ドライエッチング 又はウエットエッチング） を適用してもよい。 エッチングは、 リソグラフイエ程によ つてパターニングされたレジスト （図示せず） を形成した後に行ってもよい。 電極 1 4の下にパッシベ一シヨン膜 1 6が形成されている場合、 これにも貫通穴 2 6 (図 1 C参照）を形成する。電極 1 4のエッチングがパッシベーシヨン膜 1 6で止まる場合、 貫通穴 2 6の形成には、電極 1 4のエッチングに使用したエツチャントを別のエッチ ヤン卜に換えてもよい。 その場合、 再び、 リソグラフイエ程によってパ夕一ニングさ れたレジスト （図示せず） を形成してもよい。
図 1 Cに示すように、 貫通穴 2 4 (及び貫通穴 2 6 ) と連通するように、 半導体基 板 1 0に凹部 2 2を形成する。貫通穴 2 4 (及び貫通穴 2 6 )と凹部 2 2を合わせて、 凹部ということもできる。 凹部 2 2の形成にも、 エッチング （ドライエッチング又は ウエットエッチング） を適用することができる。 エッチングは、 リソグラフイエ程に よってパタ一ニングされたレジス卜 (図示せず) を形成した後に行ってもよい。 ある いは、 凹部 2 2の形成に、 レーザ （例えば C〇2レーザ、 YAGレーザ等） を使用して もよい。 レーザは、 貫通穴 2 4 , 2 6の形成に適用してもよい。 一種類のエッチヤン ト又はレーザによって、 凹部 2 2及び貫通穴 2 4， 2 6の形成を連続して行ってもよ い。
図 1 Dに示すように、 凹部 2 2の内側に絶縁層 2 8を形成する。 絶縁層 2 8は、 酸 化膜であってもよい。 例えば、 半導体基板 1 0の基材が S iである場合、 絶縁層 2 8 は S i 02であってもよいし S i Nであってもよい。絶縁層 2 8は、凹部 2 2の底面に 形成する。 絶縁層 2 8は、 凹部 2 2の内壁面に形成する。 'ただし、 絶縁層 2 8は、 凹 部 2 2を埋め込まないように形成する。 すなわち、 絶縁層 2 8によって凹部を形成す る。絶縁層 2 8は、パッシベ一シヨン膜 1 6の貫通穴 2 6の内壁面に形成してもよい。 絶縁層 2 8は、 パッシベーシヨン膜 1 8上に形成してもよい。
絶縁層 2 8は、 電極 1 4の貫通穴 2 4の内壁面に形成してもよい。 絶縁層 2 8は、 電極 1 4の一部 （例えばその上面） を避けて形成する。 電極 1 4の表面全体を覆って 絶縁層 2 8を形成し、 その一部をエッチング（ドライエッチング又はゥエツトエッチ ング） して、 電極 1 4の一部を露出させてもよい。 エッチングは、 リソグラフイエ程 によってパターニングされたレジスト （図示せず） を形成した後に行ってもよい。 次に、 絶縁層 2 8の内側に導電部 3 0 (図 2 B参照） を設ける。 導電部 3 0は、 C u又は Wなどで形成してもよい。 図 2 Aに示すように、 導電部 3 0の外層部 3 2を形 成した後に、 その中心部 3 4を形成してもよい。 中心部 3 4は、 C u， W, ド一プド ポリシリコン （例えば低温ポリシリコン） のいずれかで形成することができる。 外層 部 3 2は、 少なくともバリア層を含んでもよい。 バリア層は、 中心部 3 4又は次に説 明するシード層の材料が、 半導体基板 1 0 (例えば S i ) に拡散することを防止する ものである。 バリア層は、 中心部 3.4とは異なる材料 （例えば T i W、 T i N、 T a N) で形成してもよい。 中心部 3 4を電解メツキで形成する場合、 外層部 3 2は、 シ 一ド層を含んでもよい。シード層は、パリァ層を形成した後に形成する。シード層は、 中心部 3 4と同じ材料 （例えば C u) で形成する。 なお、 導電部 3 0 (少なくともそ の中心部 3 4 ) は、 無電解メツキやインクジェット方式によって形成してもよい。 図 2 Bに示すように、 外層部 3 2をパッシベーシヨン膜 1 8上にも形成した場合、 図 2 Cに示すように、外層部 3 2のパッシベーシヨン膜 1 8上の部分をエッチングす る。 外層部 3 2を形成した後、 中心部 3 4を形成することで、 導電部 3 0を設けるこ とができる。 導電部 3 0の一部は、 半導体基板 1 0の凹部 2 2内に位置する。 凹部 2 2の内壁面と導電部 3 0との間には絶縁層 2 8が介在するので、両者の電気的な接続 が遮断される。 導電部 3 0は、 電極 1 4と電気的に接続されている。 例えば、 電極 1 4の絶縁層 2 8からの露出部に導電部 3 0が接触していてもよい。導電部 3 0の一部 は、 パッシベーシヨン膜 1 8上に位置していてもよい。 導電部 3 0は、 電極 1 4の領 域内にのみ設けてもよい。 導電部 3 0は、 少なくとも凹部 2 2の上方で突出していて もよい。 例えば、 導電部 3 0は、 パッシベ一シヨン膜 1 8より突出していてもよい。 なお、 変形例として、 外層部 3 2をパッシベ一シヨン膜 1 8上に残した状態で、 中 心部 3 4を形成してもよい。その場合、 中心部 3 4と連続した層がパッシベーシヨン 膜 1 8の上方にも形成されるので、 その層はエッチングする。
図 2 Dに示すように、 導電部 3 0上に、 ろう材層 3 6を設けてもよい。 ろう材層 3 6は、 例えばハングで形成し、 軟ろう及び硬ろうのいずれで形成してもよい。 ろう材 層 3 6は、 導電部 3 0以外の領域をレジストで覆って形成してもよい。 以上の工程に よって、導電部 3 0よって又はこれにろう材層 3 6を加えてバンプを形成することが できる。
本実施の形態では、 図 3 Aに示すように、 半導体基板 1 0の第 2の面 （第 1の面 2 0とは反対側の面） 3 8を、 例えば機械研磨 ·研削及び化学研磨 ·研削の少なくとも 一つの方法によって削ってもよい。 この工程は、 凹部 2 2に形成された絶縁層 2 8が 露出する手前まで行う。 なお、 図 3 Aに示す工程を省略して、 次の図 3 Bに示す工程 .を行ってもよい。 .
図 3 Bに示すように、 半導体基板 1 0の第 2の面 3 8を、 絶縁層 2 8が露出するよ うにエッチングする。 また、 導電部 3 0 (詳しくはその凹部 2 2内の部分） が絶縁層 2 8に覆われた状態で突出するように、半導体基板 1 0の第 2の面 3 8をエッチング する。 エッチングは、 半導体基板 （例えば S iを基材とする。 ） 1 0に対するエッチ ング量が絶縁層（例えば S i 02で形成されている。） 2 8に対するエッチング量より も多くなる性質の第 1のエツチャントによって行う。 第 1のエツチャントは、 S F6 又は C F4又は C 1 2ガスであってもよい。 エッチングは、 ドライエッチング装置を使 用して行ってもよい。 あるいは、 第 1のエツチャントは、 フッ酸及び硝酸の混合液あ るいはフッ酸、 硝酸及び酢酸の混合液であってもよい。
図 3 Cに示すように、絶縁層 2 8のうち少なくとも凹部 2 2の底面に形成された部 分をエッチングする。 そして、 導電部 3 0を露出させる。 導電部 3 0の先端面が露出 し、 導電部 3 0の先端部の外周面が絶縁層 2 8に覆われていてもよい。導電部 3 0の 外層部 3 2 (例えばバリア層） もエッチングしてよい。 エッチングは、 導電部 3 0に 残留物を形成することなく少なくとも絶縁層 2 8をエッチングする性質の第 2のェ ッチャントによって行う。'第 2のエツチャントは、 導電部 3 0の材料 （例えば C u) と反応しない （又は反応が低い） ものを使用してもよい。 第 2のエツチャントは、 A r , C F4の混合ガス又は 02， C F 4の混合ガスであってもよい。 エッチングは、 ド ライエッチング装置を使用して行ってもよい。 あるいは、 第 2のエツチャントは、 フ ッ酸液又はフッ酸とフッ化アンモニゥムの混合液であってもよい。第 2のエッチヤン トによるエッチングは、 第 1のエツチャントによるエッチングよりも、 半導体基板 1 0に対するエッチング速度が遅くてもよい。 なお、 図 3 A〜図 3 Cの少なくともいずれか 1つの工程は、 半導体基板 1 0の第 1 の面 2 0の側に、例えば樹脂層や樹脂テープからなる補強部材を設けて行ってもよい。 以上の工程により、半導体基板 1 0の第 2の面 3 8から導電部 3 0を突出させるこ とができる。 突出した導電部 3 0は突起電極となる。 導電部 3 0は、 第 1及び第 2の 面 2 0、 3 8の貫通電極にもなつている。 本実施の形態によれば、 導電部 3 0を絶縁 層 2 8から露出.させるときに、 導電部 3 0に残留物を残さないので、 高品質の貫通電 極を形成することができる。
図 4に示すように、 半導体基板 1 0が半導体ウェハである場合、 それぞれの集積回 路 1 2 (図 1 A参照） に対応して凹部 2 2を形成し、 半導体基板 1 0を切断 （例えば ダイシング） してもよい。 切断には、 カツ夕 （例えばダイサ） 4 0又はレーザ （例え ば〇02レ一ザ、 YA Gレーザ等） を使用してもよい。
以上の工程により、半導体装置を製造することができる。また、図 5に示すように、 上述した方法により製造した複数の半導体装置を積層し、導電部 3 0を通してそれぞ れの電気的接続を図ってもよい。 本実施の形態は、 このような三次元実装を行うとき に効果的である。 図 5に示す半導体装置は、 複数の半導体基板 1 0を有する。 第 1の 面 2 0の方向に最も外側 （図 5では最も下） に位置する半導体基板 1 0は、 外部端子 (例えばハンダポール） 4 2を有する。外部端子 4 2は、樹脂層（例えば応力緩和層） 4 4上に形成された配線 4 6上に設けられている。配線 4 6は、第 1の面 2 0の側で、 導電 ¾5 3 0に接続されている。
図 6には、複数の半導体チップが積層されてなる半導体装置 1が実装された回路基 板 1 0 0 0が示されている。複数の半導体チップは、 上述した導電部 3 0によって電 気的に接続されている。 上述した半導体装置を有する電子機器として、 図 7にはノー ト型パーソナルコンピュータ 2 0 0 0が示され、図 8には携帯電話 3 0 0 0が示され ている。
(第 2の実施の形態）
図 9 A〜図 9 Cは、本発明を適用した第 2の実施の形態に係る半導体装置の製造方 法を説明する図である。 本実施の形態では、 半導体基板 1 0 (詳しくはその第 1の面 2 0 ) に溝 1 0 0を形成する。 溝 1 0 0は、 半導体基板 1 0の切断ラインに沿って形 成する。 溝 1 0 0は、 切削によって形成してもよいし、 エッチングによって形成して もよい。 溝 1 0 0は、 図 1 Cに示す凹部 2 2を形成する工程で、 凹部 2 2と同じプロ セスで （例えば同時に） 形成してもよい。 絶縁層 2 8を溝 1 0 0内に設けてもよい。 溝 1 0 0は、 凹部 2 2とほぼ同じ深さであってもよいし、 凹部 2 2よりも深くてもよ いし、 凹部 2 2よりも浅くても.よい。 . その後、 第 1の実施の形態で説明した図 3 A〜図 3 Cに示す工程を行う。 図 9 A〜 図 9 Cは、 それぞれ、 図 3 A〜図 3 Cに示す工程を行ったときの溝 1 0 0付近の構造 を示す図である。 例えば、 図 3 Aに示す工程を行って、 半導体基板 1 0の第 2の面 3 8を絶縁層 2 8の手前まで研磨する （図 9 A参照） 。 また、 図 3 Bに示す工程を行つ て、 図 9 Bに示すように、 溝 1 0 0の底部に形成された絶縁層 2 8を、 第 2の面 3 8 から突出させる。
そして、 図 3 Cに示す工程を行って、 図 9 Cに示すように、 第 2のエツチャントに よって、 溝 1 0 0の底部に形成された絶縁層 2 8をエッチングして除去する。 こうし て、 第 2の面から溝 1 0 0の底部が除去され、 溝 1 0 0がスリット 1 0 2となる。 す なわち、 半導体基板 1 0 0が、 溝 1 0 0に沿って切断される。
本実施の形態によれば、 簡単に半導体基板 1 0の切断が可能である。 また、 半導体 基板 1 0の最終的な切断は、 第 2のエツチャントによって行うので、 チッピングが生 じにくレ^ さらに、 本実施の形態では、 溝 1 0 0内に絶縁層 2 8を形成するので、 半 導体チップは側面に絶縁層 2 8を有する。 したがって、 この半導体チップは、 エッジ ショートが生じにくくなつている。 その他の内容は、 第 1の実施の形態で説明した内 容が該当する。
(第 3の実施の形態）
図 1 0 〜図1 0 Bは、本発明を適用した第 3の実施の形態に係る半導体装置の製 造方法を説明する図である。 本実施の形態では、 図 1 O Aに示すように、 溝 1 0 0の 底部を除去する工程を、 溝 1 0 0内に半導体基板 1 0の材料が露出した状態で行う。 例えば、図 I Dに示す絶縁層 2 8を凹部 2 2内に形成する工程を行った後に溝 1 0 0 を形成してもよいし、絶縁層 2 8が付着しないように溝 1 0 0内にレジスト等を設け ておいてもよいし、 溝 1 0 0内に入り込んだ絶縁層 2 8を除去してもよい。 それ以外 の内容は、 第 2の実施の形態で説明した内容が該当する。
本実施の形態では、 第 1の実施の形態で説明した図 3 βの工程を行って、 第 1のェ ッチャントによって、半導体基板 1 0の一部から構成されてなる溝 1 0 0の底部をェ ツチングして除去する。 こうして、 図 1 0 Βに示すように、 第 2の面から溝 1 0 0の 底部が除去され、溝 1 0 0がスリット 1 0 2となる。すなわち、半導体基板 1 0 0が、 溝 1 0 0に沿って切断される。 その他の内容は、 第 1及び第 2の実施の形態で説明し た内容が該当する。
(第 4の実施の形態）
図 1 1八〜図1 1 Bは、本発明を適用した第 4の実施の形態に係る半導体装置の製 造方法を説明する図である。本実施の形態では、図 1 1 Αに示すように、溝 1 1 0を、 凹部 2 2よりも深く形成する。凹部 2 2よりも深い溝 1 1 0は、エッチングの性質（幅 が大きいほど深く進行する性質） を利用して容易に形成することができる。
そして、 図 1 1 Bに示すように、 半導体基板 1 0の第 2の面 3 8の研磨 （図 3 Aを 使用した説明参照） によって、 溝 1 1 0の底部を除去する。 こうして、 第 2の面から 溝 1 1 0の底部が除去され、 溝 1 1 0がスリット 1 1 2となる。 すなわち、 半導体基 板 1 0 0が、 溝 1 1 0に沿って切断される。 その他の内容は、 第 1、 第 2及び第 3の 実施の形態で説明した内容が該当する。 また、 本実施の形態では、 溝 1 1 0内に絶縁 層 2 8が形成された状態で半導体基板 1 0を切断したが、半導体基板 1 0の材料が溝 1 1 0内に露出した状態で半導体基板 1 0の切断を行ってもよい。
(第 5の実施の形態）
図 1 2は、本発明を適用した第 5の実施の形態に係る半導体装置の製造方法を説明 する図である。 本実施の形態の内容は、 第 2から第 4のいずれの実施の形態にも適用 することができる。 本実施の形態では、 溝 1 2 0を、 複数の集積回路 1 2 (図 1 A参 照） を有する複数の半導体チップを区画する領域のみに形成する。 こうすることで、 半導体基板 1 0の不要な部分 （例えば外周端部） が、 バラバラにならず、 製品となる 半導体チップの破損を防止することができる。
(第 6の実施の形態）
図 1 3は、本発明を適用した第 6の実施の形態に係る半導体装置の製造方法を説明 する図である。 本実施の形態では、 半導体基板 1 0を切断する工程を、 半導体基板 1 0の第 1の面 2 0を保持板 1 3 0に貼り付けて行う。 保持板 1 3 0は Γ粘着テープ又 は粘着シートであってもよい。 これによれば、 半導体基板 1 0を切断しても、 複数の 半導体チップが脱落しない。本実施の形態の内容は、 第 1から第 5のいずれの実施の 形態にも適用可能である。
本発明は、 上述した実施の形態に限定されるものではなく、 種々の変形が可能であ る。 例えば、 本発明は、 実施の形態で説明した構成と実質的に同一の構成 （例えば、 機能、 方法及び結果が同一の構成、 あるいは目的及び結果が同一の構成） を含む。 ま た、 本発明は、 実施の形態で説明した構成の本質的でない部分を置き換えた構成を含 む。 また、 本発明は、 実施の形態で説明した構成と同一の作用効果を奏する構成又は 同一の目的を達成することができる構成を含む。 また、 本発明は、 実施の形態で説明 した構成に公知技術を付加した構成を含む。

Claims

請 求 の 範 囲
1. (a) 集積回路が形成された半導体基板に第 1の面から凹部を形成し、
(b) 前記凹部の底面及び内壁面に絶縁層を設け、
(c) 前記絶縁層の内側に導電部を設け、
( d ) 前記半導体基板に対するェッチング量が前記絶縁層に対するェッチング量よ りも多くなる性質の第 1のエツチヤントによって、前記半導体基板の前記第 1の面と は反対側の第 2の面をエッチングし、前記絶縁層にて覆われた状態で前記導電部を突 出させ、
(e) 前記導電部に残留物を形成することなく少なくとも前記絶縁層をエッチング する性質の第 2のエツチャントによって、前記絶縁層のうち少なくとも前記凹部の前 記底面に形成された部分をエッチングして前記導電部を露出させることを含む半導 体装置の製造方法。
2. 請求項 1記載の半導体装置の製造方法において、
前記第 1のエツチャントは、 SF6又は CF4又は C 12ガスである半導体装置の製造 方法。
3. 請求項 2記載の半導体装置の製造方法において、
前記 （d) 工程を、 ドライエッチング装置を使用して行う半導体装置の製造方法。
4. 請求項 1記載の半導体装置の製造方法において、
前記第 1のエツチャントは、 フッ酸及び硝酸の混合液あるいはフッ酸、 硝酸及び酢 酸の混合液である半導体装置の製造方法。
5. 請求項 1記載の半導体装置の製造方法において、
前記第 2のエツチャントは、 Ar, CF4の混合ガス又は〇2, CF4の混合ガスで ある半導体装置の製造方法。
6. 請求項 5記載の半導体装置の製造方法において、
前記 （e) 工程を、 ドライエッチング装置を使用して行う半導体装置の製造方法。
7. 請求項 1記載の半導体装置の製造方法において、 前記第 2のエツチャントは、 フッ酸液又はフッ酸とフッ化アンモニゥムの混合液で ある半導体装置の製造方法。
8. 請求項 1記載の半導体装置の製造方法において、
前記絶縁層を S i 02又は S i Nで形成する半導体装置の製造方法。
9. 請求項 1記載の半導体装置の製造方法において、
前記 （e) 工程で、 前記導電部の外層部もエッチングする半導体装置の製造方法。
10. 請求項 9記載の半導体装置の製造方法において、
前記導電部の前記外層部を、 中心部とは異なる材料で形成する半導体装置の製造方 法。
11. 請求項 10記載の半導体装置の製造方法において、
前記導電部の前記中心部を C u， W， ド一プドポリシリコンのいずれかで形成する 半導体装置の製造方法。
12. 請求項 10記載の半導体装置の製造方法において、
前記導電部の前記外層部の少なくとも一部を T i W、 T i Nまたは T aNで形成す る半導体装置の製造方法。
13. 請求項 1記載の半導体装置の製造方法において、
前記 （d) 工程の前に、 前記半導体基板の前記第 2の面を前記絶縁層の手前まで研 磨することをさらに含む半導体装置の製造方法。
14. 請求項 1記載の半導体装置の製造方法において、
前記 （e) 工程のエッチングは、 前記 （d) 工程のエッチングよりも、 前記半導体 基板に対するエッチング速度が遅い半導体装置の製造方法。
15. 請求項 1記載の半導体装置の製造方法において、
前記半導体基板は、 半導体ウェハであり、 複数の前記集積回路が形成され、 それぞ れの前記集積回路に対応して前記凹部を形成し、
前記半導体基板を切断することをさらに含む半導体装置の製造方法。
16. 請求項 15記載の半導体装置の製造方法において、
前記半導体基板を切断する工程は、 前記第 1の面に、 前記半導体基板の切断ラインに沿った溝を形成すること、 及び、 前記溝がスリツトとなるように、 前記第 2の面から前記溝の底部を除去すること、 を含む半導体装置の製造方法。
1 7 . 請求項 1 6記載の半導体装置の製造方法において、
前記溝を切削によって形成する半導体装置の製造方法。
1 8 . 請求項 1 6記載の半導体装置の製造方法において、 .
前記溝をエツチングによつて形成する半導体装置の製造方法。
1 9 . 請求項 1 6記載の半導体装置の製造方法において、
前記 （a ) 工程で、 前記溝を前記凹部と同じプロセスで形成する半導体装置の製造 方法。
2 0 . 請求項 1 6記載の半導体装置の製造方法において、
前記 （d) 工程の前に、 前記半導体基板の前記第 2の面を前記絶縁層の手前まで研 磨することをさらに含み、
前記溝を、 前記凹部よりも深く形成し、
前記半導体基板の前記第 2の面の研磨によって、前記溝の底部を除去する半導体装 置の製造方法。
2 1 . 請求項 1 6記載の半導体装置の製造方法において、
前記 （b ) 工程で、 前記絶縁層を前記溝内にも設ける半導体装置の製造方法。
2 2 . 請求項 2 1記載の半導体装置の製造方法において、
前記 （d) 工程で、 前記溝の底部に形成された前記絶縁層を、 前記第 2の面から突 出させ、
前記 （e ) 工程で、 前記第 2のエツチャントによって、 前記溝の底部に形成された 前記絶縁層をエッチングして除去する半導体装置の製造方法。
2 3 . 請求項 1 6記載の半導体装置の製造方法において、
前記溝の底部を除去する工程を、 前記溝内に、 前記半導体基板の材料が露出した状 態で行う半導体装置の製造方法。
2 4. 請求項 2 3記載の半導体装置の製造方法において、 前記 （d ) 工程で、 前記第 1のエツチャントによって、 前記半導体基板の一部から 構成されてなる前記溝の底部をエッチングして除去する半導体装置の製造方法。
2 5 . 請求項 1 6記載の半導体装置の製造方法において、
前記半導体基板を切断する工程を、切断された複数の半導体チップが脱落しないよ うに、前記半導体基板の前記第 1の面を保持板に貼り付けて行う半導体装置の製造方 法。 . .
2 6 . 請求項 1 6記載の半導体装置の製造方法において、
前記溝を、前記複数の集積回路を有する複数の半導体チップを区画する領域のみに 形成する半導体装置の製造方法。
2 7 .請求項 1から請求項 2 6のいずれかに記載の方法により製造された複数の半導 体装置を積層し、前記導電部を通して電気的接続を図ることを含む半導体装置の製造 方法。
2 8 .請求項 1から請求項 2 6のいずれかに記載の方法によって製造されてなる半導 体装置。
2 9 . 請求項 2 7記載の方法によって製造されてなる半導体装置。
3 0 . 請求項 2 8記載の半導体装置が実装されてなる回路基板。
3 1 . 請求項 2 9記載の半導体装置が実装されてなる回路基板。
3 2 . 請求項 2 8記載の半導体装置を有する電子機器。
3 3 . 請求項 2 9記載の半導体装置を有する電子機器。
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