JP2005101290A - 半導体ウエーハの分割方法 - Google Patents

半導体ウエーハの分割方法 Download PDF

Info

Publication number
JP2005101290A
JP2005101290A JP2003333341A JP2003333341A JP2005101290A JP 2005101290 A JP2005101290 A JP 2005101290A JP 2003333341 A JP2003333341 A JP 2003333341A JP 2003333341 A JP2003333341 A JP 2003333341A JP 2005101290 A JP2005101290 A JP 2005101290A
Authority
JP
Japan
Prior art keywords
semiconductor wafer
groove
semiconductor
dividing
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003333341A
Other languages
English (en)
Inventor
Puriwassa Karl
カール・プリワッサ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Abrasive Systems Ltd filed Critical Disco Abrasive Systems Ltd
Priority to JP2003333341A priority Critical patent/JP2005101290A/ja
Priority to DE102004044946A priority patent/DE102004044946B4/de
Priority to CNA2004100787935A priority patent/CN1601705A/zh
Priority to SG200405126-4A priority patent/SG130941A1/en
Priority to US10/947,241 priority patent/US20050070074A1/en
Publication of JP2005101290A publication Critical patent/JP2005101290A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B24B7/228—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/02—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills
    • B28D5/022—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills by cutting with discs or wheels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

【課題】 結晶方位の識別性とＩＤマークの情報の認識性とを喪失させないで効率よく分割できるようにすること。
【解決手段】半導体ウエーハ１０の外周領域をわずかに残し、半導体チップの仕上がり厚さに相当する深さの溝１５をストリートに沿って形成する溝形成工程と、該溝１５が形成された半導体ウエーハ１０の表面に保護部材１６を配設する保護部材配設工程と、前記半導体ウエーハ１０の裏面を研削して前記溝１５を表出させ、前記半導体ウエーハ１０を個々の半導体チップに分割する分割工程とから少なくとも構成されることにより、その後の半導体ウエーハ１０の裏面を研削水を供給しながら研削して分割する工程において、外周端縁から汚れた研削水が切削溝に浸透して半導体チップを汚染する虞がなく、しかも、ＩＤマーク１４の情報の認識性と、結晶方位を示すノッチ１３の識別性とを喪失させないで、効率よく分割する。
【選択図】 図６

Description

本発明は、例えば、ＩＣ、ＬＳＩ等の半導体チップがストリートにより区画されて複数形成された半導体ウエーハを、先にダイシング装置によりストリートに沿ってダイシングし、その後に半導体ウエーハの裏面を研削装置によって研削して各半導体チップ毎に分割する半導体ウエーハの分割方法に関するものである。
この種のＩＣ、ＬＳＩ等の半導体チップが複数形成された半導体ウエーハは、ダイシング装置などの分割装置によって個々の半導体チップに分割され携帯電話、パソコンなどの電気機器の回路に組み込まれて広く利用されるものである。
ところで、この種の電気機器は、小型化および軽量化が進んでいて、半導体チップの厚さを薄くすることが要求されており、その厚さを１００μｍ以下、５０μｍ以下に薄くする技術としてＤＢＧと称する技術が知られている。
しかしながら、このＤＢＧは、半導体ウエーハの表面に形成されたストリートに沿って半導体チップの仕上がり厚さに相当する深さの溝を形成し、その後半導体ウエーハの表面にテープ等の保護部材を配設し、半導体ウエーハの裏面を研削して溝を裏面に表出させることで個々の半導体チップに分割する技術であることから、次のような問題点がある。
(1) 切削ブレードによって半導体ウエーハの表面に形成されたストリートに沿って溝を形成する際に、半導体ウエーハの外周から三角形状の微細な端材が飛散して切削ブレードを損傷させるばかりでなく、飛散した微細な端材がチャックテーブル上に落下し、次の半導体ウエーハをチャックテーブルに保持させた際、半導体ウエーハが損傷する虞がある。
(2) 半導体ウエーハの外周に、厚み、ストリート間隔、ストリート幅等の情報を示すＩＤマークが形成されている場合に、切削ブレードでＩＤマークに溝を形成すると、情報を認識することが出来なくなる。
(3) 半導体ウエーハの裏面を研削している際に、半導体ウエーハの外周から汚れた研削水が研削溝に浸透して半導体チップを汚染する虞がある。
(4) 半導体ウエーハの裏面を研削している際に、半導体ウエーハの外周から三角形状の微細な端材が複数箇所に渡って欠落して飛散するので、結晶方位を示すノッチと区別が付かなくなり、次工程での作業に支障を来す虞がある。
また、ウエーハの周縁部を残して半導体チップが形成されている内方部分をダイシングする技術が公知になっている。この公知の技術は、半導体ウエーハの外端を検知する手段を備えたダイシング装置を用い、その検知手段で検知したウエーハ外端のデータを記憶させ、この記憶データに基づき、ダイシングラインに沿った前記外端の一方から一定の範囲内方から切削を開始し、前記外端の他方から一定の範囲内方までを切削して、前記夫々の外端から一定の範囲内方までの外周部では、ウエーハを厚さ方向に少なくとも部分的に残し、前記外周部から内方ではフルダイシングを行うようにしたものであり、切削によって小片が分離されないため半導体チップ或いはブレードの損傷を防止することができるというものである。
特開２００２−４３２５４号公報
しかしながら、この公知のダイシング技術において適用される半導体ウエーハは、結晶方位を示すオリフラを有し、しかも、ダイシングテープを介してリング状のフレームに固定し、該フレームと一緒にダイシングテープをカッティングテーブルに吸着させてフルダイシングするものであり、そのフルダイシングの際に外周部から小片が分離して飛散するのを防止するだけのことであるが、半導体ウエーハを最初から、例えば５０μｍ以下の半導体チップの仕上がり厚さに形成した場合に、半導体チップの回路形成工程で、ウエーハが薄過ぎることにより、全体的に撓みが生じその処理（フォトレジストの塗布および洗浄除去など）と取扱（乾燥または搬送など）とに重大な支障を来すものである。
また、フルダイシング後に、ウエーハの外周部にダイシングしない部分が残っていることから、裏面側を削って厚さを更に薄く形成すべく表面側に保護部材を取り付けることができても、各半導体チップ部分は既に個別に分割されているので、その分割された状態の半導体チップの裏面に研削砥石を当接させて研削することは困難なのである。
従来例の半導体ウエーハの分割方法において、解決しようとする課題は、半導体ウエーハの厚みを半導体チップの回路形成工程に支障を来さない厚みに形成すると共に、外周縁部にＩＤマークを形成すると共に外周端縁に結晶方位を示すノッチを形成しておき、その後、薄い半導体チップに分割するに当たって、ダイシング工程でも研削工程でも、外周縁部から三角形状の小片が分離飛散しないようにし、且つ結晶方位の識別性とＩＤマークの情報の認識性とを喪失させないで効率よく分割できるようにすることである。
本発明は、表面に複数の半導体チップがストリートによって区画されて形成された半導体ウエーハを個々の半導体チップに分割する半導体ウエーハの分割方法であって、前記半導体ウエーハの外周領域をわずかに残し、半導体チップの仕上がり厚さに相当する深さの溝をストリートに沿って形成する溝形成工程と、該溝が形成された半導体ウエーハの表面に保護部材を配設する保護部材配設工程と、前記半導体ウエーハの裏面を研削して前記溝を表出させ、前記半導体ウエーハを個々の半導体チップに分割する分割工程とから少なくとも構成されること、を最も主要な特徴とする半導体ウエーハの分割方法である。
本発明の半導体ウエーハの分割方法は、前記半導体ウエーハの外周領域の所要位置に少なくともＩＤマークが施されており、前記溝形成工程において該ＩＤマークを避けて溝が形成されること、を付加的な要件として含むものである。
本発明の半導体ウエーハの分割方法においては、ストリートに沿って切削する溝を、半導体ウエーハの外周領域をわずかに残して形成するので、切削溝が外周端縁に至っていないため、その後の半導体ウエーハの裏面を研削水を供給しながら研削して分割する工程において、外周端縁から汚れた研削水が切削溝に浸透して半導体チップを汚染する虞がないばかりでなく、外周領域に形成したＩＤマークを傷つけないため情報の認識性が失われず、且つ半導体ウエーハの外周端縁から三角形状の微細な端材が飛散せず、結晶方位を示すノッチの識別性が失われることはない。
半導体ウエーハの厚みを半導体チップの回路形成工程とその後の取扱に支障を来さない程度の厚みに形成し、半導体チップを区画するストリートに沿って、半導体チップの仕上がり厚さに相当する切削溝を半導体ウエーハの外周領域をわずかに残して形成し、その半導体ウエーハの裏面を研削して表面側から形成した切削溝を裏面側に表出させることによって、半導体ウエーハに形成した半導体チップを個別に分割して、予定した薄型の半導体チップを形成できるのであり、また、半導体ウエーハの外周領域にＩＤマークを形成しておき、薄い半導体チップに分割するに当たって、ダイシング工程でも研削工程でも、結晶方位の識別性とＩＤマークの情報の認識性とを喪失させないで効率よく分割できることを、実現化したものである。
本発明に係る半導体ウエーハの分割方法について、図面を参照しながら説明すると、図１は、分割方法に使用される１例のダイシング装置を示す斜視図であり、該ダイシング装置１は、少なくとも半導体ウエーハを載置するチャックテーブル２と、該載置された半導体ウエーハを切削するブレード３を備えた切削手段４と、半導体ウエーハの状態、即ち、ウエーハの大きさ、表面に形成された半導体チップの大きさ、ストリートの状態等を検出するアライメント手段５を有すると共に、チャックテーブル２に対する半導体ウエーハの供給手段６等を有するものである。なお、半導体ウエーハは、複数枚がカセット７に収納されてダイシング装置１の所要位置にセットされる。
図２に、本発明で分割される半導体ウエーハを示してある。この半導体ウエーハ１０はその表面側に複数の半導体チップ１１が整列した状態で、且つストリート１２によって区分されて形成され、ウエーハの結晶方位を示すノッチ１３が端縁に形成されると共に、該ノッチ１３の近傍にＩＤマーク１４が設けられたものである。
この場合のＩＤマーク１４は、半導体ウエーハ１０の態様または状態が記録されたものであり、その態様または状態は、例えば、ウエーハの大きさ、半導体チップ１１の種類・大きさ・仕上がり厚さ、縦・横のストリート１２の状態（幅・間隔）等であって、ＩＤマーク１４を読み取ることにより、その半導体ウエーハ１０について、切削または研削が設定された手順で適正に行われるのである。
まず、最初の工程（ステップ）として、ダイシング装置１のチャックテーブル２に載置された半導体ウエーハ１０は、アライメント手段５によってストリート１２の位置が検出され、切削領域において、図３に示したように、切削手段４のブレード３により半導体ウエーハ１０の外周領域をわずかに残し、半導体チップ１１の仕上がり厚さに相当する深さの溝１５を各ストリート１２に沿って切削して形成するのである。
つまり、半導体チップ１１の最終的な仕上がり厚さが、例えば、１００μｍであれば溝１５の深さを１００〜１０５μｍにし、５０μｍであれば５０〜５５μｍの深さの溝１５を形成するのであり、半導体ウエーハ１０の厚みは、当然のこととして形成される溝１５の深さよりも厚い、例えば、略倍近い厚みを有するのであって、溝１５の切削形成は、要するに外周部を残した「ハーフカット」なのであり、溝１５が形成された後でも、ウエーハ１０は簡単には割れたりしないし、ＩＤマーク１４を切ることもないのであり、情報の認識性が失われないのである。なお、切削に使用されるブレード３は径の小さいもの、例えば、１〜２インチ程度のものが好ましい。
このように溝１５の形成工程（ステップ）が終了した後に、図４に示したように、その溝１５が形成された半導体ウエーハ１０の表面側に粘着剤を有する保護テープ等からなる保護部材１６を貼着して配設する。この場合の粘着剤は、その後の剥離工程で粘着成分が半導体ウエーハ１０の表面に残らないようにするため、紫外線照射型の保護テープ、即ちＵＶテープを使用するのが好ましい。保護部材１６を配設した半導体ウエーハ１０は、次の分割工程（ステップ）に移行される。
この分割工程（ステップ）は、例えば、図５に示したような研削装置２０によって遂行される。この研削装置２０は、少なくともチャックテーブル２１と、研削砥石２２と、該研削砥石２２を駆動する駆動部２３と、該駆動部２３を支持し上下方向の移動をガイドするガイド部２４と、駆動部２３を上下方向に精密に移動させる移動用駆動部２５を備えている。
そして、保護部材１６を配設した半導体ウエーハ１０は、裏返しにして裏面を上にし、保護部材１６をチャックテーブル２１に当接させて載置固定し、研削水を供給しながら研削砥石２２を駆動して半導体ウエーハ１０の裏面側を研削し、図６に示したように、表面側から切削形成した溝１５が露出するまで全面的に均等に研削する。
このように半導体ウエーハ１０の裏面側を研削することによって、該半導体ウエーハ１０の表面側に形成された半導体チップ１１がそれぞれ個別に分割され、しかも溝１５の深さに対応した厚み、即ち、仕上がり厚みをもった半導体チップ１１に分割されることになるのである。
この分割工程（ステップ）において、半導体ウエーハ１０の裏面側を研削砥石２２で研削水を供給しながら研削しても、ストリートに沿って形成した各溝１５が半導体ウエーハ１０の外周端縁まで達していないので、汚れた研削水が半導体ウエーハ１０の外周端縁から内部に浸透して半導体チップを汚染する虞がないばかりでなく、半導体ウエーハ１０の外周端縁から三角形状の微細な端材が欠落する虞もなくなるのであり、結晶方位を示すノッチ１３の識別性が失われることはないのである。
分割工程（ステップ）終了後に、研削装置２０から半導体ウエーハ１０をピックアップし、図７に示したように、研削した裏面側を下に向け保護部材１６を上側にし、結晶方位を示すノッチ１３に基づき適正な方向付けをして、ダイシングフレームと称するフレーム１７にダイシングテープと称する伸張テープ１８を介して貼着載置させ、図８に示したように、保護部材１６を剥離する。なお、フレーム１７には、貼着載置させた半導体ウエーハ１０の結晶方位を示す位置決めを兼ねた切り欠き部１９が設けられており、ＩＤマーク１４の情報と相俟って次工程での種々の作業がスムーズに遂行されるのである。
本発明に係る半導体ウエーハの分割方法は、半導体チップの回路形成工程とその後の取扱に支障を来さない程度の厚みに半導体ウエーハを形成し、半導体チップを区画するストリートに沿ってダイシング装置で切削する際に、半導体チップの仕上がり厚さに相当する切削溝を半導体ウエーハの外周領域をわずかに残して形成し、その半導体ウエーハの裏面を研削して切削溝を裏面側に表出させることによって、半導体ウエーハを半導体チップに分割して、予定した薄型の半導体チップを形成できるのであり、また、ダイシング工程でも研削工程でも、半導体ウエーハの外周領域に形成したＩＤマークの情報の認識性と、外周端縁に形成した結晶方位を示すノッチの識別性とを喪失させないで、薄型の半導体チップに効率よく分割することができるのであり、小型・薄型化の半導体チップの製造に広く利用することができるのである。
本発明の具体的な実施例に係る半導体ウエーハの分割方法に使用されるダイシング装置を示した斜視図である。 同実施例の分割に適用される半導体ウエーハを示した斜視図である。 同実施例においてダイシング装置により溝切削工程後の半導体ウエーハを示した斜視図である。 同実施例において溝切削工程後に該溝切削面に保護部材を配設した状態の半導体ウエーハの裏面側を示した斜視図である。 同実施例に係る半導体ウエーハの分割方法に使用される研削装置の要部のみを示した斜視図である。 同実施例において研削装置により裏面側を研削して切削溝を表出させた状態の半導体ウエーハを示した斜視図である。 同実施例において裏面側を研削して切削溝を表出させた半導体ウエーハを反転させて示した斜視図である。 同反転させた半導体ウエーハをダイシングフレームに取り付け保護部材を剥離して示した斜視図である。
符号の説明
１ ダイシング装置
２、２１ チャックテーブル
３ ブレード
４ 切削手段
５ アライメント手段
６ 半導体ウエーハの供給手段
７ カセット
１０ 半導体ウエーハ
１１ 半導体チップ
１２ ストリート
１３ ノッチ
１４ ＩＤマーク
１５ 溝（切削溝）
１６ 保護部材
１７ フレーム
１８ 伸長テープ
１９ 切り欠き部
２０ 研削装置
２２ 研削砥石
２３ 駆動部
２４ ガイド部
２５ 移動用駆動部

Claims (2)

  1. 表面に複数の半導体チップがストリートによって区画されて形成された半導体ウエーハを個々の半導体チップに分割する半導体ウエーハの分割方法であって、
    前記半導体ウエーハの外周領域をわずかに残し、半導体チップの仕上がり厚さに相当する深さの溝をストリートに沿って形成する溝形成工程と、
    該溝が形成された半導体ウエーハの表面に保護部材を配設する保護部材配設工程と、
    前記半導体ウエーハの裏面を研削して前記溝を表出させ、前記半導体ウエーハを個々の半導体チップに分割する分割工程と
    から少なくとも構成される半導体ウエーハの分割方法。
  2. 前記半導体ウエーハの外周領域の所要位置に少なくともＩＤマークが施されており、
    前記溝形成工程において該ＩＤマークを避けて溝が形成される
    請求項１に記載の半導体ウエーハの分割方法。
JP2003333341A 2003-09-25 2003-09-25 半導体ウエーハの分割方法 Pending JP2005101290A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003333341A JP2005101290A (ja) 2003-09-25 2003-09-25 半導体ウエーハの分割方法
DE102004044946A DE102004044946B4 (de) 2003-09-25 2004-09-16 Verfahren zum Trennen eines Halbleiterwafers
CNA2004100787935A CN1601705A (zh) 2003-09-25 2004-09-17 半导体晶片的分割方法
SG200405126-4A SG130941A1 (en) 2003-09-25 2004-09-17 Method for dicing semiconductor wafer
US10/947,241 US20050070074A1 (en) 2003-09-25 2004-09-23 Method for dicing semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003333341A JP2005101290A (ja) 2003-09-25 2003-09-25 半導体ウエーハの分割方法

Publications (1)

Publication Number Publication Date
JP2005101290A true JP2005101290A (ja) 2005-04-14

Family

ID=34373120

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003333341A Pending JP2005101290A (ja) 2003-09-25 2003-09-25 半導体ウエーハの分割方法

Country Status (5)

Country Link
US (1) US20050070074A1 (ja)
JP (1) JP2005101290A (ja)
CN (1) CN1601705A (ja)
DE (1) DE102004044946B4 (ja)
SG (1) SG130941A1 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273941A (ja) * 2006-03-07 2007-10-18 Sanyo Semiconductor Co Ltd 半導体装置の製造方法
JP2011096867A (ja) * 2009-10-30 2011-05-12 Lintec Corp 半導体チップの中間体、半導体ウエハの加工装置及び加工方法
JP2012089762A (ja) * 2010-10-21 2012-05-10 Disco Abrasive Syst Ltd 積層セラミックスコンデンサー基板の分割方法
JP2015046420A (ja) * 2013-08-27 2015-03-12 株式会社ディスコ ウエーハの管理方法
US9059225B2 (en) 2009-03-31 2015-06-16 Semiconductor Components Industries, Llc Semiconductor device and the method of manufacturing the same
JP2017157679A (ja) * 2016-03-01 2017-09-07 株式会社ディスコ パッケージウェーハの製造方法及びパッケージウェーハ
JP2017216274A (ja) * 2016-05-30 2017-12-07 株式会社ディスコ ウェーハの加工方法
JP2018081950A (ja) * 2016-11-14 2018-05-24 株式会社ディスコ ウエーハの加工方法
JP2018148140A (ja) * 2017-03-08 2018-09-20 株式会社ディスコ 研削装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4093930B2 (ja) * 2003-07-17 2008-06-04 株式会社東京精密 フレーム搬送プローバ
JP2005223244A (ja) * 2004-02-09 2005-08-18 Tokyo Seimitsu Co Ltd チップの飛び出し位置検出方法
JP2007123687A (ja) * 2005-10-31 2007-05-17 Tokyo Seimitsu Co Ltd 半導体ウェーハ裏面の研削方法及び半導体ウェーハ研削装置
JP2009090429A (ja) * 2007-10-10 2009-04-30 Disco Abrasive Syst Ltd マイクロマシンデバイスの加工方法
JP5296386B2 (ja) * 2008-01-11 2013-09-25 株式会社ディスコ 積層デバイスの製造方法
JP2009224454A (ja) * 2008-03-14 2009-10-01 Disco Abrasive Syst Ltd 光デバイスの製造方法
CN101740335B (zh) * 2008-11-14 2011-05-04 中芯国际集成电路制造(北京)有限公司 半导体制造设备和半导体结构的刻蚀方法
US9577642B2 (en) * 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
CN102087985B (zh) * 2009-12-03 2013-03-13 无锡华润上华半导体有限公司 晶圆缺陷的检测方法
JP6084883B2 (ja) * 2013-04-08 2017-02-22 株式会社ディスコ 円形板状物の分割方法
CN104925741B (zh) * 2014-03-20 2017-03-01 中芯国际集成电路制造(上海)有限公司 一种mems器件切割方法
JP6385131B2 (ja) * 2014-05-13 2018-09-05 株式会社ディスコ ウェーハの加工方法
CN104517804B (zh) * 2014-07-29 2017-10-24 上海华虹宏力半导体制造有限公司 太鼓减薄工艺的去环方法
TWI566290B (zh) * 2015-05-22 2017-01-11 Circular splitting method
KR102468793B1 (ko) * 2016-01-08 2022-11-18 삼성전자주식회사 반도체 웨이퍼, 반도체 구조체 및 이를 제조하는 방법
CN107619019A (zh) * 2016-07-15 2018-01-23 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制造方法和电子装置
US10109475B2 (en) * 2016-07-29 2018-10-23 Semiconductor Components Industries, Llc Semiconductor wafer and method of reducing wafer thickness with asymmetric edge support ring encompassing wafer scribe mark
CN106626107A (zh) * 2016-11-25 2017-05-10 中国电子科技集团公司第五十五研究所 一种轮式金刚刀划片方法
CN107180891A (zh) * 2017-04-11 2017-09-19 中国电子科技集团公司第十研究所 一种红外探测器的划片方法
US10643951B2 (en) 2017-07-14 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mini identification mark in die-less region of semiconductor wafer
KR20220058042A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 반도체 웨이퍼 및 그 제조 방법
CN112295623B (zh) * 2020-11-02 2021-10-08 苏州汉骅半导体有限公司 微流芯片及其制造方法
CN115319563B (zh) * 2022-08-30 2024-01-19 上海积塔半导体有限公司 固定装置和芯片打磨方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6052048A (ja) * 1983-06-27 1985-03-23 テレタイプ　コ−ポレ−シヨン 集積回路デバイスの製作方法
JPH04199733A (ja) * 1990-11-29 1992-07-20 Tokyo Seimitsu Co Ltd 半導体チップの製造方法及びその装置
JPH05198671A (ja) * 1992-01-20 1993-08-06 Matsushita Electron Corp 半導体ウェハーのダイシング方法
JPH08213347A (ja) * 1995-02-01 1996-08-20 Hitachi Ltd 半導体装置の製造方法
JP2000003889A (ja) * 1998-03-30 2000-01-07 Toshiba Corp 半導体ウエハおよび半導体装置の製造方法
JP2002246281A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられるレチクル並びにウェハ
JP2003173987A (ja) * 2001-12-04 2003-06-20 Disco Abrasive Syst Ltd 半導体チップの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732571B1 (ko) * 1999-10-26 2007-06-27 사무코 테크시부 가부시키가이샤 반도체 웨이퍼의 마킹방법
JP2002043254A (ja) * 2000-07-27 2002-02-08 Hitachi Ltd ダイシング装置及びダイシング方法
JP4669162B2 (ja) * 2001-06-28 2011-04-13 株式会社ディスコ 半導体ウェーハの分割システム及び分割方法
JP2003209080A (ja) * 2002-01-11 2003-07-25 Disco Abrasive Syst Ltd 半導体ウェーハ保護部材及び半導体ウェーハの研削方法
JP2003224087A (ja) * 2002-01-28 2003-08-08 Disco Abrasive Syst Ltd 半導体ウエーハの加工方法
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US6890836B2 (en) * 2003-05-23 2005-05-10 Texas Instruments Incorporated Scribe street width reduction by deep trench and shallow saw cut

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6052048A (ja) * 1983-06-27 1985-03-23 テレタイプ　コ−ポレ−シヨン 集積回路デバイスの製作方法
JPH04199733A (ja) * 1990-11-29 1992-07-20 Tokyo Seimitsu Co Ltd 半導体チップの製造方法及びその装置
JPH05198671A (ja) * 1992-01-20 1993-08-06 Matsushita Electron Corp 半導体ウェハーのダイシング方法
JPH08213347A (ja) * 1995-02-01 1996-08-20 Hitachi Ltd 半導体装置の製造方法
JP2000003889A (ja) * 1998-03-30 2000-01-07 Toshiba Corp 半導体ウエハおよび半導体装置の製造方法
JP2002246281A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられるレチクル並びにウェハ
JP2003173987A (ja) * 2001-12-04 2003-06-20 Disco Abrasive Syst Ltd 半導体チップの製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273941A (ja) * 2006-03-07 2007-10-18 Sanyo Semiconductor Co Ltd 半導体装置の製造方法
US9059225B2 (en) 2009-03-31 2015-06-16 Semiconductor Components Industries, Llc Semiconductor device and the method of manufacturing the same
US9607897B2 (en) 2009-03-31 2017-03-28 Semiconductor Components Industries, Llc Semiconductor device and method for manufacturing the same
JP2011096867A (ja) * 2009-10-30 2011-05-12 Lintec Corp 半導体チップの中間体、半導体ウエハの加工装置及び加工方法
JP2012089762A (ja) * 2010-10-21 2012-05-10 Disco Abrasive Syst Ltd 積層セラミックスコンデンサー基板の分割方法
JP2015046420A (ja) * 2013-08-27 2015-03-12 株式会社ディスコ ウエーハの管理方法
JP2017157679A (ja) * 2016-03-01 2017-09-07 株式会社ディスコ パッケージウェーハの製造方法及びパッケージウェーハ
JP2017216274A (ja) * 2016-05-30 2017-12-07 株式会社ディスコ ウェーハの加工方法
JP2018081950A (ja) * 2016-11-14 2018-05-24 株式会社ディスコ ウエーハの加工方法
JP2018148140A (ja) * 2017-03-08 2018-09-20 株式会社ディスコ 研削装置

Also Published As

Publication number Publication date
DE102004044946A1 (de) 2005-04-21
CN1601705A (zh) 2005-03-30
US20050070074A1 (en) 2005-03-31
DE102004044946B4 (de) 2012-02-09
SG130941A1 (en) 2007-04-26

Similar Documents

Publication Publication Date Title
JP2005101290A (ja) 半導体ウエーハの分割方法
JP4874602B2 (ja) ウエーハの加工方法およびウエーハの加工方法に用いる粘着テープ
KR102163441B1 (ko) 웨이퍼의 가공 방법
JP2005019525A (ja) 半導体チップの製造方法
JP4354769B2 (ja) ウェーハの研磨方法
JP2011124266A (ja) ウエーハの加工方法
JP6713212B2 (ja) 半導体デバイスチップの製造方法
JP5068705B2 (ja) 加工装置のチャックテーブル
JP2010186971A (ja) ウエーハの加工方法
JP2007158239A (ja) 基板の切削加工方法
JP7483069B2 (ja) 基板搬送システム
JP2003209080A (ja) 半導体ウェーハ保護部材及び半導体ウェーハの研削方法
JP4324788B2 (ja) ウェーハマウンタ
JP2011108746A (ja) ウエーハの加工方法
JP4565977B2 (ja) フィルム剥離方法およびフィルム剥離装置
JP2005109155A (ja) 半導体ウェーハの加工方法
JP2005086074A (ja) 半導体ウェーハの移し替え方法
JP2009130315A (ja) ウエーハの切削方法
JP6143331B2 (ja) ウエーハの加工方法
JP2007134510A (ja) ウェーハマウンタ装置
JP5534793B2 (ja) ウエーハの加工方法
JP2003007649A (ja) 半導体ウェーハの分割方法
JP5318537B2 (ja) ウエーハの加工方法
JP2010050214A (ja) ウエーハの分割方法
JP2005175136A (ja) 半導体ウェーハの分割方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060824

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090526

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100901

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110301