JP2562477B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Description
【発明の詳細な説明】 〔概要〕 スタックト・キャパシタ・セルの製造方法に関し， スタックト・キャパシタ・セルを構成する複数個のス
トレージ・ノード間のコンタクトを良好にすることを目
的とし， 半導体基板の上に複数層の絶縁膜と複数層の電極膜と
を交互に積層してキャパシタを構成したスタックト・キ
ャパシタ・セルを有する半導体装置の製造方法におい
て，半導体基板の上に複数層の絶縁膜と複数層の電極膜
とを交互に積層する工程と，複数層の絶縁膜と複数層の
電極膜との積層体に半導体基板に到達する深さの開孔部
を設けた工程と，開孔部の内面に露出した絶縁膜を開孔
部の内面から後退するように除去してリセス部を形成す
る工程と，最上部の電極となる電極膜を，最上部の絶縁
膜を覆うと共に開孔部の内面を覆い，かつリセス部に入
り込むように堆積させて，各電極膜を相互に接続させる
と共に各電極膜を半導体基板に接続させる工程とからな
るように構成する。
トレージ・ノード間のコンタクトを良好にすることを目
的とし， 半導体基板の上に複数層の絶縁膜と複数層の電極膜と
を交互に積層してキャパシタを構成したスタックト・キ
ャパシタ・セルを有する半導体装置の製造方法におい
て，半導体基板の上に複数層の絶縁膜と複数層の電極膜
とを交互に積層する工程と，複数層の絶縁膜と複数層の
電極膜との積層体に半導体基板に到達する深さの開孔部
を設けた工程と，開孔部の内面に露出した絶縁膜を開孔
部の内面から後退するように除去してリセス部を形成す
る工程と，最上部の電極となる電極膜を，最上部の絶縁
膜を覆うと共に開孔部の内面を覆い，かつリセス部に入
り込むように堆積させて，各電極膜を相互に接続させる
と共に各電極膜を半導体基板に接続させる工程とからな
るように構成する。
本発明は，半導体装置の製造方法，特にスタックト・
キャパシタ・セルの製造方法に関する。
キャパシタ・セルの製造方法に関する。
DRAMは,1個のトランジスタと１個のキャパシタからな
るメモリ・セルを集積した構造をしている。
るメモリ・セルを集積した構造をしている。
現在,1MDRAMでは，キャパシタを半導体基板の内部に
設けたトレンチ・キャパシタ・セルやキャパシタを半導
体基板の上部に設けたスタックト・キャパシタ・セルを
用いることにより,1ビット当たりのメモリ・セルの面積
を縮小するようにしている。
設けたトレンチ・キャパシタ・セルやキャパシタを半導
体基板の上部に設けたスタックト・キャパシタ・セルを
用いることにより,1ビット当たりのメモリ・セルの面積
を縮小するようにしている。
しかしながら,DRAMの集積度がますます増大し,16Mビ
ット以上になると，スタックト・キャパシタ・セルも１
層構造では，容量が不足するようになり，多層構造が必
要になってきた。
ット以上になると，スタックト・キャパシタ・セルも１
層構造では，容量が不足するようになり，多層構造が必
要になってきた。
本発明は，多層構造をしたスタックト・キャパシタ・
セルの製造方法に関するものである。
セルの製造方法に関するものである。
第７図は，従来例を示す図である。
第７図において,701はSi基板,702はフィールド酸化
膜,703はドレイン領域,704はSiO2膜,705はSi3N4膜,706
はCVD・SiO2膜,707はポリSi層,708はCVD・SiO2膜,709は
ポリ層Si層,710はCVD・SiO2膜,711は開孔部,712はポリS
i層,713はコンタクト部である。
膜,703はドレイン領域,704はSiO2膜,705はSi3N4膜,706
はCVD・SiO2膜,707はポリSi層,708はCVD・SiO2膜,709は
ポリ層Si層,710はCVD・SiO2膜,711は開孔部,712はポリS
i層,713はコンタクト部である。
第７図は，スタックト・キャパシタ・セルのストレー
ジ・ノード部分だけを示しており，他のトランジスタ部
分は省略してある。
ジ・ノード部分だけを示しており，他のトランジスタ部
分は省略してある。
以下，第７図を用いて従来のスタックト・キャパシタ
・セルのストレージ・ノード部分の製造方法を説明す
る。
・セルのストレージ・ノード部分の製造方法を説明す
る。
（工程１） Si基板701の表面に素子分離用のフィールド酸化膜702
を形成した後，ソース領域（図示せず），ドレイン領域
703を形成する。その後,Si基板701の表面の薄いSiO2膜7
04の上にポリSiからなるゲート電極（図示せず）を形成
し,SiO膜で覆う。
を形成した後，ソース領域（図示せず），ドレイン領域
703を形成する。その後,Si基板701の表面の薄いSiO2膜7
04の上にポリSiからなるゲート電極（図示せず）を形成
し,SiO膜で覆う。
（工程２） CVD法によりSi3N4膜705を100Åの厚さに形成し，その
上にCVD法によりSiO2膜706を500Åの厚さに形成し，そ
の上にポリSi層707を500Åの厚さに成長させ，その上に
CVD法によりSiO2膜708を500Åの厚さに形成し，その上
にポリSi層709を500Åの厚さに成長させ，その上にCVD
法によりSiO2膜710を500Åの厚さに形成する。
上にCVD法によりSiO2膜706を500Åの厚さに形成し，そ
の上にポリSi層707を500Åの厚さに成長させ，その上に
CVD法によりSiO2膜708を500Åの厚さに形成し，その上
にポリSi層709を500Åの厚さに成長させ，その上にCVD
法によりSiO2膜710を500Åの厚さに形成する。
（工程３） SiO2膜704,Si3N4膜705,CVD・SiO2膜706,ポリSi層707,
CVD・SiO膜708,ポリSi層709およびCVD・SiO2膜710から
なる積層体をRIE（反応性イオン・エッチング）などの
異方性ドライ・エッチングによりエッチングすることに
より，ドレイン領域703の上に，ドレイン領域703に到達
する深さの開孔部711を形成する。
CVD・SiO膜708,ポリSi層709およびCVD・SiO2膜710から
なる積層体をRIE（反応性イオン・エッチング）などの
異方性ドライ・エッチングによりエッチングすることに
より，ドレイン領域703の上に，ドレイン領域703に到達
する深さの開孔部711を形成する。
（工程４） 最上部のCVD・SiO2膜710を覆うと共に開孔部711の内
面を覆い，かつドレイン領域703に接するようにポリSi
層712を500Åの厚さに成長させる。これにより，スタッ
クト・キャパシタ・セルのストレージ・ノード（蓄積電
極）を構成するポリSi層707,709および712がコンタクト
部703を通して相互に接続されると共にポリSi層707,709
および712とドレイン領域703が相互に接続される。
面を覆い，かつドレイン領域703に接するようにポリSi
層712を500Åの厚さに成長させる。これにより，スタッ
クト・キャパシタ・セルのストレージ・ノード（蓄積電
極）を構成するポリSi層707,709および712がコンタクト
部703を通して相互に接続されると共にポリSi層707,709
および712とドレイン領域703が相互に接続される。
従来のスタックト・キャパシタ・セルのストレージ・
ノード部分は，以上の工程により，形成する。
ノード部分は，以上の工程により，形成する。
従来のスタックト・キャパシタ・セルの製造方法で
は，最上部のCVD・SiO2膜710を覆うと共に開孔部711の
内面を覆い，かつドレイン領域703に接するように最上
部のストレージ・ノードを構成するポリSi層712と下層
のストレージ・ノードを構成するポリSi層707および709
とがコンタクト部713で接触不良を生せるという問題が
あった。
は，最上部のCVD・SiO2膜710を覆うと共に開孔部711の
内面を覆い，かつドレイン領域703に接するように最上
部のストレージ・ノードを構成するポリSi層712と下層
のストレージ・ノードを構成するポリSi層707および709
とがコンタクト部713で接触不良を生せるという問題が
あった。
その理由は，必ずしも明らかではないが，開孔部711
の内面に露出するポリSi層707および709の端面の面積が
小さいこと，端面が清浄でないことなどが考えられる。
の内面に露出するポリSi層707および709の端面の面積が
小さいこと，端面が清浄でないことなどが考えられる。
コンタクト部713での接触不良が生じると，キャパシ
タ容量が各メモリ・セルのキャパシタで均一でなくな
る。その結果，余裕を見込んでキャパシタを設計しなけ
ればならなくなる。したがって,DRAMの集積度の向上が
妨げられることになる。
タ容量が各メモリ・セルのキャパシタで均一でなくな
る。その結果，余裕を見込んでキャパシタを設計しなけ
ればならなくなる。したがって,DRAMの集積度の向上が
妨げられることになる。
本発明は，従来の問題点を解消し，スタックト・キャ
パシタ・セルを構成する複数個のストレージ・ノード間
のコンタクトを良好にした，スタックト・キャパシタ・
セルを有する半導体装置の製造方法を提供することを目
的とする。
パシタ・セルを構成する複数個のストレージ・ノード間
のコンタクトを良好にした，スタックト・キャパシタ・
セルを有する半導体装置の製造方法を提供することを目
的とする。
上記の目的を達成するために，本発明の半導体装置の
製造方法は，半導体基板の上に複数層の絶縁膜と複数層
の電極膜とを交互に積層してキャパシタを構成したスタ
ックト・キャパシタ・セルを有する半導体装置の製造方
法において，半導体基板の上に複数層の絶縁膜と複数層
の電極膜とを交互に積層する工程と，複数層の絶縁膜と
複数層の電極膜との積層体に半導体基板に到達する深さ
の開孔部を設ける工程と，開孔部の内面に露出した絶縁
膜を開孔部の内面から後退するように除去してリセス部
を形成する工程と，最上部の電極となる電極膜を，最上
部の絶縁膜を覆うと共に開孔部の内面を覆い，かつリセ
ス部に入り込むように堆積させて，各電極膜を相互に接
続させると共に各電極膜を半導体基板に接続させる工程
とからなるように構成する。
製造方法は，半導体基板の上に複数層の絶縁膜と複数層
の電極膜とを交互に積層してキャパシタを構成したスタ
ックト・キャパシタ・セルを有する半導体装置の製造方
法において，半導体基板の上に複数層の絶縁膜と複数層
の電極膜とを交互に積層する工程と，複数層の絶縁膜と
複数層の電極膜との積層体に半導体基板に到達する深さ
の開孔部を設ける工程と，開孔部の内面に露出した絶縁
膜を開孔部の内面から後退するように除去してリセス部
を形成する工程と，最上部の電極となる電極膜を，最上
部の絶縁膜を覆うと共に開孔部の内面を覆い，かつリセ
ス部に入り込むように堆積させて，各電極膜を相互に接
続させると共に各電極膜を半導体基板に接続させる工程
とからなるように構成する。
本発明によるスタックト・キャパシタ・セルを有する
半導体装置の製造方法では，複数層の絶縁膜と複数層の
電極膜との積層体に半導体基板に到達する深さに設けた
開孔部の内面に露出した絶縁膜を開孔部の内面から後退
するように除去してリセス部を形成し，最上部の電極と
なる電極膜を，最上部の絶縁膜を覆うと共に開孔部の内
面を覆い，かつリセス部に入り込むように堆積させてい
るので，下層のストレージ・ノードを構成する電極膜と
最上部の電極膜との接触面積が増大すると共にリセス部
を形成する際に電極膜の表面が清浄化されるから，下層
のストレージ・ノードを構成する電極膜と最上部の電極
膜とのコンタクトが良好になる。
半導体装置の製造方法では，複数層の絶縁膜と複数層の
電極膜との積層体に半導体基板に到達する深さに設けた
開孔部の内面に露出した絶縁膜を開孔部の内面から後退
するように除去してリセス部を形成し，最上部の電極と
なる電極膜を，最上部の絶縁膜を覆うと共に開孔部の内
面を覆い，かつリセス部に入り込むように堆積させてい
るので，下層のストレージ・ノードを構成する電極膜と
最上部の電極膜との接触面積が増大すると共にリセス部
を形成する際に電極膜の表面が清浄化されるから，下層
のストレージ・ノードを構成する電極膜と最上部の電極
膜とのコンタクトが良好になる。
したがって,DRAMを構成する各メモリ・セルのキャパ
シタの容量が均一になり，余裕を見込んだ設計をしなく
ても済むようになるので，集積度を向上させることがで
きるようになる。
シタの容量が均一になり，余裕を見込んだ設計をしなく
ても済むようになるので，集積度を向上させることがで
きるようになる。
第１図〜第５図は，本発明の１実施例を示す図であ
る。
る。
また，第６図は，製造工程の途中の状態を示す部分拡
大図である。
大図である。
第１図〜第６図において,101はSi基板,102はフィード
酸化膜,103はソース領域,104はドレイン領域,105はゲー
ト電極,106はSiO2膜,107はSi3N4膜,108はCVD・SiO2膜,1
09はポリSi層,110CVD・SiO2膜,111はポリSi層,112はCVD
・SiO2膜,113は開孔部,114はリセス部,115はポリSi層で
ある。
酸化膜,103はソース領域,104はドレイン領域,105はゲー
ト電極,106はSiO2膜,107はSi3N4膜,108はCVD・SiO2膜,1
09はポリSi層,110CVD・SiO2膜,111はポリSi層,112はCVD
・SiO2膜,113は開孔部,114はリセス部,115はポリSi層で
ある。
以下，第１図〜第５図および第６図を用いて，本実施
例を説明する。
例を説明する。
（工程1,第１図参照） Si基板101の表面に素子分離用のフィールド酸化膜102
を形成した後，ソース領域103,ドレイン領域104を形成
する。その後,Si基板101の表面の薄いSiO2膜の上にポリ
Siからなるゲート電極105を形成し,SiO2膜106で覆う。
を形成した後，ソース領域103,ドレイン領域104を形成
する。その後,Si基板101の表面の薄いSiO2膜の上にポリ
Siからなるゲート電極105を形成し,SiO2膜106で覆う。
（工程2,第２図参照） CVD法によりSi3N4膜107を100Åの厚さに形成し，その
上にCVD法によりSiO2膜108を500Åの厚さに形成し，そ
の上にポリSi層109を500Åの厚さに成長させ，その上に
CVD法によりSiO2膜110を500Åの厚さに形成し，その上
にポリSi層111を500Åの厚さに成長させ，その上にCVD
法によりSiO2膜112を500Åの厚さに形成する。
上にCVD法によりSiO2膜108を500Åの厚さに形成し，そ
の上にポリSi層109を500Åの厚さに成長させ，その上に
CVD法によりSiO2膜110を500Åの厚さに形成し，その上
にポリSi層111を500Åの厚さに成長させ，その上にCVD
法によりSiO2膜112を500Åの厚さに形成する。
（工程3,第３図参照） SiO2膜106,Si3N4膜107,CVD・SiO2膜108,ポリSi層109,
CVD・SiO2膜110,ポリ膜Si層111およびCVD・SiO2膜112か
らなる積層体をRIE（反応性イオン・エッチング）など
の異方性ドライ・エッチングによりエッチングすること
により，ドレイン領域104の上に，ドレイン領域104に到
達する深さの開孔部113を形成する。
CVD・SiO2膜110,ポリ膜Si層111およびCVD・SiO2膜112か
らなる積層体をRIE（反応性イオン・エッチング）など
の異方性ドライ・エッチングによりエッチングすること
により，ドレイン領域104の上に，ドレイン領域104に到
達する深さの開孔部113を形成する。
次いで，開孔部113の内面に露出したCVD・SiO2膜108,
110および112を,HFを用いたウェット・エッチングまた
はCF4＋H2ガスを用いた等方性ドライ・エッチングによ
り，オーバー・エッチングすることにより，開孔部113
の内面から後退するように除去してリセス部114を形成
する。
110および112を,HFを用いたウェット・エッチングまた
はCF4＋H2ガスを用いた等方性ドライ・エッチングによ
り，オーバー・エッチングすることにより，開孔部113
の内面から後退するように除去してリセス部114を形成
する。
第６図は，この段階での部分拡大図である。
リセス部114の奥行きは，約500Åである。
（工程4,第４図参照） 最上部のCVD・SiO2膜112を覆うと共に開孔部113の内
面を覆い，かつドレイン領域104に接するようにポリSi
層115を500Åの厚さに成長させる。これにより，スタッ
クト・キャパシタ・セルのストレージ・ノード（蓄積電
極）を構成するポリSi層109,111および115が相互に接続
されると共にポリSi層109,111および115とドレイン領域
104が相互に接続される。
面を覆い，かつドレイン領域104に接するようにポリSi
層115を500Åの厚さに成長させる。これにより，スタッ
クト・キャパシタ・セルのストレージ・ノード（蓄積電
極）を構成するポリSi層109,111および115が相互に接続
されると共にポリSi層109,111および115とドレイン領域
104が相互に接続される。
（工程5,第５図参照） 最後に，エッチングによりパターニングを行い，本実
施例のスタックト・キャパシタ・セルのストレージ・ノ
ード部分の製造は終了する。
施例のスタックト・キャパシタ・セルのストレージ・ノ
ード部分の製造は終了する。
本発明によれば，スタックト・キャパシタ・セルを構
成する複数個のストレージ・ノード間のコンタクトを良
好にすることができる。
成する複数個のストレージ・ノード間のコンタクトを良
好にすることができる。
したがって、DRAMを構成するメモリ・セルの各キャパ
シタの容量が均一になるので，余裕を見込んでキャパシ
タを設計する必要がなくなるから，集積度を向上させる
ことができる。
シタの容量が均一になるので，余裕を見込んでキャパシ
タを設計する必要がなくなるから，集積度を向上させる
ことができる。
第１図〜第５図は本発明の１実施例を示す図， 第６図は製造工程の途中の状態を示す部分拡大図， 第７図は従来例を示す図である。 第１図〜第５図において 101:Si基板 102:フィールド酸化膜 103:ソース領域 104:ドレイン領域 105:ゲート電極 106:SiO2膜 107:Si3N4膜 108:CVD・SiO2膜 109:ポリSi層 110:CVD・SiO2膜 111:ポリSi層 112:CVD・SiO2膜 113:開孔部 114:リセス部 115:ポリSi層
Claims (1)
- 【請求項１】半導体基板（101）の上に複数層の絶縁膜
（108,110,112）と複数層の電極膜（109,111,115）とを
交互に積層してキャパシタを構成したスタックト・キャ
パシタ・セルを有する半導体装置の製造方法において， 半導体基板（101）の上に複数層の絶縁膜（108,110,11
2）と複数層の電極膜（109,111）とを交互に積層する工
程と， 複数層の絶縁膜（108,110,112）と複数層の電極膜（10
9,111）との積層体に半導体基板（101）に到達する深さ
の開孔部（113）を設ける工程と， 開孔部（113）の内面に露出した絶縁膜（108,110,112）
を開孔部（113）の内面から後退するように除去してリ
セス部（114）を形成する工程と， 最上部の電極となる電極膜（115）を，最上部の絶縁膜
（112）を覆うと共に開孔部（113）の内面を覆い，かつ
リセス部（114）に入り込むように堆積させて，各電極
膜（109,111,115）を相互に接続させると共に各電極膜
（109,111,115）を半導体基板（101）に接続させる工程 とからなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071477A JP2562477B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071477A JP2562477B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244656A JPH01244656A (ja) | 1989-09-29 |
| JP2562477B2 true JP2562477B2 (ja) | 1996-12-11 |
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ID=13461749
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP4110390B2 (ja) * | 2002-03-19 | 2008-07-02 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US7312514B2 (en) | 2003-02-27 | 2007-12-25 | Tdk Corporation | High-permittivity insulation film, thin film capacity element, thin film multilayer capacitor, and production method of thin film capacity element |
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1988
- 1988-03-25 JP JP63071477A patent/JP2562477B2/ja not_active Expired - Fee Related
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| JPH01244656A (ja) | 1989-09-29 |
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