TWI556385B - 半導體元件、製作方法及其堆疊結構 - Google Patents

Description

半導體元件、製作方法及其堆疊結構

本發明是有關於一種半導體元件，且特別是有關於一種具有直通矽晶穿孔的半導體元件，其製作方法及堆疊結構。

隨著積體電路與半導體工業技術的快速發展，各種電子元件的製程整合密度的持續增加，其中整合密度的增進來自於最小特徵尺寸(minimum feature size)的縮小化，使得更多的元件可整合在有限的晶片面積上。雖然微影製程在二維積體電路的製作上已有顯著的發展，但在二維積體點路上所能達到的元件線路密度有其物理限制。由於隨著元件數目的增加，元件之間的內連線數目也隨著顯著的增加。當內連線之長度與數目增加時，將造成電路之電阻電容延遲(RC delay)和功率損耗(power consumption)明顯地上升。因此，電子元件需要新的結構及技術像是三維積體電路(3DIC)來改善前述的問題。在目前的半導體產業中，三維積體電路的技術指的是將晶片垂直重疊並以直通矽 晶穿孔(Through-Silicon Vias，TSVs)技術來連結其訊號，此技術可有效縮短晶片之間的導線距離、縮小元件尺寸並提升運作速度。

三維積體電路使用直通矽晶穿孔連結積體電路之間的高密度垂直堆疊，使得兩晶片間距只有數十微米的間距。進一步而言，隨著焊球封裝技術朝更精細的方向發展，更小的焊球間距意味著每個焊球連接的表面積將更為縮小。因此，相較於採用更大的焊球、具有更寬鬆間距的情況，三維積體電路在產品可靠度測試上所帶來的挑戰愈趨嚴峻。前述的情況也使得三維積體電路製造技術的成本居高不下，尤其是在直通矽晶穿孔的電鍍製程上即占了其中極大部分的製作成本。

本發明提供一種半導體元件，其具有直通矽晶穿孔，以電性連接半導體電子裝置內的訊號。

本發明提供一種半導體元件的製作方法，其利用單一步驟的直通矽晶穿孔電鍍的方法同時形成重佈線路層、直通矽晶穿孔以及微米凸塊。

本發明提供一種半導體元件堆疊結構，其具有多個半導體元件，垂直堆疊於基板上，並且藉由多個連接件彼此電性連接。

本發明的一實施例提出一種半導體元件包括一基板、一重佈線路層、多個直通矽晶穿孔、一電鍍種子層、一防氧化層以 及一緩衝層。基板具有相對的一第一表面與一第二表面，其中該些開孔分別連接第一表面與第二表面。此外，重佈線路層配置於第一表面上。再者，直通矽晶穿孔配置於開孔內，並且具有相對的一第一端及一第二端，其中每一直通矽晶穿孔的第一端連接至重佈線路層，而第二端突出於第二表面上。電鍍種子層配置於每一開孔的孔壁與對應的直通矽晶穿孔之間。此外，防氧化層配置於電鍍種子層與對應的直通矽晶穿孔之間，並且覆蓋對應的該些直通矽晶穿孔的第二端。此外，緩衝層覆蓋第一表面並且暴露出重佈線路層，其中重佈線路層具有一第三表面，而緩衝層具有一第四表面，並且第三表面與第四表面相互齊平。

本發明的一實施例提出一種半導體元件的製作方法，包括提供一基板，其中基板具有一第一表面與多個開孔。接著，形成一電鍍種子層於第一表面上以及開孔的孔壁上。此外，形成一防氧化層於電鍍種子層上，並且形成多個直通矽晶穿孔於對應的開孔中，其中直通矽晶穿孔具有位於第一表面的一第一端以及相對於第一端的一第二端。接著，形成一重佈線路層於第一表面上，其中直通矽晶穿孔的第一端連接至重佈線路層。再者，薄化基板相對於第一表面的背側，薄化後的基板具有相對的第一表面與一第二表面，並且每一直通矽晶穿孔的第二端突出於第二表面上。形成一介電層於第二表面上以及每一直通矽晶穿孔的第二端上。

本發明的一實施例提出一種半導體元件堆疊結構，其中該堆疊結構包括一基板、多個半導體元件以及多個連接件。半導 體元件相互垂直地堆疊於基板上，其中每一半導體元件包括多個直通矽晶穿孔以及至少一重佈線路層。此外，直通矽晶穿孔穿設於每一該些半導體元件中，並且至少一重佈線路層配置於其中一個該些半導體元件的一第一表面，並且該至少一重佈線路層經由該第一表面與其中一個半導體元件的該些直通矽晶穿孔連接。多個連接件配置於直通矽晶穿孔中以及其中一個半導體元件與基板之間，其中每一半導體元件的直通矽晶穿孔以及重佈線路層藉由連接件彼此電性連接。

基於上述，本發明的半導體元件包括上層的金屬線路、下層的微米凸塊以及中間的直通矽晶穿孔。在本發明的半導體元件的製作方法中，可以單一的電鍍製程同時形成半導體元件的重佈線路層、直通矽晶穿孔層以及微米凸塊。此外，相較傳統半導體元件的黃光微影製程，本發明半導體元件的製作方法只需一道光罩程序，並且在電鍍直通矽晶穿孔的過程中，即已完成導電微米凸塊的防氧化層。因此，本發明的製作方法可大幅地減少光罩與電鍍的製程成本。再者，在本發明基板薄化的製程中，可利用蝕刻技術，顯露出直通矽晶穿孔的底部，而利用其作為導電凸塊直接與晶片或基板做接合，可有效減少導電凸塊的尺寸與間隙，並且使得本發明的半導體元件可應用在微小化的電路設計上。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧半導體元件

110、210‧‧‧基板

112‧‧‧第一表面

114‧‧‧第二表面

116‧‧‧開孔

116a‧‧‧孔壁

120‧‧‧重佈線路層

130‧‧‧直通矽晶穿孔

132‧‧‧第一端

134‧‧‧第二端

140‧‧‧電鍍種子層

150‧‧‧防氧化層

152‧‧‧黏著層

160‧‧‧緩衝層

121‧‧‧第三表面

161‧‧‧第四表面

170‧‧‧襯墊層

180‧‧‧介電層

190‧‧‧圖案化光阻層

194‧‧‧載板

196‧‧‧離型膜

200‧‧‧半導體元件堆疊結構

230、232‧‧‧連接件

240‧‧‧絕緣層

IA‧‧‧電流

圖1是根據本發明一實施例繪示的半導體元件的剖面示意圖。

圖2A至圖2M為根據本發明一實施例繪示的半導體元件的製作方法的示意圖。

圖3A是根據本發明另一實施例繪示的半導體元件的剖面示意圖。

圖3B是圖3A的半導體元件的堆疊結構的剖面示意圖。

圖1是根據本發明一實施例繪示的半導體元件的剖面示意圖。請參考圖1，半導體元件100包括基板110、重佈線路層120、多個直通矽晶穿孔130、電鍍種子層140、防氧化層150以及緩衝層160。在本實施例中，基板110具有相對的第一表面112與第二表面114以及多個開孔116，其中開孔116分別連接第一表面112與第二表面114。此外，重佈線路層(Redistribution layer，RDL)120配置於第一表面112上。多個直通矽晶穿孔130配置於對應的開孔116中，並且分別具有相對的第一端132與第二端134。在本實施例中，直通矽晶穿孔130的第一端132連接至重佈線路層120，而直通矽晶穿孔130的第二端134則突出於基板110的第二表面114外部。再者，電鍍種子層140配置於每一開孔116的孔 壁116a與對應的直通矽晶穿孔130之間，在本實施例中，電鍍種子層140可包括鈦銅複合層，並且鈦銅複合層進一步包括鈦(Ti)層及銅(Cu)層，依序地配置於開孔116的孔壁116a與第一表面112上。然而，本發明並不以此為限，本實施例的電鍍種子層140亦可由其他適合的金屬材料所組成。

另一方面，本實施例的防氧化層150配置於電鍍種子層140與對應的直通矽晶穿孔130之間。此外，防氧化層150覆蓋對應的直通矽晶穿孔130，並且包括突出的第二端134。在本實施例中，防氧化層150包括金(Au)層，但本發明並不以此為限。在本發明另一個未繪示的實施例中，防氧化層150亦可包括其他的防氧化金屬材料層例如是鎳/鈀(Pd)/金或錫(Sn)的複合金屬層或是其他可用於導電凸塊接合的金屬層。此外，在本實施例中，可將例如是鎳層的金屬層配置於防氧化層150與電鍍種子層140之間，以作為防氧化層150與電鍍種子層的黏著層152。另一方面，緩衝層160配置於基板110上，並覆蓋基板110的第一表面112，且暴露出重佈線路層120。重佈線路層120具有一第三表面121，而緩衝層160具有一第四表面161，並且第三表面121與第四表面161相互齊平。

請再參考圖1，在本實施例中，基板110的第一表面112及開孔的116a可配置襯墊層(liner)170，並且襯墊層(liner)170是配置於基板110與電鍍種子層140之間。此外，介電層180可配置於基板110的第二表面114上以絕緣並保護基板110。此外， 在本發明另一個未繪示的實施例中，可進一步配置至少一增層結構於重佈線路層120的第三表面121以及緩衝層160的第四表面161上，以增加半導體元件100的佈線空間。在本實施例的半導體元件100中，突出於第二表面114的直通矽晶穿孔130的第二端134具有防氧化層150包覆，或可完全地包覆。同時，直通矽晶穿孔130的第二端134可作為與其他半導體元件或外部裝置電性連接的導電凸塊。本實施例的半導體元件100是直接以直通矽晶穿孔130的第二端134作為導電凸塊。因此，相較一般半導體元件的導電凸塊而言，本實施例的導電凸塊除了可具有較為平整的表面之外，導電凸塊本身也可具有較小的尺寸，並且導電凸塊之間可具有較小的間隙。此外，將本實施例的半導體元件100使用於三維積體電路的堆疊結構中，可進一步縮小整體三維積體電路的體積，並達成電子裝置微型化的設計效果。

圖2A至圖2M為根據本發明一實施例繪示的半導體元件的製作方法的示意圖。請參考圖2A，在本實施例中，首先，提供具有多個開孔116的基板110。在本實施例中，基板110可由例如是矽或含矽材質的晶片所組成，其可應用作為半導體元件堆疊結構的內層基板。在圖2B的繪示中，本實施例可預先形成襯墊層170於基板110的第一表面112上以及開孔116的孔壁116a上。接著，以例如是濺鍍(sputtering)的方式於基板110的第一表面112與孔壁116a上形成電鍍種子層140。在本實施例中，電鍍種子層140包括鈦銅複合層，並且鈦銅複合層可進一步包括鈦層及 銅層，鈦層及銅層依序地濺鍍於第一表面112與孔壁116a上。此外，請參考圖2C，於基板110的第一表面112上沉積圖案化光阻層190。接著，以無電電鍍(electroless electroplating)的方式，於電鍍種子層140上電鍍金層，以作為防氧化層150。在本實施例中，可進一步於電鍍種子層140與防氧化層150之間配置例如是鎳層的黏著層152。再者，請參考圖2D及2E的繪示，本實施例以電鍍的方式形成直通矽晶穿孔130的導電銅柱以及其上的重佈線路層120。然後，將圖案化光阻層190從第一表面112上移除。

另一方面，請參考圖2F，在移除圖案化光阻層190之後，再以例如是溼蝕刻(wet etching)的方式移除位於第一表面112上，且未覆蓋於重佈線路層120底下的電鍍種子層140。接著，如圖2G，在基板110上形成覆蓋第一表面112以及重佈線路層120的緩衝層(buffering layer)160。在本實施例中，緩衝層160的材料可例如是一種聚苯噁唑(polybenzoxazole，PBO)的絕緣保護材料。此外，請參考圖2H，在本實施例中，可進一步以例如是機械研磨(mechanical polishing)的方式，移除部分的緩衝層160以及部分的重佈線路層120，而於重佈線路層120與緩衝層160分別形成第三表面121與第四表面161，並且第三表面121與第四表面161相互齊平。再者，請參考圖2I，將半導體元件100同時藉由第三表面121與第四表面161貼附至載板194上，以進行後續基板110背側的薄化製程。在本實施例中，可進一步將離型膜196配置於第三表面121及第四表面161與載板194之間，使得載板 194後續可藉由離型膜196的移除，而順勢由半導體元件100的第三表面121與第四表面161上脫離。本實施例由於前述離型膜196的配置，無須另外使用較為複雜的蝕刻製程，使得整體半導體元件100的製程得以簡化，並減少製程成本。

在本實施例中，請參考圖2J，本實施例可藉由研磨、化學機械平坦化(Chemical Mechanical Polarization，CMP)製程以及乾蝕刻(dry etching)製程的方式來薄化基板110。基板110相對於第一表面112的背側經薄化後可形成第二表面114，並且直通矽晶穿孔130的第二端134突出於第二表面114，用以形成多個凸出於第二表面114的微米凸塊(micro bumps)。此外，如圖2K，在所形成的微米凸塊表面及基板的第二表面114上可形成介電層180，以絕緣並保護基板110的第二表面114。接著，如圖2L所示，本實施例再以化學機械平坦化製程來移除所形成的微米凸塊部分的襯墊層170以及介電層180，並且以溼蝕刻的方式來移除電鍍種子層140以及黏著層152，以暴露出多個以防氧化層150覆蓋的直通矽晶穿孔130的第二端134，並以其作為多個微米凸塊。最後，如圖2M，移除載板194，即完成整體半導體元件100的製程。在本實施例中，利用直通矽晶穿孔130的單一電鍍步驟的電鍍填孔方法，即可同時完成重佈線路層120、直通矽晶穿孔130以及微米凸塊的製作。進一步而言，本實施例可藉由單一的電鍍製程即同時完成重佈線路層120與直通矽晶穿孔130內導電銅柱的製作。此外，藉由基板110的薄化，使得直通矽晶穿孔130的第二端134 可暴露於經薄化後的基板110的第二表面114上，用以作為與外接裝置電性連接的微米凸塊。因此，相較於一般半導體元件的導電凸塊形式，本製作方法所形成的微米凸塊具有較為平整的表面，以及相對較小的尺寸，有助於增加整體基板110配置的平整度，並縮小凸塊與凸塊之間的間隙。再者，沉積於開孔116內的防氧化層150可保護直通矽晶穿孔130的導電銅柱。也因此，本實施例的製作方法可有效簡化半導體元件100的整體製程，並且進一步地減少半導體元件100的製作成本。

圖3A是根據本發明另一實施例繪示的半導體元件的剖面示意圖。在本實施例中，與前述實施例相同或相似的元件將以相同標號表示，並且於此將不再重複的說明與敘述。請參考圖3A，在本實施例中，半導體元件100的直通矽晶穿孔130的第二端134可分別具有連接件232以使多個半導體元件100之間或是半導體元件100與基板或其他外部裝置之間彼此電性連接。在本實施例中，連接件232可例如是全部或部分由銲錫層或是其他適合接合用的金屬所組成。此外，圖3B是圖3A的半導體元件的堆疊結構的剖面示意圖。請參考圖3B，半導體元件堆疊結構200包括基板210、多個半導體元件100、至少一重佈線路層120以及多個連接件230、232。在本實施例中，多個半導體元件100相互垂直地堆疊於基板210上，並且在另一個未繪示的實施例中，本發明的半導體元件堆疊結構200也可以不同的半導體元件例如是動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、快閃記 憶體(flash memory)或是邏輯(logic)元件等相互堆疊而成。此外，如前述實施例的敘述內容，半導體元件100可分別具有多個直通矽晶穿孔130穿設於其中。再者，在本實施例中，至少一重佈線路層120以及緩衝層160配置於半導體元件堆疊結構200最上層的半導體元件100的第一表面112上。此外，重佈線路層120及緩衝層160分別具有第三表面121與第四表面161，並且第三表面121與第四表面161相互齊平。另一方面，多個連接件230、232分別設置於直通矽晶穿孔130內以及其中一個半導體元件100與基板210之間。在本實施例的堆疊結構200中，連接件230、232可例如是多個銲球與銲錫層，用以電性連接半導體元件100的直通矽晶穿孔130以及重佈線路層120。

請再參考圖3B，在本實施例中，多個半導體元件100之間可進一步配置多層的絕緣層240於多個半導體元件100之間，以及半導體元件堆疊結構200最下層的半導體元件100與基板210之間。在本實施例中，絕緣層240可由例如是苯基環丁烯(benzocyclobutene，BCB)的材料所組成。另一方面，本實施例的基板210可例如是由矽基板或是玻璃基板等材料所組成，並且基板210可具有多個例如是銅凸塊的導電凸塊220配置於其上。詳細而言，在本實施例中，多個垂直堆疊的半導體元件100透過例如是銲球、銲錫或是其他銲接材料的連接件230、232彼此電性連接，使得電流IA經由多個直通矽晶穿孔130以及導電凸塊220而於多個垂直堆疊的半導體元件100之間傳遞。因此，藉由本實 施例的半導體元件堆疊結構200，半導體元件100之間的導線距離可有效的縮短，並且整體半導體裝置的體積可進一步的縮小，進而提高整體裝置的運作速度。

綜上所述，本發明揭露一種半導體元件、其製作方法以及堆疊結構，其中本案的半導體元件堆疊結構包括上層的重佈線路層、下層的微米凸塊以及中間的直通矽晶穿孔。此外，本發明利用直通矽晶穿孔的單一電鍍步驟電鍍填孔的方式，可同時完成重佈線路層、直通矽晶穿孔以及微米凸塊的製造，可大幅減低電鍍製程的次數與成本，並且本發明的微米凸塊在電鍍直通矽晶穿孔的過程中，即已完成直通矽晶穿孔的導電銅柱的防氧化層製作。此外，本發明的半導體元件的製程方法，亦可將原本兩道以上的黃光微影製程減化為一道。本發明由於上述製程的整合與流程的改善，以及半導體元件的導電凸塊的尺寸及其分佈間隙大幅的縮小，本發明的半導體元件的結構及製作方法符合目前電子元件及產品尺寸微小化的發展趨勢，並可進一地減少半導體元件及其三維堆疊結構的製作成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧半導體元件

110‧‧‧基板

112‧‧‧第一表面

114‧‧‧第二表面

116‧‧‧開孔

116a‧‧‧孔壁

120‧‧‧重佈線路層

121‧‧‧第三表面

130‧‧‧直通矽晶穿孔

132‧‧‧第一端

134‧‧‧第二端

140‧‧‧電鍍種子層

150‧‧‧防氧化層

152‧‧‧黏著層

160‧‧‧緩衝層

161‧‧‧第四表面

170‧‧‧襯墊層

180‧‧‧介電層

Claims (20)

1. 一種半導體元件，包括：一基板，具有相對的一第一表面、一第二表面以及多個開孔，其中該些開孔分別連接該第一表面與該第二表面；一重佈線路層，配置於該第一表面上；多個直通矽晶穿孔，配置於該些開孔內，並且分別具有相對的一第一端與一第二端，其中每一該些直通矽晶穿孔與該重佈線路層一體成型，且每一該些直通矽晶穿孔的該第一端連接至該重佈線路層，而該第二端突出於該第二表面上；一電鍍種子層，配置於每一該些開孔的孔壁與對應的該些直通矽晶穿孔之間；一防氧化層，配置於該電鍍種子層與對應的該些直通矽晶穿孔之間，並且部分的該防氧化層覆蓋對應的該些直通矽晶穿孔的該第二端；以及一緩衝層，配置於該基板上，並覆蓋該第一表面，且暴露出該重佈線路層。
2. 如申請專利範圍第1項所述的半導體元件，其中該電鍍種子層包括一鈦銅複合層，其中該鈦銅複合層包括一鈦層及一銅層。
3. 如申請專利範圍第1項所述的半導體元件，其中該防氧化層包括一金層。
4. 如申請專利範圍第1項所述的半導體元件，更包括一黏著層，配置於該電鍍種子層與該防氧化層之間，其中該黏著層為一鎳層。
5. 如申請專利範圍第1項所述的半導體元件，更包括一介電 層，配置於該第二表面上以及各該些直通矽晶穿孔的該第二端上。
6. 如申請專利範圍第1項所述的半導體元件，其中該重佈線路層具有一第三表面，而該緩衝層具有一第四表面，並且該第三表面與該第四表面相互齊平。
7. 一種半導體元件的製作方法，包括：提供一基板，其中該基板具有一第一表面以及多個開孔；形成一電鍍種子層於該第一表面上以及該些開孔的孔壁；形成一防氧化層於該電鍍種子層上；形成多個直通矽晶穿孔於對應的該些開孔中，其中該些直通矽晶穿孔分別具有位於第一表面上的一第一端，以及相對於該第一端的一第二端；形成一重佈線路層於該第一表面上，其中每一該些直通矽晶穿孔與該重佈線路層一體成型，且每一該些直通矽晶穿孔的該第一端連接至該重佈線路層；薄化該基板相對於該第一表面的背側，薄化後的該基板具有相對於該第一表面的一第二表面，並且每一該些直通矽晶穿孔的該第二端突出於該第二表面；以及形成一介電層於該第二表面及每一該些直通矽晶穿孔的該第二端上。
8. 如申請專利範圍第7項所述的半導體元件的製作方法，更包括在形成該防氧化層之前，形成一圖案化光阻層於該第一表面上，並且於形成該重佈線路層之後，移除該圖案化光阻層。
9. 如申請專利範圍第8項所述的半導體元件的製作方法，更包括在移除該圖案化光阻層之後，蝕刻該電鍍種子層。
10. 如申請專利範圍第9項所述的半導體元件的製作方法，更包括在蝕刻該電鍍種子層之後，於該第一表面上形成一緩衝層。
11. 如申請專利範圍第10項所述的半導體元件的製作方法，更包括在形成該緩衝層之後，以機械研磨的方式移除部分的該緩衝層，以暴露出一部份的該重佈線路層，其中該重佈線路層具有一第三表面，且該緩衝層具有一第四表面，該第三表面與該第四表面相互齊平。
12. 如申請專利範圍第11項所述的半導體元件的製作方法，更包括經由該第三表面與該第四表面將該基板貼附於一載板上，並且於形成該介電層於該第二表面後，移除該載板。
13. 如申請專利範圍第7項所述的半導體元件的製作方法，其中該電鍍種子層包括一鈦銅複合層，其中該鈦銅複合層包括一鈦層與一銅層。
14. 如申請專利範圍第7項所述的半導體元件的製作方法，其中該防氧化層包括一金層。
15. 如申請專利範圍第7項所述的半導體元件的製作方法，更包括形成一黏著層於該電鍍種子層與該防氧化層之間，其中該黏著層為一鎳層。
16. 一種半導體元件堆疊結構，包括：一基板；多個半導體元件，相互垂直地堆疊於該基板上，其中每一該些半導體元件包括多個直通矽晶穿孔，穿設於每一該些半導體元件中；至少一重佈線路層，配置於其中一個該些半導體元件的一第 一表面，並且該至少一重佈線路層經由該第一表面與其中一個該些半導體元件的該些直通矽晶穿孔連接；以及多個連接件，埋設於該些直通矽晶穿孔內以及其中一個該些半導體元件與該基板之間，其中每一該些半導體元件的該些直通矽晶穿孔以及該至少一重佈線路層藉由該些連接件彼此電性連接。
17. 如申請專利範圍第16項所述的半導體元件堆疊結構，其中該些連接件包括多個銲球與銲錫層。
18. 如申請專利範圍第16項所述的半導體元件堆疊結構，更包括多層介電層分別配置於該些半導體元件之間。
19. 如申請專利範圍第16項所述的半導體元件堆疊結構，更包括一絕緣層配置於該些半導體元件與該基板之間。
20. 如申請專利範圍第16項所述的半導體元件堆疊結構，其中該基板為一矽基板，並且該基板具有多個導電凸塊配置於其上。