TW202201679A - 用於半導體裝置的重佈線結構及其形成方法 - Google Patents

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Abstract

提供一種具有重佈線結構的半導體裝置及其形成方法。一種半導體裝置包括半導體結構、位於半導體結構之上且電性耦接至半導體結構的重佈線結構、以及位於重佈線結構之上且電性耦接至重佈線結構的連接件。重佈線結構包括基部通孔及電性插設在基部通孔與連接件之間的堆疊通孔。堆疊通孔在側向上與基部通孔間隔開。

Description

用於半導體裝置的重佈線結構及其形成方法
由於各種電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度的持續提高，半導體行業已經歷快速增長。在很大程度上，積體密度的提高來自於最小特徵尺寸（minimum feature size）的不斷減小，此容許更多組件能夠整合至給定區域內。隨著對縮小電子裝置的需求的增長，需要更小且更具創造性的半導體晶粒封裝技術。此種封裝系統的實例是疊層封裝（Package-on-Package，PoP）技術。在PoP裝置中，頂部半導體封裝被堆疊在底部半導體封裝的頂部上，以提供高積體程度及組件密度。疊層封裝技術一般能夠生產功能性得到增強且在印刷電路板（printed circuit board，PCB）上的佔用空間小的半導體裝置。
以下揭露內容提供用於實施本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露內容。當然，該些僅為實例而非旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，並且亦可包括其中第一特徵與第二特徵之間可形成有額外特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。此外，本揭露內容可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清楚的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下」、「位於...下方」、「下部的」、「位於...上方」、「上部的」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在囊括除圖中所繪示的定向外裝置在使用或操作中的不同定向。設備可另外定向（旋轉90度或處於其他定向），並且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
將針對特定上下文中的實施例（即半導體裝置的重佈線結構及其形成方法）來闡述實施例。半導體裝置可為積體電路晶粒結構、中介物、積體電路封裝等。本文提出的各種實施例容許形成包括堆疊通孔及/或交錯通孔配置的重佈線結構。本文提出的各種實施例容許減少重佈線結構內的應變（strain），減少或消除由於應變在重佈線結構中產生缺陷，提高重佈線結構的電路設計的靈活性，提高重佈線結構的佈線效率，以及提高包括重佈線結構的半導體裝置的可靠性。
圖1A及圖1B分別示出根據一些實施例的半導體裝置100的剖視圖及俯視圖。半導體裝置100包括半導體結構101。在一些實施例中，半導體結構101可包括積體電路晶粒、中介物、封裝半導體結構等。在一些實施例中，半導體結構101包括連接件103，連接件103被配置成向半導體結構101內的電路系統提供電性連接。半導體裝置100更包括位於半導體結構101之上的重佈線結構105。在一些實施例中，重佈線結構105包括多個絕緣層及導電層（未單獨示出）。連接件103將重佈線結構105電性耦接至半導體結構101內的電路系統。在一些實施例中，連接件103包含導電材料，例如銅等。
半導體裝置100更包括位於重佈線結構105之上且與重佈線結構105電性接觸的連接件107。連接件107被配置成將半導體裝置100電性連接至外部電氣組件。在一些實施例中，連接件107可為球柵陣列（ball grid array，BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、化學鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊等。連接件107可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在所示實施例中，連接件107包括導電柱107A及導電頂蓋層107B。在一些實施例中，導電柱107A可包含導電材料，例如銅等。在一些實施例中，導電柱107A可為無焊料的。導電頂蓋層107B可包含焊料材料。
圖2示出根據一些實施例的半導體裝置200的剖視圖。半導體裝置200相似於上面參考圖1A及圖1B示出的半導體裝置100，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，半導體裝置200被實施為半導體裝置100（參見圖1A及圖1B），使得半導體裝置200的積體電路晶粒201被實施為半導體裝置100的半導體結構101（參見圖1A及圖1B）。積體電路晶粒201可為邏輯晶粒（例如中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、系統晶片（system-on-a-chip，SoC）、應用處理器（application processor，AP）、微控制器等）、記憶體晶粒（例如動態隨機存取記憶體（dynamic random access memory，DRAM）晶粒、靜態隨機存取記憶體（static random access memory，SRAM）晶粒等）、電力管理晶粒（例如電力管理積體電路（power management integrated circuit，PMIC）晶粒）、射頻（radio frequency，RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system，MEMS）晶粒、訊號處理晶粒（例如數位訊號處理（digital signal processing，DSP）晶粒）、前端晶粒（例如類比前端（analog front-end，AFE）晶粒）、相似晶粒或其組合。
積體電路晶粒201可形成在晶圓中，所述晶圓可包括不同的裝置區，所述裝置區在後續步驟中被單體化以形成多個積體電路晶粒。積體電路晶粒201可根據可適用的製造製程進行處理以形成積體電路。舉例來說，積體電路晶粒201包括半導體基底203，例如經摻雜的或未經摻雜的矽或絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底203可包含其他半導體材料（例如鍺）、化合物半導體（包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦、及/或銻化銦）、合金半導體（包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP）或者其組合。亦可使用例如多層式基底或梯度基底等其他基底。半導體基底203具有主動表面（例如圖2中面朝上的表面，有時稱為前側）以及非主動表面（例如圖2中面朝下的表面，有時稱為背側）。
裝置（由電晶體表示）205可形成在半導體基底203的前表面處。裝置205可為主動裝置（例如電晶體、二極體等）、電容器、電阻器等。層間介電質（inter-layer dielectric，ILD）207位於半導體基底203的前表面之上。ILD 207環繞並可覆蓋裝置205。ILD 207可包括由例如磷矽酸鹽玻璃（Phospho-Silicate Glass，PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass，BSG）、硼摻雜磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass，BPSG）、未摻雜矽酸鹽玻璃（undoped Silicate Glass，USG）、類似材料或其組合等材料形成的一或多個介電層。
導電插塞209延伸穿過ILD 207，以電性及實體耦接至裝置205。舉例來說，當裝置205是電晶體時，導電插塞209可耦接電晶體的閘極及源極/汲極區。導電插塞209可由鎢、鈷、鎳、銅、銀、金、鋁、類似材料或其組合形成。
內連線結構211位於ILD 207及導電插塞209之上。內連線結構211對裝置205進行內連以形成積體電路。內連線結構211可由例如ILD 207上的介電層211A中的金屬化圖案211B形成。金屬化圖案211B包括形成在一或多個低介電常數（low-k）介電層211A中的金屬線及通孔。內連線結構211的金屬化圖案211B藉由導電插塞209電性耦接至裝置205。在一些實施例中，內連線結構211可由交替的介電（例如低介電常數的介電材料）層與導電材料（例如銅）層以及對各導電材料層進行內連的通孔形成，並且可藉由任何合適的製程（例如沉積、鑲嵌、雙鑲嵌等）來形成。
積體電路晶粒201更包括進行外部連接的接墊213，例如鋁墊。接墊213位於積體電路晶粒201的主動側上，例如位於內連線結構211中及/或內連線結構211上。鈍化層215位於積體電路晶粒201上，例如位於內連線結構211以及接墊213的部分上。在一些實施例中，鈍化層215包含氧化矽、氮化矽、氮氧化矽、類似材料或其組合的一或多個層。開口穿過鈍化層215延伸至接墊213。
晶粒連接件217（如導電柱（例如由如銅等金屬形成））延伸穿過鈍化層215中的開口，並且實體及電性耦接至接墊213中的相應接墊。晶粒連接件217可藉由例如鍍覆等來形成。晶粒連接件217電性耦接至積體電路晶粒201的相應積體電路。在所示實施例中，晶粒連接件217被實施為圖1A所示的連接件103。
焊料區（例如焊料球或焊料凸塊）可任選地設置在晶粒連接件217上。焊料球可用於對積體電路晶粒201執行晶片探針（chip probe，CP）測試。可對積體電路晶粒201執行CP測試，以確定積體電路晶粒201是否是已知良好晶粒（known good die，KGD）。因此，只有KGD的積體電路晶粒201進行後續處理，而未通過CP測試的晶粒不進行處理。在測試之後，可在後續處理步驟中移除焊料區。
絕緣層219可位於（或可不位於）積體電路晶粒201的主動側上，例如位於鈍化層215及晶粒連接件217上。絕緣層219在側向上包封晶粒連接件217，並且絕緣層219在側向上與積體電路晶粒201相接。在一些實施例中，絕緣層219可將晶粒連接件217埋入其中，使得絕緣層219的最頂表面位於晶粒連接件217的最頂表面上方。在焊料區設置在晶粒連接件217上的一些實施例中，絕緣層219亦可將焊料區埋入其中。作為另一選擇，可在形成絕緣層219之前移除焊料區。
絕緣層219可為聚合物（例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）等）、氮化物（例如氮化矽等）、氧化物（例如氧化矽、PSG、BSG、BPSG等）、類似材料或其組合。絕緣層219可例如藉由旋轉塗佈、疊層、化學氣相沉積（chemical vapor deposition，CVD）等來形成。在一些實施例中，在積體電路晶粒201的形成期間，晶粒連接件217被絕緣層218暴露出來。在其他實施例中，晶粒連接件217保持被掩埋，而在形成重佈線結構105的後續製程期間被暴露出。暴露出晶粒連接件217可移除晶粒連接件217上可能存在的任何焊料區。在一些實施例中，在形成重佈線結構105之前，在積體電路晶粒201上執行平坦化製程，例如化學機械研磨（CMP）製程。
在一些實施例中，積體電路晶粒201是包括多個半導體基底的堆疊裝置。舉例來說，積體電路晶粒201可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方（hybrid memory cube，HMC）模組、高頻寬記憶體（high bandwidth memory，HBM）模組等。在此種實施例中，積體電路晶粒201包括藉由基底穿孔（through-substrate via，TSV）內連的多個半導體基底。半導體基底中的每一者可具有（或者可不具有）內連線結構。
圖3示出根據一些實施例的半導體裝置300的剖視圖。半導體裝置300相似於上面參考圖1A及圖1B示出的半導體裝置100，其中相似特徵用相似的標號來標記，並且此處不再對相似特徵重複闡述。在一些實施例中，半導體裝置300被實施為半導體裝置100（參見圖1A及圖1B），使得半導體裝置300的中介物301被實施為半導體裝置100的半導體結構101（參見圖1A及圖1B）。
中介物（interposer）301可形成在晶圓中，所述晶圓在後續步驟中被單體化以形成多個中介物。中介物301可根據適用的製造製程進行處理。舉例來說，中介物301包括半導體基底303。在一些實施例中，半導體基底303相似於上面參考圖2闡述的半導體基底203，此處不再重複闡述。中介物301可包括（可不包括）內連線結構。中介物301可包括（可不包括）主動裝置及/或被動裝置。在一些實施例中，中介物包括延伸穿過基底303的TSV 305。TSV 305可包含導電材料，例如銅等。在所示實施例中，TSV 305被實施為半導體裝置100的連接件103（參見圖1A及圖1B）。在一些實施例中，在形成重佈線結構105之前，在中介物301上執行平坦化製程，例如CMP製程。
圖4示出根據一些實施例的半導體裝置400的剖視圖。半導體裝置400相似於上面參考圖1A及圖1B示出的半導體裝置100，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，半導體裝置400被實施為半導體裝置100（參見圖1A及圖1B），使得半導體裝置400的封裝結構401被實施為半導體裝置100的半導體結構101（參見圖1A及圖1B）。
封裝結構401包括包封體403。包封體403可為模製化合物、環氧樹脂等。穿孔（through via，TV）405嵌入在包封體403中，並且自包封體403的上側延伸至包封體403的下側。積體電路晶粒407A、407B及407C嵌入於相鄰的TV 405之間的包封體403中。積體電路晶粒407A、407B及407C相似於上面參考圖2所闡述的積體電路晶粒201，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。
背側結構409形成在包封體403的下側以及積體電路晶粒407A、407B及407C的背側上。在一些實施例中，背側結構409是絕緣層，並且可使用與上面參考圖2闡述的絕緣層219相似的材料及方法來形成，並且此處不再重複闡述。在其他實施例中，背側結構409是包括多個絕緣層及導電層（未單獨示出）的重佈線結構。封裝結構401更包括位於包封體403的下側上的連接件411。在當背側結構409是絕緣層時的實施例中，連接件411包括延伸穿過背側結構409且耦接至相應TV 405的部分413。在當背側結構409是重佈線結構時的另一實施例中，連接件411電性及機械耦接至背側結構409的下表面。在此種實施例中，連接件411不包括部分413。在所示實施例中，晶粒連接件217及TV 405被實施為半導體裝置100的連接件103（參見圖1A及圖1B）。
進一步參考圖4，形成半導體裝置400的製程步驟可包括：在載體基底之上形成背側結構409、在背側結構409之上形成TV 405、將積體電路晶粒407A、407B及407C貼合至背側結構409、將TV 405以及積體電路晶粒407A、407B及407C封裝在包封體403中、將包封體403平坦化以暴露出TV 405及晶粒連接件217、在積體電路晶粒407A、407B及407C以及包封體403之上形成重佈線結構105及連接件107、將載體基底自所得結構剝離、在背側結構409上形成連接件411、以及將所得結構切分成各別裝置，例如半導體裝置400。
圖5示出根據一些實施例的重佈線結構105的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構501被實施為半導體裝置100的重佈線結構105（參見圖1A及圖1B）。重佈線結構501包括絕緣層503、507、511、515及519以及金屬化圖案505、509、513及517。金屬化圖案亦可被稱為重佈線層或重佈線走線。示出重佈線結構501作為具有四層金屬化圖案的實例。可在重佈線結構501中形成更多或更少的絕緣層及金屬化圖案。若將形成更少的絕緣層及金屬化圖案，則可省略以下論述的步驟及製程。若將形成更多的絕緣層及金屬化圖案，則可重複以下論述的步驟及製程。
在一些實施例中，形成重佈線結構501始於在半導體結構101之上沉積絕緣層503。在一些實施例中，絕緣層503是由可使用微影遮罩進行圖案化的例如PBO、聚醯亞胺、BCB、類似材料或其組合等感光性材料形成。絕緣層503可藉由旋轉塗佈、疊層、CVD、類似製程或其組合來形成。然後，對絕緣層503進行圖案化。圖案化形成暴露出連接件103的部分的開口。所述圖案化可藉由可接受的製程來進行，例如當絕緣層503是感光性材料時，藉由將絕緣層503曝露於光並進行顯影來進行，或者藉由使用例如非等向性蝕刻進行蝕刻來進行。
在形成絕緣層503之後，形成金屬化圖案505。金屬化圖案505包括位於絕緣層503的主表面上並沿其延伸的部分（例如導電線或跡線505L）。金屬化圖案505更包括延伸穿過絕緣層503以實體及電性耦接至相應連接件103的部分（例如導通孔505V）。
作為形成金屬化圖案505的實例，在絕緣層503之上及延伸穿過絕緣層503的開口中形成晶種層。在一些實施例中，晶種層為金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。晶種層可使用例如物理氣相沉積（physical vapor deposition，PVD）等來形成。接著，在晶種層上形成光阻且對所述光阻進行圖案化。光阻可藉由旋轉塗佈等來形成且可被曝露於光以進行圖案化。光阻的圖案對應於金屬化圖案505。所述圖案化會形成穿過光阻的開口以暴露出晶種層。接著，在光阻的開口中以及在晶種層的被暴露的部分上形成導電材料。導電材料可藉由鍍覆（例如電鍍或無電電鍍）等來形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。在一些實施例中，導電材料以共形方式形成，使得導電材料部分地填充穿過光阻的開口。導電材料與晶種層的下伏部分的組合形成金屬化圖案505。移除光阻以及晶種層的上面未形成有導電材料的部分。光阻可藉由例如使用氧電漿等可接受的灰化製程或剝除製程來移除。一旦光阻被移除，則例如藉由使用可接受的蝕刻製程（例如藉由濕式蝕刻或乾式蝕刻）來移除晶種層被暴露的部分。
在形成金屬化圖案505之後，在金屬化圖案505及絕緣層503上沉積絕緣層507。絕緣層507可使用與絕緣層503相似的材料及方法來形成，此處不再重複闡述。
在形成絕緣層507之後，形成金屬化圖案509。金屬化圖案509包括位於絕緣層507的主表面上並沿其延伸的部分（例如導電線或跡線509L）。金屬化圖案509更包括延伸穿過絕緣層507以實體及電性耦接至金屬化圖案505的部分（例如導通孔509V）。金屬化圖案509可使用與金屬化圖案505相似的材料及方法來形成，此處不再重複闡述。在一些實施例中，金屬化圖案509更包括虛擬導電線或跡線509D。在一些實施例中，形成虛擬導電線或跡線509D以減少在用於形成金屬化圖案509的鍍覆製程期間的負面效應（例如負載效應（loading effect））。虛擬導電線或跡線509D藉由重佈線結構501的相應的絕緣層與重佈線結構501的其餘導電特徵隔離。因此，虛擬導電線或跡線509D在重佈線結構501中是電性浮置的。
在形成金屬化圖案509之後，在金屬化圖案509及絕緣層507上沉積絕緣層511。絕緣層511可使用與絕緣層503相似的材料及方法來形成，此處不再重複闡述。
在形成絕緣層511之後，形成金屬化圖案513。金屬化圖案513包括位於絕緣層511的主表面上並沿其延伸的部分（例如導電線或跡線513L）。金屬化圖案513更包括延伸穿過絕緣層511以實體及電性耦接至金屬化圖案509的部分（例如導通孔513V）。金屬化圖案513可使用與金屬化圖案505相似的材料及方法來形成，此處不再重複闡述。在一些實施例中，金屬化圖案513更包括虛擬導電線或跡線513D。在一些實施例中，形成虛擬導電線或跡線513D以減少在用於形成金屬化圖案513的鍍覆製程期間的負面效應（例如負載效應）。虛擬導電線或跡線513D藉由重佈線結構501的相應的絕緣層與重佈線結構501的其餘導電特徵隔離。因此，虛擬導電線或跡線513D在重佈線結構501中是電性浮置的。
在形成金屬化圖案513之後，在金屬化圖案513及絕緣層511上沉積絕緣層515。絕緣層515可使用與絕緣層503相似的材料及方法來形成，此處不再重複闡述。
在形成絕緣層515之後，形成金屬化圖案517。金屬化圖案517包括位於絕緣層515的主表面上並沿其延伸的部分（例如導電線或跡線517L）。金屬化圖案517更包括延伸穿過絕緣層515以實體及電性耦接至金屬化圖案513的部分（例如導通孔517V）。金屬化圖案517可使用與金屬化圖案505相似的材料及方法來形成，此處不再重複闡述。在一些實施例中，金屬化圖案517更包括虛擬導電線或跡線517D。在一些實施例中，形成虛擬導電線或跡線517D以減少在用於形成金屬化圖案517的鍍覆製程期間的負面效應（例如負載效應）。虛擬導電線或跡線517D藉由重佈線結構501的相應的絕緣層與重佈線結構501的其餘導電特徵隔離。因此，虛擬導電線或跡線517D在重佈線結構501中是電性浮置的。
在形成金屬化圖案517之後，在金屬化圖案517及絕緣層515上沉積絕緣層519。絕緣層519可使用與絕緣層503相似的材料及方法來形成，此處不再重複闡述。
在形成重佈線結構501之後，在重佈線結構501之上形成連接件107。在一些實施例中，導電柱107A包括延伸穿過絕緣層519以實體及電性耦接至金屬化圖案517的通孔部分107V。
進一步參考圖5，在一些實施例中，通孔505V、509V、513V及517V具有傾斜側壁。在一些實施例中，通孔505V、509V、513V及517V中的至少一者在側向上相對於連接件107的通孔部分107V錯位。在所示實施例中，通孔505V及連接件103在側向上相對於連接件107的通孔部分107V錯位，而通孔509V、513V及517V垂直堆疊在連接件107的通孔部分107V正下方。藉由如上所述在重佈線結構501中堆疊通孔505V、509V、513V及517V並使所述通孔交錯，會減少重佈線結構501內的應變。因此，會減少或消除由於應變在重佈線結構501中產生缺陷，藉以提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構501的半導體裝置的可靠性。
圖6示出根據一些實施例的重佈線結構105的一部分109（參見圖1A）的剖視圖。圖6中示出的結構相似於圖5中示出的結構，其中相似特徵用相似的標號來標記，並且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構501之後，形成凸塊下金屬（under-bump metallization，UBM）601，以用於與重佈線結構501進行外部連接。UBM 601具有位於絕緣層519的主表面上並沿其延伸的凸塊部分601B，並且具有延伸穿過絕緣層519以實體及電性耦接至金屬化圖案517的通孔部分601V。在形成UBM 601之後，在UBM 601上形成連接件603。在一些實施例中，連接件603包括焊料球、BGA連接件等。
圖7示出根據一些實施例的半導體裝置100的重佈線結構105的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構701被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構701包括絕緣層503、507、511、515及519以及金屬化圖案505、509、513及517。圖7的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構701可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。與重佈線結構501不同，重佈線結構701不包括虛擬導電線或跡線（例如圖5所示的虛擬導電線或跡線509D、513D及517D）。
在一些實施例中，通孔505V、509V、513V及517V中的至少一者相對於其餘的通孔在側向上移位。在所示實施例中，通孔505V及連接件103垂直堆疊，使得通孔505V完全著落在連接件103上。通孔505V及連接件103在側向上相對於通孔509V、513V及517V以及連接件107的通孔部分107V移位，而通孔509V、513V及517V垂直堆疊在連接件107的通孔部分107V正下方。藉由如上所述在重佈線結構701中堆疊通孔505V、509V、513V及517V並使所述通孔交錯，會減少重佈線結構701內的應變。因此，會減少或消除由於應變在重佈線結構701中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構701的半導體裝置的可靠性。
圖8示出根據一些實施例的重佈線結構105的一部分109（參見圖1A）的剖視圖。圖8中示出的結構相似於圖7中示出的結構，其中相似特徵用相似的標號來標記，此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構701之後，如上面參考圖6所述，在重佈線結構701之上形成UBM 601及連接件603，此處不再重複闡述。
圖9示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構901被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構901包括絕緣層503、507、511、515及519以及金屬化圖案505、509、513及517。圖9的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構901可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構901包括虛擬導電線或跡線509D、513D及517D。
在所示實施例中，通孔505V位於連接件103之上並完全著落在連接件103上。通孔505V在側向上相對於通孔509V、513V及517V以及相對於連接件107的通孔部分107V移位。通孔509V、513V及517V垂直堆疊，並且在側向上相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構901中堆疊通孔505V、509V、513V及517V並使所述通孔交錯，會減少重佈線結構901內的應變。因此，會減少或消除由於應變在重佈線結構901中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構901的半導體裝置的可靠性。
圖10示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖10中示出的結構相似於圖9中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構901之後，如上面參考圖6所述，在重佈線結構901之上形成UBM 601及連接件603，此處不再重複闡述。
圖11示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構1101被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構1101包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖11的結構相似於圖5的結構，其中相似特徵用相似的標號來標記，此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構1101可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構1101包括虛擬導電線或跡線505D及509D。
在所示實施例中，連接件103相對於連接件107的通孔部分107V垂直對準，並且位於連接件107的通孔部分107V正下方。通孔505V及509V垂直堆疊在連接件103之上，使得通孔505V位於連接件103之上且完全著落在連接件103上。通孔509V及513V堆疊，並且在側向上相對於堆疊的一對通孔505V及509V以及相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構1101中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構1101內的應變。因此，會減少或消除由於應變在重佈線結構1101中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構1101的半導體裝置的可靠性。
圖12示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖12中示出的結構相似於圖11中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構1101之後，如上面參考圖6所述，在重佈線結構1101之上形成UBM 601及連接件603，此處不再重複闡述。
圖13示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構1301被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構1301包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖13的結構相似於圖11的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構1301可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構1301相似於重佈線結構1101（參見圖11），區別在於具有疊加的一對堆疊通孔505V及509V的連接件103在側向上相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構1301中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構1301內的應變。因此，會減少或消除由於應變在重佈線結構1301中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構1301的半導體裝置的可靠性。
圖14示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖14中示出的結構相似於圖13中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構1301之後，如上面參考圖6所述，在重佈線結構1301之上形成UBM 601及連接件603，此處不再重複闡述。
圖15示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構1501被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構1501包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖15的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構1501可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構1501包括虛擬導電線或跡線505D及509D。
在所示實施例中，連接件103相對於連接件107的通孔部分107V垂直對準，並且位於連接件107的通孔部分107V正下方。通孔505V及509V垂直堆疊，使得通孔505V位於連接件103之上且完全著落在連接件103上。通孔513V在側向上相對於堆疊的所述對通孔505V及509V以及相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構1501中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構1501內的應變。因此，會減少或消除由於應變在重佈線結構1501中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構1501的半導體裝置的可靠性。
圖16示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖16中示出的結構相似於圖15中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構1501之後，如上面參考圖6所述，在重佈線結構1501之上形成UBM 601及連接件603，此處不再重複闡述。
圖17示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構1701被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構1701包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖17的結構相似於圖15的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構1701可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構1701相似於重佈線結構1501（參見圖15），區別在於具有疊加的一對堆疊通孔505V及509V的連接件103在側向上相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構1701中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構1701內的應變。因此，會減少或消除由於應變在重佈線結構1701中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構1701的半導體裝置的可靠性。
圖18示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖18中示出的結構相似於圖17中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構1701之後，如上面參考圖6所述，在重佈線結構1701之上形成UBM 601及連接件603，此處不再重複闡述。
圖19示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構1901被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構1901包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖19的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構1901可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構1901包括虛擬導電線或跡線505D及509D。
在所示實施例中，連接件103相對於連接件107的通孔部分107V垂直對準，並且位於連接件107的通孔部分107V正下方。通孔505V及509V垂直堆疊，使得通孔505V位於連接件103之上且完全著落在連接件103上。在一些實施例中，重佈線結構1901的金屬化圖案513不包括通孔。藉由如上所述在重佈線結構1901中堆疊通孔505V及509V並使所述通孔交錯，會減少重佈線結構1901內的應變。因此，會減少或消除由於應變在重佈線結構1901中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構1901的半導體裝置的可靠性。
圖20示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖20中示出的結構相似於圖19中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構1901之後，如上面參考圖6所述，在重佈線結構1901之上形成UBM 601及連接件603，此處不再重複闡述。
圖21示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構2101被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構2101包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖21的結構相似於圖19的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構2101可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構2101包括虛擬導電線或跡線505D及509D。
在所示實施例中，重佈線結構2101相似於重佈線結構1901（參見圖19），區別在於具有疊加的一對堆疊通孔505V及509V的連接件103在側向上相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構2101中堆疊通孔505V及509V並使所述通孔交錯，會減少重佈線結構2101內的應變。因此，會減少或消除由於應變在重佈線結構2101中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構2101的半導體裝置的可靠性。
圖22示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖22中示出的結構相似於圖21中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構2101之後，如上面參考圖6所述，在重佈線結構2101之上形成UBM 601及連接件603，此處不再重複闡述。
圖23示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構2301被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構2301包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖23的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構2301可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在所示實施例中，重佈線結構2301不包括虛擬導電線或跡線。
在所示實施例中，連接件103相對於連接件107的通孔部分107V垂直對準，並且位於連接件107的通孔部分107V正下方。通孔505V及509V垂直堆疊在連接件103之上，使得通孔505V位於連接件103之上且完全著落在連接件103上。堆疊的多對通孔509V及513V在側向上相對於堆疊的所述對通孔505V及509V以及相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構2301中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構2301內的應變。因此，會減少或消除由於應變在重佈線結構2301中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構2301的半導體裝置的可靠性。
圖24示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖24中示出的結構相似於圖23中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構2301之後，如上面參考圖6所述，在重佈線結構2301之上形成UBM 601及連接件603，此處不再重複闡述。
圖25示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構2501被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構2501包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖25的結構相似於圖23的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構2501可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在所示實施例中，重佈線結構2501不包括虛擬導電線或跡線。
在所示實施例中，重佈線結構2501相似於重佈線結構2301（參見圖23），區別在於具有疊加的一對堆疊通孔505V及509V的連接件103在側向上相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構2501中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構2501內的應變。因此，會減少或消除由於應變在重佈線結構2501中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構2501的半導體裝置的可靠性。
圖26示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖26中示出的結構相似於圖25中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構2501之後，如上面參考圖6所述，在重佈線結構2501之上形成UBM 601及連接件603，此處不再重複闡述。
圖27示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構2701被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構2701包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖27的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構2701可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構2701包括虛擬導電線或跡線505D及509D。
在所示實施例中，連接件103相對於連接件107的通孔部分107V垂直對準，並且位於連接件107的通孔部分107V正下方。通孔505V位於連接件103之上並完全著落在連接件103上。通孔509V及513V垂直堆疊，並且在側向上相對於通孔505V及連接件107的通孔部分107V移位。藉由如上所述在重佈線結構2701中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構2701內的應變。因此，會減少或消除由於應變在重佈線結構2701中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構2701的半導體裝置的可靠性。
圖28示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖28中示出的結構相似於圖27中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構2701之後，如上面參考圖6所述，在重佈線結構2701之上形成UBM 601及連接件603，此處不再重複闡述。
圖29示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構2901被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構2901包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖29的結構相似於圖27的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構2901可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構2901包括虛擬導電線或跡線509D。
在所示實施例中，重佈線結構2901相似於重佈線結構2701（參見圖27），區別在於具有疊加的通孔505V的連接件103在側向上相對於連接件107的通孔部分107V移位。藉由如上所述在重佈線結構2901中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構2901內的應變。因此，會減少或消除由於應變在重佈線結構2901中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構2901的半導體裝置的可靠性。
圖30示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖30中示出的結構相似於圖29中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構2901之後，如上面參考圖6所述，在重佈線結構2901之上形成UBM 601及連接件603，此處不再重複闡述。
圖31示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構3101被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構3101包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖31的結構相似於圖27的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構3101可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構3101相似於重佈線結構2701（參見圖27），區別在於重佈線結構3101不包括虛擬導電線或跡線（例如圖27所示的虛擬導電線或跡線505D及509D）。藉由如上所述在重佈線結構3101中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構3101內的應變。因此，會減少或消除由於應變在重佈線結構3101中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構3101的半導體裝置的可靠性。
圖32示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖32中示出的結構相似於圖31中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構3101之後，如上面參考圖6所述，在重佈線結構3101之上形成UBM 601及連接件603，此處不再重複闡述。
圖33示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構3301被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構3301包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖33的結構相似於圖29的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構3301可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構3301相似於重佈線結構2901（參見圖29），區別在於重佈線結構3301不包括虛擬導電線或跡線（例如圖29所示的虛擬導電線或跡線509D）。藉由如上所述在重佈線結構3301中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構3301內的應變。因此，會減少或消除由於應變在重佈線結構3301中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構3301的半導體裝置的可靠性。
圖34示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖34中示出的結構相似於圖33中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構3301之後，如上面參考圖6所述，在重佈線結構3301之上形成UBM 601及連接件603，此處不再重複闡述。
圖35示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構3501被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構3501包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖35的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構3501可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構3501包括虛擬導電線或跡線505D及509D。
在所示實施例中，連接件103相對於連接件107的通孔部分107V垂直對準，並且位於連接件107的通孔部分107V正下方。通孔505V位於連接件103之上並完全著落在連接件103上。通孔513V及連接件107的通孔部分107V垂直堆疊，而通孔509V在側向上相對於通孔505V及513V以及連接件107的通孔部分107V移位。藉由如上所述在重佈線結構3501中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構3501內的應變。因此，會減少或消除由於應變在重佈線結構3501中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構3501的半導體裝置的可靠性。
圖36示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖36中示出的結構相似於圖35中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構3501之後，如上面參考圖6所述，在重佈線結構3501之上形成UBM 601及連接件603，此處不再重複闡述。
圖37示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構3701被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構3701包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖37的結構相似於圖35的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構3701可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構3501包括虛擬導電線或跡線509D。
在所示實施例中，重佈線結構3701相似於重佈線結構3501（參見圖35），區別在於具有疊加的通孔505V的連接件103在側向上相對於通孔513V及連接件107的通孔部分107V移位。藉由如上所述在重佈線結構3701中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構3701內的應變。因此，會減少或消除由於應變在重佈線結構3701中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構3701的半導體裝置的可靠性。
圖38示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖38中示出的結構相似於圖37中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構3701之後，如上面參考圖6所述，在重佈線結構3701之上形成UBM 601及連接件603，此處不再重複闡述。
圖39示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構3901被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構3901包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖39的結構相似於圖35的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構3901可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構3901相似於重佈線結構3501（參見圖35），區別在於重佈線結構3901不包括虛擬導電線或跡線（例如圖35所示的虛擬導電線或跡線505D及509D）。藉由如上所述在重佈線結構3901中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構3901內的應變。因此，會減少或消除由於應變在重佈線結構3901中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構3901的半導體裝置的可靠性。
圖40示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖40中示出的結構相似於圖39中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構3901之後，如上面參考圖6所述，在重佈線結構3901之上形成UBM 601及連接件603，此處不再重複闡述。
圖41示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構4101被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構4101包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖41的結構相似於圖37的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構4101可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構4101相似於重佈線結構3701（參見圖37），區別在於重佈線結構4101不包括虛擬導電線或跡線（例如圖37所示的虛擬導電線或跡線509D）。藉由如上所述在重佈線結構4101中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構4101內的應變。因此，會減少或消除由於應變在重佈線結構4101中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構4101的半導體裝置的可靠性。
圖42示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖42中示出的結構相似於圖41中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構4101之後，如上面參考圖6所述，在重佈線結構4101之上形成UBM 601及連接件603，此處不再重複闡述。
圖43示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構4301被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構4301包括絕緣層503、507、511、515及519以及金屬化圖案505、509、513及517。圖43的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構4301可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構4301包括虛擬導電線或跡線509D及513D。
在所示實施例中，連接件103相對於連接件107的通孔部分107V垂直對準，並且位於連接件107的通孔部分107V正下方。通孔509V、513V及517V垂直堆疊，並且在側向上相對於通孔505V及連接件107的通孔部分107V移位。藉由如上所述在重佈線結構4301中堆疊通孔505V、509V、513V及517V並使所述通孔交錯，會減少重佈線結構4301內的應變。因此，會減少或消除由於應變在重佈線結構4301中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構4301的半導體裝置的可靠性。
圖44示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖44中示出的結構相似於圖43中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構4301之後，如上面參考圖6所述，在重佈線結構4301之上形成UBM 601及連接件603，此處不再重複闡述。
圖45示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構4501被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構4501包括絕緣層503、507、511、515及519以及金屬化圖案505、509、513及517。圖45的結構相似於圖43的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構4501可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構4501相似於重佈線結構4301（參見圖43），區別在於重佈線結構4501不包括虛擬導電線或跡線（例如圖43所示的虛擬導電線或跡線509D及513D）。藉由如上所述在重佈線結構4501中堆疊通孔505V、509V、513V及517V並使所述通孔交錯，會減少重佈線結構4501內的應變。因此，會減少或消除由於應變在重佈線結構4501中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構4501的半導體裝置的可靠性。
圖46示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖46中示出的結構相似於圖45中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構4501之後，如上面參考圖6所述，在重佈線結構4501之上形成UBM 601及連接件603，此處不再重複闡述。
圖47示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構4701被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構4701包括絕緣層503、507、511、515及519以及金屬化圖案505、509、513及517。圖47的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構4701可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構4701包括虛擬導電線或跡線509D、513D及517D。
在所示實施例中，連接件103在側向上相對於連接件107的通孔部分107V移位。通孔505V、509V及513V垂直堆疊在連接件103之上，使得通孔505V完全著落在連接件103上。通孔517V及連接件107的通孔部分107V垂直堆疊。藉由如上所述在重佈線結構4701中堆疊通孔505V、509V、513V及517V並使所述通孔交錯，會減少重佈線結構4701內的應變。因此，會減少或消除由於應變在重佈線結構4701中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構4701的半導體裝置的可靠性。
圖48示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖48中示出的結構相似於圖47中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構4701之後，如上面參考圖6所述，在重佈線結構4701之上形成UBM 601及連接件603，此處不再重複闡述。
圖49示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構4901被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構4901包括絕緣層503、507、511、515及519以及金屬化圖案505、509、513及517。圖49的結構相似於圖47的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構4901可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構4901相似於重佈線結構4701（參見圖47），區別在於重佈線結構4901不包括虛擬導電線或跡線（例如圖47所示的虛擬導電線或跡線509D、513D及517D）。藉由如上所述在重佈線結構4901中堆疊通孔505V、509V、513V及517V並使所述通孔交錯，會減少重佈線結構4901內的應變。因此，會減少或消除由於應變在重佈線結構4901中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構4901的半導體裝置的可靠性。
圖50示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖50中示出的結構相似於圖49中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構4901之後，如上面參考圖6所述，在重佈線結構4901之上形成UBM 601及連接件603，此處不再重複闡述。
圖51示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構5101被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構5101包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖51的結構相似於圖5的結構，其中相似特徵用相似的標號來標記，並且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構5101可以與上面參考圖5闡述的重佈線結構501相似的方式形成，並且此處不再重複闡述。在一些實施例中，重佈線結構5101包括虛擬導電線或跡線505D及509D。
在所示實施例中，連接件103在側向上相對於連接件107的通孔部分107V移位。通孔505V、509V及513V垂直堆疊在連接件103之上，使得通孔505V完全著落在連接件103上。藉由如上所述在重佈線結構5101中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構5101內的應變。因此，會減少或消除由於應變在重佈線結構5101中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構5101的半導體裝置的可靠性。
圖52示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖52中示出的結構相似於圖51中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構5101之後，如上面參考圖6所述，在重佈線結構5101之上形成UBM 601及連接件603，此處不再重複闡述。
圖53示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構5301被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構5301包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖53的結構相似於圖51的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構5301可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構5301相似於重佈線結構5101（參見圖51），區別在於重佈線結構5301不包括虛擬導電線或跡線（例如圖51所示的虛擬導電線或跡線505D及509D）。藉由如上所述在重佈線結構5301中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構5301內的應變。因此，會減少或消除由於應變在重佈線結構5301中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構5301的半導體裝置的可靠性。
圖54示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖54中示出的結構相似於圖53中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構5301之後，如上面參考圖6所述，在重佈線結構5301之上形成UBM 601及連接件603，此處不再重複闡述。
圖55示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構5501被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構5501包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖55的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構5501可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構5501包括虛擬導電線或跡線505D及509D。
在所示實施例中，連接件103相對於連接件107的通孔部分107V垂直對準，並且位於連接件107的通孔部分107V正下方。通孔505V位於連接件之上並完全著落在連接件上。通孔509V在側向上相對於通孔505V以及連接件107的通孔部分107V移位。通孔513V相對於通孔505V、通孔509V以及連接件107的通孔部分107V側向移位。藉由如上所述在重佈線結構5501中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構5501內的應變。因此，會減少或消除由於應變在重佈線結構5501中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構5501的半導體裝置的可靠性。
圖56示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖56中示出的結構相似於圖55中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構5501之後，如上面參考圖6所述，在重佈線結構5501之上形成UBM 601及連接件603，此處不再重複闡述。
圖57示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構5701被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構5701包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖57的結構相似於圖55的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構5701可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構5701相似於重佈線結構5501（參見圖55），區別在於重佈線結構5701不包括虛擬導電線或跡線（例如圖55所示的虛擬導電線或跡線505D及509D）。藉由如上所述在重佈線結構5701中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構5701內的應變。因此，會減少或消除由於應變在重佈線結構5701中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構5701的半導體裝置的可靠性。
圖58示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖58中示出的結構相似於圖57中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構5701之後，如上面參考圖6所述，在重佈線結構5701之上形成UBM 601及連接件603，此處不再重複闡述。
圖59示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構5901被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構5901包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖59的結構相似於圖5的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構5901可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。在一些實施例中，重佈線結構5901包括虛擬導電線或跡線509D。
在所示實施例中，連接件103在側向上相對於連接件107的通孔部分107V移位。通孔505V位於連接件107之上並完全著落在連接件107上。通孔509V在側向上相對於通孔505V以及連接件107的通孔部分107V移位。通孔513V在側向上相對於通孔505V、通孔509V以及連接件107的通孔部分107V移位。藉由如上所述在重佈線結構5901中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構5901內的應變。因此，會減少或消除由於應變在重佈線結構5901中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構5901的半導體裝置的可靠性。
圖60示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖60中示出的結構相似於圖59中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構5901之後，如上面參考圖6所述，在重佈線結構5901之上形成UBM 601及連接件603，此處不再重複闡述。
圖61示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。在所示實施例中，重佈線結構6101被實施為半導體裝置100的重佈線結構105（參見圖1A）。重佈線結構6101包括絕緣層503、507、511及515以及金屬化圖案505、509及513。圖61的結構相似於圖59的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在一些實施例中，重佈線結構6101可以與上面參考圖5闡述的重佈線結構501相似的方式形成，此處不再重複闡述。
在所示實施例中，重佈線結構6101相似於重佈線結構5901（參見圖59），區別在於重佈線結構6101不包括虛擬導電線或跡線（例如圖59所示的虛擬導電線或跡線509D）。藉由如上所述在重佈線結構6101中堆疊通孔505V、509V及513V並使所述通孔交錯，會減少重佈線結構6101內的應變。因此，會減少或消除由於應變在重佈線結構6101中產生缺陷，此會提高重佈線結構的電路設計的靈活性、重佈線結構的佈線效率以及包括重佈線結構6101的半導體裝置的可靠性。
圖62示出根據一些實施例的半導體裝置100的一部分109（參見圖1A）的剖視圖。圖62中示出的結構相似於圖61中示出的結構，其中相似特徵用相似的標號來標記且此處不再對相似特徵重複闡述。在所示實施例中，在形成重佈線結構6101之後，如上面參考圖6所述，在重佈線結構6101之上形成UBM 601及連接件603，此處不再重複闡述。
進一步參考圖1A及圖1B，在一些實施例中，上面參考圖5至圖62所述的重佈線結構105的通孔結構可形成在半導體裝置100的連接件107中的每一者下方。在其他實施例中，上面參考圖5至圖62所述的重佈線結構105的通孔結構可形成在半導體裝置100的連接件107中的一些下方。舉例來說，上面參考圖5至62所述的重佈線結構105的通孔結構可形成在半導體裝置100的隅角處的一或多個連接件107、半導體裝置100的邊緣處的一或多個連接件107、或者半導體裝置100內部中的一或多個連接件107下方。在一些實施例中，上面參考圖5至62所述的重佈線結構105的通孔結構可形成在半導體裝置100的易於增加應變的位置處（例如半導體裝置100的隅角或邊緣處）的連接件107下方，以減少或消除應變。因此，會減少或消除由於應變在重佈線結構中產生缺陷，提高重佈線結構的電路設計的靈活性，提高重佈線結構的佈線效率，並且提高包括重佈線結構的半導體裝置的可靠性。
亦可包括其他特徵及製程。舉例來說，可包括測試結構，以幫助對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊，以使得能夠對三維封裝或三維積體電路進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合包括對已知良好晶粒進行中間驗證的測試方法來使用，以提高良率並降低成本。
根據實施例，一種半導體裝置包括半導體結構、位於半導體結構之上且電性耦接至半導體結構的重佈線結構、以及位於重佈線結構之上且電性耦接至重佈線結構的連接件。重佈線結構包括基部通孔及電性插設在基部通孔與連接件之間的堆疊通孔。堆疊通孔在側向上與基部通孔間隔開。在實施例中，堆疊通孔位於連接件正下方。在實施例中，堆疊通孔在側向上與連接件間隔開。在實施例中，堆疊通孔側向插設在基部通孔與連接件之間。在實施例中，連接件側向插設在基部通孔與堆疊通孔之間。在實施例中，重佈線結構更包括一或多個虛擬導電線。在實施例中，基部通孔在側向上與連接件間隔開。
根據另一實施例，一種半導體裝置包括半導體結構、位於半導體結構之上且實體耦接至半導體結構的重佈線結構、以及位於重佈線結構之上且實體耦接至重佈線結構的連接件。重佈線結構包括基部通孔及電性插設在基部通孔與連接件之間的堆疊通孔。堆疊通孔在側向上與連接件間隔開。在實施例中，堆疊通孔在側向上與基部通孔間隔開。在實施例中，重佈線結構不具有虛擬導電特徵。在實施例中，在平面視圖中，連接件設置在重佈線結構的隅角處。在實施例中，在平面視圖中，連接件設置在重佈線結構的邊緣處。在實施例中，基部通孔與半導體結構實體接觸。在實施例中，基部通孔與連接件垂直對準。
根據又一實施例，一種方法包括在半導體結構之上形成重佈線結構以及在重佈線結構之上形成連接件。形成重佈線結構包括在半導體結構之上形成基部通孔以及在基部通孔之上形成堆疊通孔。堆疊通孔在側向上與基部通孔間隔開。在實施例中，形成重佈線結構更包括形成一或多個虛擬導電線。在實施例中，堆疊通孔與連接件垂直對準。在實施例中，堆疊通孔在側向上與連接件間隔開。在實施例中，基部通孔具有傾斜側壁。在實施例中，基部通孔在側向上與連接件間隔開。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100、200、300、400:半導體裝置 101:半導體結構 103、107、411、603:連接件 105、501、701、901、1101、1301、1501、1701、1901、2101、2301、2501、2701、2901、3101、3301、3501、3701、3901、4101、4301、4501、4701、4901、5101、5301、5501、5701、5901、6101:重佈線結構 107A:導電柱 107B:導電頂蓋層 107V、601V:通孔部分 109、413:部分 201、407A、407B、407C:積體電路晶粒 203、303:半導體基底 205:裝置 207:層間介電質（ILD） 209:導電插塞 211:內連線結構 211A:介電層 211B、505、509、513、517:金屬化圖案 213:接墊 215:鈍化層 217:晶粒連接件 219、503、507、511、515、519:絕緣層 301:中介物 305:基底穿孔（TSV） 401:封裝結構 403:包封體 405:穿孔（TV） 409:背側結構 505L、509L、513L、517L:導電線或跡線 505V、509V、513V、517V:導通孔/通孔 509D、513D、517D:虛擬導電線或跡線 601:凸塊下金屬（UBM） 601B:凸塊部分
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。注意到，根據本行業中的標準慣例，各種特徵未必按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A及圖1B示出根據一些實施例的半導體裝置的剖視圖及俯視圖。 圖2示出根據一些實施例的半導體裝置的剖視圖。 圖3示出根據一些實施例的半導體裝置的剖視圖。 圖4示出根據一些實施例的半導體裝置的剖視圖。 圖5至圖62示出根據一些實施例的重佈線結構的剖視圖。
101:半導體結構
103、107:連接件
107A:導電柱
107B:導電頂蓋層
107V:通孔部分
109:部分
501:重佈線結構
503、507、511、515、519:絕緣層
505、509、513、517:金屬化圖案
505L、509L、513L、517L:導電線或跡線
505V、509V、513V、517V:導通孔/通孔
509D、513D、517D:虛擬導電線或跡線

Claims (20)

  1. 一種半導體裝置，包括： 半導體結構； 重佈線結構，位於所述半導體結構之上且電性耦接至所述半導體結構；以及 連接件，位於所述重佈線結構之上且電性耦接至所述重佈線結構，其中所述重佈線結構包括： 基部通孔；及 堆疊通孔，電性插設在所述基部通孔與所述連接件之間，所述堆疊通孔在側向上與所述基部通孔間隔開。
  2. 如請求項1所述的半導體裝置，其中所述堆疊通孔位於所述連接件正下方。
  3. 如請求項1所述的半導體裝置，其中所述堆疊通孔在側向上與所述連接件間隔開。
  4. 如請求項1所述的半導體裝置，其中所述堆疊通孔側向插設在所述基部通孔與所述連接件之間。
  5. 如請求項1所述的半導體裝置，其中所述連接件側向插設在所述基部通孔與所述堆疊通孔之間。
  6. 如請求項1所述的半導體裝置，其中所述重佈線結構更包括一或多個虛擬導電線。
  7. 如請求項1所述的半導體裝置，其中所述基部通孔在側向上與所述連接件間隔開。
  8. 一種半導體裝置，包括： 半導體結構； 重佈線結構，位於所述半導體結構之上且實體耦接至所述半導體結構；以及 連接件，位於所述重佈線結構之上且實體耦接至所述重佈線結構，其中所述重佈線結構包括： 基部通孔；及 堆疊通孔，電性插設在所述基部通孔與所述連接件之間，所述堆疊通孔在側向上與所述連接件間隔開。
  9. 如請求項8所述的半導體裝置，其中所述堆疊通孔在側向上與所述基部通孔間隔開。
  10. 如請求項8所述的半導體裝置，其中所述重佈線結構不具有虛擬導電特徵。
  11. 如請求項8所述的半導體裝置，其中在平面視圖中，所述連接件設置在所述重佈線結構的隅角處。
  12. 如請求項8所述的半導體裝置，其中在平面視圖中，所述連接件設置在所述重佈線結構的邊緣處。
  13. 如請求項8所述的半導體裝置，其中所述基部通孔與所述半導體結構實體接觸。
  14. 如請求項8所述的半導體裝置，其中所述基部通孔與所述連接件垂直對準。
  15. 一種方法，包括： 在半導體結構之上形成重佈線結構，其中形成所述重佈線結構包括： 在所述半導體結構之上形成基部通孔；及 在所述基部通孔之上形成堆疊通孔，所述堆疊通孔在側向上與所述基部通孔間隔開；以及 在所述重佈線結構之上形成連接件。
  16. 如請求項15所述的方法，其中形成所述重佈線結構更包括形成一或多個虛擬導電線。
  17. 如請求項15所述的方法，其中所述堆疊通孔與所述連接件垂直對準。
  18. 如請求項15所述的方法，其中所述堆疊通孔在側向上與所述連接件間隔開。
  19. 如請求項15所述的方法，其中所述基部通孔具有傾斜側壁。
  20. 如請求項15所述的方法，其中所述基部通孔在側向上與所述連接件間隔開。
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