CN110892532A - 单极性n型或p型碳纳米管晶体管及其制造方法 - Google Patents

单极性n型或p型碳纳米管晶体管及其制造方法 Download PDF

Info

Publication number
CN110892532A
CN110892532A CN201880039959.2A CN201880039959A CN110892532A CN 110892532 A CN110892532 A CN 110892532A CN 201880039959 A CN201880039959 A CN 201880039959A CN 110892532 A CN110892532 A CN 110892532A
Authority
CN
China
Prior art keywords
layer
unipolar
thin film
doped
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880039959.2A
Other languages
English (en)
Inventor
李华平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Athom H2O Co.,Ltd.
Original Assignee
ATOM NANOELECTRONICS Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ATOM NANOELECTRONICS Inc filed Critical ATOM NANOELECTRONICS Inc
Publication of CN110892532A publication Critical patent/CN110892532A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/30—Doping active layers, e.g. electron transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了用于将碳纳米管(CNT)生产和集成到TFT中以形成单极性CNT TFT的装置、材料和方法。CNT TFT包括在CNT有源层和源极/漏极电极之间的能够提供载流子捕获功能的掺杂层，以使得抑制电极之间的不想要的载流子电荷注入，从而允许CNT TFT的单极性操作。还提供了用于形成单极性N型或P型SWCNT TFT的方法和设备。

Description

单极性N型或P型碳纳米管晶体管及其制造方法
技术领域
本公开涉及碳纳米管晶体管及其制造方法，并且更具体地涉及单极性N型或P型碳纳米管晶体管。
背景技术
薄膜晶体管(TFT)和场发射晶体管(FET)可以用于多种不同的应用中。在一种情况下，出于像素切换的目的，TFT被用于有源矩阵显示器中。然而，存在现有技术中描述的多种TFT结构，包括两种顶部栅极设计和两种底部栅极设计。不管具体设计如何，TFT都以相同的方式起作用。每种结构包括源极、漏极和栅极，并且所有结构形成在衬底上并包括合适的绝缘层。
在这样的TFT和FET中使用纳米管作为有源层是已知的，并且纳米管展现出优异的电子性质，这使它们对于广泛的电子应用具有潜在的价值。但是，这样的纳米管场效应晶体管通常显示双极性电子特性，这使它们不适合在许多应用中使用。已经采用许多策略来解决这种纳米管装置中的这种双极性趋势。例如，已经尝试通过减小栅极氧化物厚度来解决碳纳米管场效应晶体管的切换行为。然而，这导致甚至更明显的双极性晶体管特性和更高的关断电流，这两者都是不期望的。(参见，例如，Yu-Ming Lin等的Nano Letters 2004的第4卷的第5期的第947-950页，其公开通过引用并入本文。)还已经使用具有相对高的介电常数K的电介质材料来改善碳纳米管FET的切换行为。但是，在纳米管和金属之间的界面处形成的肖特基势垒接触导致不良的缩放行为。
已经描述了通过使用栅极结构工程、例如通过相对于源极和漏极电极提供非对称栅极结构来将双极性碳纳米管晶体管转换为单极性碳纳米管晶体管的许多技术。使用这种过程，由双极性CNT FET产生了p型CNT FET，并且已经建议可以在n型CNT FET上使用相同种类的栅极来使用相对深的沟槽切断具有类似的部分栅极结构的双极性CNT FET的p型分支。但是，栅极结构需要深沟槽的形成通过氧化物层并沿着漏极电极的长度进入栅极，并且这种沟槽将双极性CNT FET转换为单极性CNT FET的能力根据沟槽宽度(由于边缘场效应)，这导致此装置的缩放减小成为问题。
提出的用于将双极性纳米管场效应晶体管转换为单极性纳米管场效应晶体管的另一种方法提出使用碳纳米管层自身中的载流子捕获材料，诸如吸附在碳纳米管层自身中的氧分子。(参见，例如，美国专利公开No.2007/0246784，其公开通过引用并入本文。)但是，通常认为这样的化学载流子捕获材料对于在商业TFT和FET中使用太不可靠。
因此，仍然需要将双极性纳米管TFT和FET转换为更坚固和可靠的单极性装置。
发明内容
本公开提供了碳纳米管晶体管的实施例及其制造方法，并且更具体地，提供了单极性N型或P型纳米管晶体管。
本发明的许多实施例涉及单极性薄膜晶体管，该晶体管包括：
至少第一电介质层；
至少一个碳纳米管有源层，其至少一部分与至少第一电介质层接触；
至少一个栅极电极，使得至少第一电介质层插入在一个碳纳米管有源层和至少一个栅极电极之间；
至少漏极和源极电极，设置在至少一个碳纳米管有源层之上或之下；和
至少一个n+或p+掺杂层，设置在至少一个碳纳米管有源层与漏极和源极电极之间，使得TFT展现出单极性特性。
在许多其它实施例中，掺杂层是n+掺杂的，使得掺杂层消除TFT中的P型电荷载流子注入和输运，以使得TFT表现出N型性质。
在还有许多其它实施例中，掺杂层是p+掺杂的，使得掺杂层消除TFT中的N型电荷载流子注入和输运，以使得TFT表现出P型性质。
在又许多其它实施例中，掺杂层由非晶材料、微晶材料或多晶材料中的一种形成，所述非晶材料、微晶材料或多晶材料选自以下项的组：硅、镓的砷化物和磷化物以及镉的碲化物和硫化物；并且其中该材料掺杂有选自磷、砷、锑、铋、锂、铍、锌、铬、锗、镁、锡、锂和钠、磷化氢和乙硼烷的组中的物质。
在还有许多其它实施例中，至少第一电介质层由选自包括无机和有机材料、氧化物、氮化物和氮氧化物的组中的材料形成。在一些这样的实施例中，至少第一电介质层选自HfOx、SiNx、SiOx、TaOx、AlOx、Y2O3和Si(ON)x的组。
在还有许多其它实施例中，漏极和源极电极是由以下材料中的一种或多种形成的单层或多层结构：Cu、Al、Ag、Mo、Cr、Nd、Ni、Mn、Ti、Ta或W。
在还有许多其它实施例中，碳纳米管有源层由双壁碳纳米管或单壁碳纳米管中的一种形成。在一些这样的实施例中，单壁碳纳米管是具有选自(6、4)、(9、1)、(8、3)、(6、5)、(7、3)、(7、5)、(10、2)、(8、4)、(7、6)、(9、2)的指数(index)的高纯度单手性单壁碳纳米管及其混合物。
在还有许多其它实施例中，至少一个栅极被配置为顶部栅极。
在还有许多其它实施例中，至少一个栅极被配置为底部栅极。
在还有许多其它实施例中，薄膜晶体管还可以包括与单极性薄膜晶体管的其余元件具有支撑关系的衬底。
在还有许多其它实施例中，晶体管的开关比大于1E7。
在还有许多其它实施例中，晶体管迁移率大于10cm2/Vs。
在还有许多其它实施例中，有源层可以包括碳纳米管的网络或碳纳米管的对齐且组织的片中的一种。
在还有许多其它实施例中，掺杂层由离子注入的碳纳米管材料形成。
本发明的各个实施例涉及用于制造单极性薄膜晶体管的方法，该方法包括：
提供衬底；
对衬底上的栅极电极和电介质层图案化；
在所述电介质层上沉积包括单壁碳纳米管的薄膜层的有源层；
至少对在有源层下方或上方的掺杂层以及漏极和源极电极图案化，使得有源层的与沟道重叠的部分暴露，并且使得掺杂层设置在漏极和源极电极与有源层之间；和
其中掺杂层是n+或p+掺杂中的一种，使得TFT展现出单极性特性。
本发明的各个实施例还涉及用于制造顶部栅极单壁碳纳米管薄膜晶体管的方法，该方法包括：
提供衬底；
在衬底上沉积电介质层；
在电介质层上沉积包括单壁碳纳米管的薄膜层的有源层；
对有源层上的栅极电极和电介质层图案化以形成沟道；
使用光掩模和光刻过程，至少对在有源层下方或上方的掺杂层以及漏极和源极电极图案化，使得电介质的与沟道重叠的部分暴露；和
其中掺杂层是n+或p+掺杂中的一种，使得TFT展现出单极性特性。
在各种其它实施例中，通过选自包括溶液涂覆、喷雾、气溶胶喷射打印或转移的组中的技术来沉积有源层。
在还有各种其它实施例中，薄膜有源层包括碳纳米管的网络或碳纳米管的对齐且组织的片中的一种。
在还有各种其它实施例中，掺杂层包括经离子注入处理的有源层的材料或单独的掺杂材料中的一种。在一些这样的实施例中，掺杂层由单独的掺杂材料形成，并且其中，使用选自以下项的组中的技术来沉积掺杂材料：气溶胶辅助CVD、直接液体注入CVD、微波等离子体辅助CVD、原子层CVD、燃烧化学气相沉积、热丝CVD、混合物理化学气相沉积、快速热CVD、气相外延、光引发CVD和原子层沉积。
在还有各种其它实施例中，掺杂层是n+掺杂的，使得掺杂层消除TFT中的P型电荷载流子注入和输运，以使得TFT表现出N型性质。
在还有各种其它实施例中，掺杂层是p+掺杂的，使得掺杂层消除TFT中的N型电荷载流子注入和输运，以使得TFT表现出P型性质。
在还有各种其它实施例中，掺杂层由非晶材料、微晶材料或多晶材料中的一种形成，所述非晶材料、微晶材料或多晶材料选自以下项的组：硅、镓的砷化物和磷化物以及镉的碲化物和硫化物；并且其中该材料掺杂有选自磷、砷、锑、铋、锂、铍、锌、铬、锗、镁、锡、锂和钠、磷化氢和乙硼烷的组中的物质。
在还有各种其它实施例中，电介质层由选自包括无机和有机材料、氧化物、氮化物和氮氧化物的组中的材料形成。在一些这样的实施例中，电介质层选自HfOx、SiNx、SiOx、TaOx、AlOx、Y2Ox和Si(ON)x的组。
在还有各种其它实施例中，漏极和源极电极层是由以下材料中的一种或多种形成的单层或多层结构：Cu、Al、Ag、Mo、Cr、Nd、Ni、Mn、Ti、Ta或W。
在还有各种其它实施例中，碳纳米管是双壁碳纳米管或单壁碳纳米管中的一种。
在还有各种其它实施例中，单壁碳纳米管是具有选自(6、4)、(9、1)、(8、3)、(6、5)、(7、3)、(7、5)、(10、2)、(8、4)、(7、6)、(9、2)的指数的高纯度单手性单壁碳纳米管及其混合物。
附加的实施例和特征部分地在下面的描述中阐述，并且对于本领域技术人员而言，在阅读说明书时将部分地变得清楚，或者可以通过实践所公开的主题来获悉。通过参考构成本公开的一部分的说明书和附图的其余部分，可以实现对本公开的本质和优点的进一步理解。
附图说明
当结合所附数据和附图考虑时，通过参考以下详细描述，将更好地理解本设备和方法的这些和其它特征和优点，所附数据和附图被呈现为本公开的示例性实施例，并且不应被解释为本发明方法的范围的完整叙述，其中：
图1提供了根据现有技术的结合有SiN的顶部栅极TFT的示意图。
图2A和图2B提供了示出常规N型SWCNT TFT的性质的数据图。
图3提供了根据现有技术的结合有HfO2的顶部栅极TFT的示意图。
图4A和图4B提供了示出常规P型SWCNT TFT的性质的数据图。
图5A和图5B提供了根据实施例的(5A)顶部栅极和(5B)底部栅极单极性SWCNT TFT的示意图。
图6提供了根据实施例的用于形成顶部栅极单极性SWCNT TFT的制造过程的示意图。
图7提供了根据实施例的顶部栅极单极性SWCNT TFT的示意图。
图8提供了根据实施例的用于形成顶部栅极SWCNT TFT的制造过程的示意图。
图9提供了根据实施例的用于形成底部栅极单极性SWCNT TFT的制造过程的示意图。
图10提供了根据实施例的底部栅极单极性SWCNT TFT的示意图。
图11提供了根据实施例的用于形成底部栅极SWCNT TFT的制造过程的示意图。
具体实施方式
本文描述的发明方法和设备的实施例并非旨在穷举或将发明方法和设备限制为所公开的精确形式。而是，选择来描述的实施例已经选择以使本领域技术人员能够实施本发明。
在说明书和权利要求书中使用的诸如“第一”和“第二”或“顶部”和“底部”之类的词语仅用于区分不同的组件，而不是表示任何顺序、数量或重要性。在本领域中众所周知，“形成”各个层指示溅射和沉积各个材料层，并且如果必要的话，可能需要在材料上进行一个或多个图案化过程，诸如蚀刻过程。由本公开的实施例提供的任何方法的步骤次序不仅限于说明书中描述的方法，而且一些步骤可以顺序地重新调整或者可以同时发生。
如本文和所附权利要求书中所使用的，单词的单数形式包括复数，反之亦然，除非上下文另外明确指出。因此，引述“一”、“一个”和“该”通常包括各个术语的复数。同样，术语“包括”、“包括有”和“具有”均应解释为包括特征、整体、步骤、操作、元件和/或部分而不从本公开中排除一个或多个其它特征、整体、步骤、操作、元件和/或部分，除非此特征、整体、步骤、操作、元件和/或部分明确地从上下文中禁止。
转向附图，提供了用于将碳纳米管(CNT)生产和集成到TFT中以形成单极性CNTTFT的装置、材料和方法。许多实施例涉及CNT TFT，该CNT TFT包括在CNT有源层和源极/漏极电极之间的能够提供载流子捕获功能的掺杂层，以使得抑制电极之间的载流子电荷注入，从而允许CNT TFT的单极性操作。实施例还涉及用于形成单极性N型或P型SWCNT TFT的方法和设备。在下文中，碳纳米管指的是双壁碳纳米管和单壁碳纳米管，包括高纯度单手性SWCNT，诸如指数为(6、4)、(9、1)、(8、3)、(6、5)、(7、3)、(7、5)、(10、2)、(8、4)、(7、6)、(9、2)的SWCNT及其混合物。
如前所述，新型CNT材料的使用和制造组合(诸如高度透明的多孔导电CNT电极)使得能够形成可以结合入多种装置中的CNT TFT，该CNT TFT包括可以克服用非晶/晶体/多晶硅制造的常规装置的局限性的TFT背板、金属氧化物和有机材料，并且将适合各种需求。这样的装置的示例性示意图在图1中示出，并且例如在美国专利申请No.14/550,656、15/244,944、15/589,896、PCT/US2016/064449和PCT/US2017/012161中公开，这些美国专利申请的公开通过引用并入本文。例如，使用这样的CNT背板，更高的迁移率使得LTPS TFT背板能够具有更高的像素密度、更低的功耗以及与玻璃衬底上的驱动电路的集成。
如前所讨论的，碳纳米管与TFT和FET的使用通常导致装置具有满足或超过当前基于硅的晶体管的特性，这使碳纳米管场效应晶体管(CNT FET)对于广泛的电子应用而言是令人感兴趣的。但是，在诸如场发射晶体管(FET)和TFT之类的装置中实现CNT的一个挑战是CNT普遍表现出双极性性质，从而限制了在显示背板、CMOS电路、存储器和射频装置中的实际应用。具体地，如图1中所示，常规的碳纳米管TFT包括衬底、电介质层和栅极电极，它们形成了装置的有源沟道。源极和漏极电极也提供在这些层的上方或下方，并且碳纳米管层提供在源极和漏极之间，碳纳米管被设置为在它们之间形成电接触。
以这种方式，CNT TFT/FET的操作原理通常类似于常规的硅场效应晶体管的操作原理。然而，在这些常规装置中，源极和漏极之间的沟道是由碳纳米管而不是硅单晶提供的。在这些常规的CNT TFT/FET中，源极和漏极电极通常包括一种或多种金属，尽管源极和漏极电极也可以是其它材料，例如掺杂成导体的多晶硅。尽管在常规的CNT TFT中，碳纳米管以及源极和漏极提供在栅极上方，但是应当理解，源极和漏极可以在栅极下方，或者可以将碳纳米管埋在装置结构内。不管TFT/FET的具体构造如何，通常CNT膜与金属电极直接接触。
由于这种架构，常规的CNT FET是双极性装置。例如，如图2A和图2B中所示，结合有SiNx电介质的CNT TFT表现出具有P型尾部的显着的N特性。相反，如图4A和图4B中所示，结合有HfO2电介质的CNT TFT(如图3中所示)表现出具有N型尾部的显着的P型性质。尽管如先前所讨论的那样，先前的报告已经涉及在TFT中引入n+或p+层，但是现有公开仅集中于对栅极架构或CNT层的化学掺杂的改变(例如，参见美国专利公开No.2015/0102288，其公开通过引用并入本文)或改变电极的极性。然而，这些从这样的系统获得单极性行为的先前尝试对于制造商业应用的TFT来说通常太不可靠或难以制造。因此，根据当前实施例，提供了例如在硅制造过程中通过物理掺杂形成的单独的n+或p+层，以影响SWCNT TFT的单极性行为。
本公开的实施例涉及单极性N型或P型CNT晶体管的架构，所述单极性N型或P型CNT晶体管在CNT有源层和漏极/源极电极之间结合了可靠地消除常规CNT TFT和FET的不想要的双极性性质的单独的掺杂n+或p+层。使用这样的单极性CNT TFT/FET实施例，已经示出可以实现1E7的开关比和超过10cm2/Vs的TFT迁移率。
单极性SWCNT TFT的实施例
如图5A和图5B中所示，提供了根据实施例的单极性CNT TFT，该单极性CNT TFT包括设置在CNT层和金属电极之间的n+或p+掺杂层(根据需要)。已经发现在CNT有源层和漏极/源极电极之间结合这样的单独的n+或p+掺杂层起到消除漏极电极中的正电荷或负电荷注入和收集的作用，因此导致TFT中的单极性N或P特性，不论其原始性质(例如，双极性等)如何。例如，当在表现出N型性质的CNT TFT中在CNT有源层和漏极/源极电极之间结合n+掺杂层时，n+层通过抑制空穴注入到有源CNT层中而消除了P型尾部(例如，正电荷泄漏)，导致单极性N型CNT TFT。通过在表现出P型性质的CNT TFT中在CNT有源层和漏极/源极电极之间结合p+掺杂层(例如，消除N型尾部表现出的负电荷)，获得了类似的效果，导致单极性P型CNT TFT。简而言之，载流子捕获掺杂层的存在抑制了来自漏极电极的电子注入，这使常规的CNT TFT/FET从双极性装置改变为单极性CNT TFT/FET装置，而无需重新设计栅极电极或依靠不太可靠的化学掺杂方案。还示出这些掺杂层还用于减小CNT与金属电极之间的接触电阻，从而改善TFT的性能。
尽管不受理论的束缚，但相信设置在CNT与漏极/源极电极之间的n+/p+掺杂层用作载流子捕获材料。因此，掺杂层捕获来自漏极电极的电子。结果，能带(导带/价带)相对于电极功能向上移动。结果，电子注入的能量势垒增加，这导致CNT TFT/FET为单极性而不是双极性。
将理解的是，根据实施例，任何合适的非晶或晶体n+或p+材料层可以被结合到TFT中。例如，可以使用n+或p+掺杂的非晶Si或其它合适的半导体，包括镓的砷化物和磷化物以及镉的碲化物和硫化物。同样地，任何合适的等离子体和/或n型/p型掺杂材料可以与此类半导体一起使用，包括例如磷、砷、锑、铋、锂、铍、锌、铬、锗、镁、锡、锂和钠。例如，根据实施例，可以使用掺杂有磷化氢或乙硼烷的标准非晶硅，或者可替换地可以使用更高的沉积功率和氢稀释来采用微晶Si。另外，可以用任何合适的沉积技术来沉积这些材料，沉积技术包括如上所述的热、物理、等离子体和化学气相沉积技术。一些合适的技术包括例如气溶胶辅助CVD、直接液体注入CVD、微波等离子体辅助CVD、原子层CVD、燃烧化学气相沉积、热丝CVD、混合物理化学气相沉积、快速热CVD、气相外延和光引发CVD。可替换地，对于较薄和较精确的层，原子层沉积可以代替CVD。在其它实施例中，掺杂层可以包括已经被离子注入以形成n+或p+掺杂的碳纳米管材料的碳纳米管材料层。
如图5A和图5B中所示，这样的n+和p+层可以用于形成单极性顶部栅极CNT TFT(图5A)和/或单极性底部栅极CNT TFT(图5B)两者。如示出的，不管设计如何，TFT通常包括衬底层(例如，玻璃)、一个或多个电介质层(例如，SiN和/或HfO2)、以顶部(图5A)或底部(图5B)配置的方式形成的合适的导电栅极电极(例如，金属)、设置在电介质层之间的CNT有源沟道层、以与CNT层导电布置的方式形成的一组导电触件(例如，金属/掺杂的Si等)以及设置在CNT层和触件之间的掺杂层(例如，n+或p+)。在许多这样的实施例中，在CNT有源层和漏极/源极电极之间结合这样的n+或p+掺杂层用于消除正电荷或负电荷载流子注入以及转移到漏极电极中或收集在漏极电极中，因此导致TFT中的单极性N或P特性，无论其原始性质如何(例如，双极性等)。
尽管上面描述了具体的示例性材料，但是应当理解，这些并不意味着限制，并且可以使用任何合适的替换方式。例如，尽管图中的衬底被列为玻璃，但是应当理解，可以使用具有足够的光透射率(例如，在许多实施例中，80％或更大的数量级)并且能够抵抗工业标准处理温度(例如，100℃和更高)劣化的任何材料。示例性衬底材料可以包括玻璃、聚对苯二甲酸乙二酯(PET)、聚乙稀砜(PES)、聚丙烯酸酯(PAR)和聚碳酸酯(PA)等。类似地，栅极电极和触件可以由任何导体或半导体制成。导体可以是任何合适的金属，诸如Cu、Al、Ag、Mo、Cr、Nd、Ni、Mn、Ti、Ta或W或者这些金属中的两种或更多种的合金。栅极金属层或触件也可以是单层结构或多层结构，并且该多层结构可以是例如Cu\Mo、Ti\Cu\Ti、Mo\Al\Mo等。可替换地，触件可以由诸如掺杂的Si等的合适的半导体形成。栅极电极和触件的厚度也可以是任何合适的尺寸，诸如从10nm到大于100μm。
在许多实施例中，电介质层可以由无机和有机材料、氧化物、氮化物或氮氧化物制成，诸如SiNx、SiOx、TaOx、AlOx、HfOx、Y2O3或Si(ON)x。此外，电介质层可以是单层结构、双层结构或多层结构。这种结构的厚度可以采用适合于提供介电功能的任何尺寸。另外，电介质层可以通过任何合适的薄膜过程在衬底和栅极电极的顶上形成，薄膜过程包括例如磁控溅射、热蒸发、CVD(远程等离子体、光催化等)、PECVD、旋涂、液相生长等。最后，根据实施例，任何合适的碳纳米管可以用于有源TFT沟道层中。在许多实施例中，可以使用包括具有多种指数的高纯度单手性SWCNT(例如，＞95％的纯度)的双壁或单壁碳纳米管。在许多实施例中，可以使用结合具有(6、4)、(9、1)、(8、3)、(6、5)、(7、3)、(7、5)、(10、2)、(8、4)、(7、6)、(9、2)的指数的SWCNT的高纯度单手性SWCNT及混合物。另外，这些碳纳米管有源层可以由碳纳米管的网络或碳纳米管的对齐且组织的片形成。
形成单极性CNT TFT的方法的实施例
实施例还涉及用于制造结合有半导体单壁碳纳米管以代替工业TFT背板中的非晶硅层的单极性TFT的方法和过程。具体地，如55A和图5B中所示，根据实施例，除其它之外，可以实现顶部栅极单极性CNT TFT(例如，图5A)和底部栅极CNT TFT(例如，图5B)。尽管下面将参考具体的顶部栅极和底部栅极单极性TFT背板配置描述方法和过程，但应理解，其中可以用CNT层代替硅层以及其中还可以实现合适的n+或p+层的任何TFT背板设计可以形成为单极性实施例，包括例如共面TFT、短沟道TFT、交错TFT、平面TFT和自对准TFT。
尽管可以使用许多过程来形成这种单极性CNF TFT，特别是包括顶部栅极蚀刻停止CNT TFT，但是许多这样的实施例使用图6中概述并在下文描述的过程。如示出的，该方法需要许多过程步骤，将掺杂层和CNT层集成到其中。这些步骤包括：
步骤1：提供合适的衬底并在衬底的顶上形成合适的电介质。
步骤2：在电介质层的顶上沉积CNT薄膜层。
步骤3：在CNT薄膜层的顶上沉积CNT保护层。
步骤4：对CNT保护层进行图案化以暴露CNT层的与栅极电极的最终位置对应的一部分，至少使边缘的CNT薄膜被CNT保护层覆盖。
步骤5：在CNT薄膜的暴露部分和剩余的CNT保护层的顶上沉积蚀刻停止电介质层。
步骤6：在电介质层的顶上沉积栅极电极层。
步骤7：对栅极电极进行图案化和蚀刻。
步骤8：在栅极电极的顶上沉积蚀刻停止电介质层。
步骤9：对蚀刻停止电介质层进行图案化和蚀刻，以暴露TFT的边缘上的CNT保护层，使第二电介质层选择性地在栅极电极的顶上。
步骤10：去除剩余的CNT保护层，以暴露栅极电极沟道的边缘上的CNT薄膜。
步骤11：在CNT薄膜和蚀刻停止电介质层的顶上沉积掺杂层(适当时为n+或p+)，并且在n+掺杂层的顶上沉积漏极/源极电极层。
步骤12：对漏极/源极电极和n+或p+层进行图案化和蚀刻。
这样的CNT TFT的处理需要几个附加的沉积步骤，但是在某些方面可能是有利的，因为本征层可以保持薄(例如，小于～200nm)。尽管进行了以上描述，但是将理解的是，CNT层也可以与其它结构和技术结合，其它结构和技术包括例如背沟道蚀刻(BCE)TFT等。该过程也可以诸如通过实现预先图案化的栅极电极而被简化，例如如图7和图8中所示。尽管单极性TFT的整体结构类似于图5A中提供的结构，但是如图8中所示，这种过程实质上被简化了，包括以下步骤：
步骤1：提供合适的衬底并在衬底的顶上形成合适的电介质。
步骤2：沉积漏极/源极电极层，并在电极层的顶上沉积掺杂层(适当时为n+或p+)。
步骤3：对漏极/源极电极和掺杂层进行图案化和蚀刻。
步骤4：在掺杂层和暴露的电介质层的顶上沉积CNT薄膜层。
步骤5：在CNT薄膜的顶上沉积蚀刻停止电介质层，并在电介质层的顶上沉积栅极电极层。
尽管上面的讨论集中在形成单极性顶部栅极CNT TFT的方法上，但是应当理解，实施例还涉及形成单极性底部栅极CNT TFT的方法，例如，如图9中所示。这些步骤可以包括：
步骤1：提供衬底并在衬底的顶上形成图案化的栅极电极。
步骤2：在栅极电极层的顶上沉积栅极电极电介质。
步骤3：在栅极电介质的顶上沉积CNT薄膜层。
步骤4：在CNT薄膜层的顶上沉积钝化层。
步骤5：去除栅极电极沟道之上的CNT保护层。
步骤6：在CNT薄膜的暴露部分和剩余的CNT保护层的顶上沉积蚀刻停止电介质层。
步骤7：对蚀刻停止电介质层进行图案化和蚀刻，以暴露TFT的边缘上的CNT保护层，使第二电介质层选择性地在栅极电极的顶上。
步骤8：去除剩余的CNT保护层，以暴露栅极电极沟道的边缘上的CNT薄膜。
步骤9：在CNT薄膜和蚀刻停止电介质层的顶上沉积掺杂层(适当时为n+或p+)，并且在n+掺杂层的顶上沉积漏极/源极电极层。
步骤10：对漏极/源极电极和掺杂的n+或p+层进行图案化和蚀刻。
如同用于形成顶部栅极单极性CNT TFT的过程一样，也可以简化用于形成底部栅极CNT TFT的过程，例如，如图10和图11中所示。尽管单极性TFT的整体结构类似于图5B中提供的结构，但是如图11中所示，这种过程实质上被简化了，包括以下步骤：
步骤1：提供合适的衬底并在衬底的顶上形成合适的栅极电极。
步骤2：在栅极电极的顶上沉积合适的栅极电介质。
步骤3：沉积漏极/源极电极层，并在电极层的顶上沉积掺杂层(适当时为n+或p+)。
步骤3：对漏极/源极电极和掺杂层进行图案化和蚀刻。
步骤4：在掺杂层和暴露的电介质层的顶上沉积CNT薄膜层。
步骤5：在CNT薄膜的顶上沉积蚀刻停止电介质层。
尽管相对于具体的沉积技术在图6至图11中描述了上述方法，但是应当理解，根据实施例，可以将许多替换实施例和技术与单极性CNT TFT一起使用。
例如，在一些这样的实施例中，如图中所示，提供衬底，在该衬底上设置有TFT的其余结构。尽管图中的衬底被列为玻璃，如前所讨论的，但是应该理解，可以使用本文所述以及具有足够的光透射率(例如，在许多实施例中，80％或更大的数量级)并且能够抵抗工业标准处理温度(例如，100℃和更高)劣化的任何材料。类似地，栅极电极可以由任何合适的导电材料制成，例如由诸如金属或掺杂的Si材料制成。此外，尽管栅极电极被示为单层，但是应当理解，如上所述，栅极电极可以是多层结构。
同样，尽管通常将沉积栅极电极的过程列为包括溅射和图案化的步骤，但是应当理解，可以使用许多合适且标准的工业过程来对栅极电极进行图案化和沉积栅极电极。例如，除了其它之外，溅射(或物理气相沉积)可以包括电子、电势、蚀刻和化学溅射中的一种或组合。沉积技术可替换地可以包括例如化学(CVD)、等离子体增强气相沉积(PECVD)和/或热蒸发等。
类似地，栅极电极的图案化可以结合任何合适的照相制版过程(诸如湿法蚀刻或干法蚀刻)，包括利用任何合适的光致抗蚀剂和蚀刻化学品。在许多这样的实施例中，可以用合适的光致抗蚀剂层涂覆栅极电极，然后可以通过掩模板对光致抗蚀剂进行曝光和显影，以分别形成光致抗蚀剂未保留区域和光致抗蚀剂保留区域。在许多这样的实施例中，光致抗蚀剂保留区域对应于要布置栅极电极的区域，而光致抗蚀剂未保留区域对应于其它区域。在这样的实施例中，光致抗蚀剂未保留区域的栅极电极层可以通过蚀刻过程被完全蚀刻掉，并且剩余的光致抗蚀剂被去除，从而形成栅极电极。
再一次，关于电介质层的沉积，尽管在附图中指定了PECVD过程和SiN或HfO2电介质材料，但是应当理解，任何合适的电介质材料和沉积过程可以与方法结合。例如，在许多实施例中，电介质层可以由无机和有机材料、氧化物、氮化物或氮氧化物制成，诸如由HfOx、SiNx、SiOx、TaOx、AlOx、Y2O3或Si(ON)x制成。此外，电介质层可以是单层结构、双层结构或多层结构。这种结构的厚度可以采用适合于提供介电功能的任何尺寸。另外，电介质层可以通过任何合适的成膜过程来形成，成膜过程包括例如磁控溅射、热蒸发、CVD(远程等离子体、光催化等)、PECVD、旋涂、液相生长等。在各种这样的实施例中，单极性CNT TFT可以结合经由PECVD沉积的厚度约为200nm的SiNx/SiO2层。最后，如果需要，可以与这种电介质材料相关地使用各种原料气体分子，包括SiHx、NHx、N2以及氢自由基和离子。类似的技术和材料可以用于其它钝化层，包括那些蚀刻停止层。在这些步骤中，可以根据需要选择钝化材料的沉积温度和厚度。
不管单极性TFT是顶部栅极TFT还是底部栅极TFT，所有TFT还需要沉积掺杂层和漏极/源极层，如图3i&图3j以及图4c中所示。尽管附图示出了溅射沉积大约400nm的Mo漏极/源极层以及PECVD沉积薄的(～10nm)n+掺杂层，但是应该理解，可以利用沉积技术和材料的任何合适的组合。例如，漏极/源极电极层可以由任何合适的金属制成，合适的金属诸如是Cu、Al、Ag、Mo、Cr、Nd、Ni、Mn、Ti、Ta或W或者这些金属中的两种或更多种的合金。漏极/源极电极可以是单层结构或多层结构，并且多层结构可以是例如Cu\Mo、Ti\Cu\Ti、Mo\Al\Mo等。漏极/源极电极层的厚度可以类似地具有任何合适的尺寸，诸如从10nm到大于100μm，并且在一些实施例中约为400nm，如图中所示。同样地，尽管用于沉积漏极/源极的过程被列为包括溅射和图案化的步骤，但是应当理解，可以使用许多合适且标准的工业过程来在衬底的顶上图案化和沉积栅极电极。例如，除了其它之外，溅射(或物理气相沉积)可以包括电子、电势、蚀刻和化学溅射中的一种或组合。沉积技术可替换地可以包括例如化学(CVD)、等离子体增强气相沉积(PECVD)和/或热蒸发等。
类似地，如上所述，根据实施例，可以结合到TFT中的任何合适的掺杂材料包括例如n+或p+掺杂的非晶Si或微晶Si或其它合适的半导体，包括镓的砷化物和磷化物以及镉的碲化物和硫化物。同样地，合适的等离子体和/或n型或p型掺杂材料可以与此类半导体一起使用，包括例如磷、砷、锑、铋、锂、铍、锌、铬、锗、镁、锡、锂和钠。并且，可以用任何合适的沉积技术来沉积这些材料，沉积技术包括如上所述的热、物理、等离子体和化学气相沉积技术。一些合适的技术包括例如气溶胶辅助CVD、直接液体注入CVD、微波等离子体辅助CVD、原子层CVD、燃烧化学气相沉积、热丝CVD、混合物理化学气相沉积、快速热CVD、气相外延和光引发CVD。可替换地，对于较薄和较精确的层，原子层沉积可以代替CVD。
这种过程中的许多步骤还需要对材料进行图案化和蚀刻。在这样的过程中，任何合适的图案化和蚀刻技术可以与实施例结合。特别地，许多步骤包括图案化过程，通过该图案化过程沉积钝化层并形成穿过钝化层的图案。具体地，在许多实施例中，钝化层可以涂覆有任何合适的光致抗蚀剂的层。在这样的实施例中，可以通过掩模板曝光和显影光致抗蚀剂以分别形成光致抗蚀剂未保留区域和光致抗蚀剂保留区域。例如，在各种实施例中，光致抗蚀剂未保留区域可以对应于布置钝化层的通孔的区域。
可以使用任何合适的光学光刻技术，包括例如浸没式光刻、双色调抗蚀剂和多重图案化电子束光刻、X射线光刻、极紫外光刻、离子投影光刻、极紫外光刻、纳米压印光刻、蘸笔纳米光刻、化学光刻、软光刻和磁光刻等。
不管所使用的具体技术和光源如何，这种光刻技术通常都包括数个步骤。在许多实施例中，要图案化的层首先诸如通过旋涂被涂覆光致抗蚀剂。在这样的技术中，将光致抗蚀剂的粘性液体溶液分配到晶片上，并且快速旋转晶片以产生均匀厚度的层。旋涂通常以1200至4800rpm运行30至60秒，并产生在0.5至2.5微米厚之间的层。旋涂过程导致均匀的薄层，通常具有5至10纳米或更大的均匀度。在各种实施例中，然后可以将涂覆有光致抗蚀剂的材料通常在加热板上在90至100℃下预烘焙30至60秒以驱除过量的光致抗蚀剂溶剂。在蚀刻层的非掩蔽部分之后，通过液体(“湿法”)或等离子体(“干法”)化学试剂来去除衬底的未被光致抗蚀剂保护的区域中的最上层。在不再需要光致抗蚀剂之后，然后将其从衬底上去除。该光致抗蚀剂可以化学地或通过等离子体或通过加热来去除。
尽管公开了具体的沉积和图案化方法以及用于衬底、电极、电介质、钝化层等的具体材料以及具体的条件(包括厚度、温度等)，但是应当理解，这些参数中的任何一个都可以根据需要针对具体的单极性TFT配置和操作参数进行调整，而无需从根本上改变结合本文所公开的CNT的实施例的原理。
转向用于沉积TFT中的CNT层的方法的实施例，在许多实施例中，可以使用各种技术，包括各种沉积和喷雾方法。
在许多实施例中，结合移动站生产线，使用诸如空气、气溶胶或超声喷雾之类的喷雾技术溶液涂覆单壁碳纳米管薄膜。例如，可以将碳纳米管溶液喷雾(例如，通过气溶胶或空气喷涂)在合适尺寸(例如，4”-100”)的衬底上，同时将它们在期望的处理温度下(例如，从60-200℃，或下面材料和CNT材料本身允许的任何温度)加热。可替换地，可以将它们从过滤的或自组装的膜转移。
在其它实施例中，可以使用超声喷涂。在这样的实施例中，使压缩空气流通过抽吸器，该抽吸器使气压局部降低，从而允许在正常大气压下将碳纳米管溶液从容器中抽出。在处理期间，超声波喷嘴将碳纳米管溶液雾化成非常微小的液滴，这些液滴的直径例如在几μm到1000μm左右。然后在合适的处理温度(例如，高达400℃)下将微小的液滴沉积到衬底上，以使得液滴立即干燥以减轻O形圈的聚集。在各种实施例中，可以使用100℃的温度。尽管取决于沉积所需的溶液粘度和抽吸器的大小，可以使用任何合适的气压(取决于材料的粘度，在许多实施例中，压缩气压可以在20psi(1.38bar)至100psi(6.8bar)的范围内。
在结合气溶胶喷涂的实施例中，可以使用高压气体(例如，每分钟200-1000标准立方厘米(sccm))或超声波(例如，20V-48V、10-100W)来雾化碳纳米管溶液，以产生1-5微米的气溶胶，通过载气(例如10-30sccm)将1-5微米的气溶胶带到喷头。应当理解，这些处理参数仅是示例性的，并且取决于材料的类型、期望的气溶胶的本质以及要形成的涂层的厚度，可以使用其它沉积性质。
在许多实施例中，通过喷枪喷雾或气溶胶喷雾产生的去离子水或乙酸气体处理由此形成的碳纳米管薄膜，然后用异丙醇洗涤碳纳米管薄膜以获得透明的碳纳米管表面。
为了减少亚阈值电流泄漏，其它实施例可以采用至少一个附加的光掩模来使用光刻法以使有源碳纳米管薄层图案化。在这样的实施例中，可以通过诸如O2等离子体或湿法蚀刻之类的合适的蚀刻技术来去除晶体管沟道之外的CNT层。在各种这样的实施例中，透明的均匀碳纳米管薄膜可以被涂覆光致抗蚀剂(PR)并被曝光，然后被溶液显影。在这些显影的区域上，使用例如O2等离子体或湿法化学蚀刻(诸如，缓冲HF溶液)蚀刻碳纳米管薄膜。然后剥离未显影的PR，以留下图案化的碳纳米管薄膜。
在又其它实施例中，为了减少图案化有源碳纳米管的额外光掩模的使用并减少碳纳米管溶液的消耗，可以将SWCNT薄膜打印在衬底的顶上。在许多这样的实施例中，可以使用气溶胶喷射打印机来使用小的喷嘴尺寸(例如，＜100μm)来打印有源碳纳米管薄膜。气溶胶喷射打印机可以以<2μm的套准准确度沉积<10μm的线宽。为此，气溶胶喷射打印机在图案化的漏极/源极标记上打印碳纳米管。
为了进一步利用由于过程步骤数量少、材料数量有限和生产能力高而导致成本低、对环境的影响小以及制造面积大的优点，实施例提出了利用高速过程的卷对卷系统的上述的气溶胶喷射打印方法(包括其高精度：套准准确度为1-2μm)。使用这种卷对卷气溶胶喷射打印机，可以快速打印SWCNT墨水，以在a-Si TFT背板生产线中进行批量生产。另外，可以使用卷对卷系统大规模制造全打印的SWCNT TFT背板。在移动台上，这样的多个气溶胶喷射打印机头可以打印大量的碳纳米管图案。
不管所使用的具体技术如何，在实施例中，根据这样的喷涂过程形成的碳纳米管薄膜可以用来代替4个光掩模光刻过程中的非晶硅，以遵循工业制造标准方法对漏极/源极电极、电介质、顶部栅极电极和像素电极图案化，如上文关于图6和图11所描述的，以形成单极性CNT TFT。而且，根据许多这样的实施例的方法允许整个装置在低温下在具有Tg＜200400℃的塑料上制成。
应当理解，以上步骤仅作为示例提供；在不脱离本公开的范围的情况下，可以改变其它步骤或步骤的顺序(将被理解)。本领域技术人员将认识到，根据本发明的另外的实施例被认为在前述一般公开的范围内，并且前述非限制性示例绝不以任何方式表示放弃权利。
等同原则
已经描述了数个实施例，本领域技术人员将认识到，在不脱离本发明的精神的情况下，可以使用各种修改、替换构造和等同形式。另外，为了避免不必要地混淆本发明，没有描述许多公知的过程和元件。因此，以上描述不应视为限制本发明的范围。
本领域技术人员将意识到，本发明的各种优选实施例的前述示例和描述仅是对本发明的整体说明，并且可以在本发明的精神和范围内对本发明的组件或步骤进行变型。因此，本发明不限于在此描述的具体实施例，而是由所附权利要求的范围限定。

Claims (30)

1.一种单极性薄膜晶体管，包括
至少第一电介质层；
至少一个碳纳米管有源层，其至少一部分与所述至少第一电介质层接触；
至少一个栅极电极，使得所述至少第一电介质层插入在一个碳纳米管有源层和所述至少一个栅极电极之间；
至少漏极和源极电极，设置在所述至少一个碳纳米管有源层之上或之下
至少一个n+或p+的掺杂层，设置在所述至少一个碳纳米管有源层与所述漏极和源极电极之间，使得TFT展现出单极性特性。
2.根据权利要求1所述的单极性薄膜晶体管，其中，所述掺杂层是n+掺杂的，使得所述掺杂层消除所述TFT中的P型电荷载流子注入和输运，以使得所述TFT表现出N型性质。
3.根据权利要求1所述的单极性薄膜晶体管，其中，所述掺杂层是p+掺杂的，使得所述掺杂层消除所述TFT中的N型电荷载流子注入和输运，以使得所述TFT表现出P型性质。
4.根据权利要求1所述的单极性薄膜晶体管，其中，所述掺杂层由非晶材料、微晶材料或多晶材料中的一种形成，所述非晶材料、微晶材料或多晶材料选自以下项的组：硅、镓的砷化物和磷化物以及镉的碲化物和硫化物；并且其中该材料掺杂有选自磷、砷、锑、铋、锂、铍、锌、铬、锗、镁、锡、锂和钠、磷化氢和乙硼烷的组中的物质。
5.根据权利要求1所述的单极性薄膜晶体管，其中，所述至少第一电介质层由选自包括无机和有机材料、氧化物、氮化物和氮氧化物的组中的材料形成。
6.根据权利要求5所述的单极性薄膜晶体管，其中，所述至少第一电介质层选自HfOx、SiNx、SiOx、TaOx、AlOx、Y2O3和Si(ON)x的组。
7.根据权利要求1所述的单极性薄膜晶体管，其中，所述漏极和源极电极是由以下材料中的一种或多种形成的单层或多层结构：Cu、Al、Ag、Mo、Cr、Nd、Ni、Mn、Ti、Ta或W。
8.根据权利要求1所述的单极性薄膜晶体管，其中，所述碳纳米管有源层由双壁碳纳米管或单壁碳纳米管中的一种形成。
9.根据权利要求8所述的单极性薄膜晶体管，其中，所述单壁碳纳米管是具有选自(6、4)、(9、1)、(8、3)、(6、5)、(7、3)、(7、5)、(10、2)、(8、4)、(7、6)、(9、2)的指数的高纯度单手性单壁碳纳米管及其混合物。
10.根据权利要求1所述的单极性薄膜晶体管，其中，所述至少一个栅极被配置为顶部栅极。
11.根据权利要求1所述的单极性薄膜晶体管，所述至少一个栅极被配置为底部栅极。
12.根据权利要求1所述的单极性薄膜晶体管，还包括与所述单极性薄膜晶体管的其余元件成支撑关系的衬底。
13.根据权利要求1所述的单极性薄膜晶体管，其中，所述晶体管的开关比大于1E7。
14.根据权利要求1所述的单极性薄膜晶体管，其中，所述晶体管的迁移率大于10cm2/Vs。
15.根据权利要求1所述的单极性薄膜晶体管，其中，所述有源层可以包括碳纳米管的网络或碳纳米管的对齐且组织的片中的一种。
16.根据权利要求1所述的单极性薄膜晶体管，其中，所述掺杂层由离子注入的碳纳米管材料形成。
17.一种用于制造单极性薄膜晶体管的方法，包括：
提供衬底；
对所述衬底上的栅极电极和电介质层图案化；
在所述电介质层上沉积包括单壁碳纳米管的薄膜层的有源层；
至少对在所述有源层下方或上方的掺杂层以及漏极和源极电极图案化，使得所述有源层的与沟道重叠的部分暴露，并使得所述掺杂层设置在所述漏极和源极电极与所述有源层之间；和
其中，所述掺杂层是n+或p+掺杂中的一种，使得TFT展现出单极性特性。
18.一种用于制造顶部栅极单壁碳纳米管薄膜晶体管的方法，包括：
提供衬底；
在所述衬底上沉积电介质层；
在所述电介质层上沉积包括单壁碳纳米管的薄膜层的有源层；
对所述有源层上的栅极电极和所述电介质层图案化以形成沟道；
使用光掩模和光刻过程，至少对在所述有源层下方或上方的掺杂层以及漏极和源极电极图案化，使得电介质的与所述沟道重叠的部分暴露；和
其中，所述掺杂层是n+或p+掺杂中的一种，使得TFT展现出单极性特性。
19.根据权利要求17或18中的一项所述的方法，其中，通过选自包括溶液涂覆、喷雾、气溶胶喷射打印或转移的组中的技术来沉积所述有源层。
20.根据权利要求17或18中的一项所述的方法，其中，所述薄膜有源层包括碳纳米管的网络或碳纳米管的对齐且组织的片中的一种。
21.根据权利要求17或18中的一项所述的方法，其中所述掺杂层包括经离子注入处理的所述有源层的材料或单独的掺杂材料中的一种。
22.根据权利要求21所述的方法，其中，所述掺杂层由单独的掺杂材料形成，并且其中，使用选自以下项的组中的技术来沉积所述掺杂材料：气溶胶辅助CVD、直接液体注入CVD、微波等离子体辅助CVD、原子层CVD、燃烧化学气相沉积、热丝CVD、混合物理化学气相沉积、快速热CVD、气相外延、光引发CVD和原子层沉积。
23.根据权利要求17或18中的一项所述的方法，其中，所述掺杂层是n+掺杂的，使得所述掺杂层消除所述TFT中的P型电荷载流子注入和输运，以使得所述TFT表现出N型性质。
24.根据权利要求17或18中的一项所述的方法，其中，所述掺杂层是p+掺杂的，使得所述掺杂层消除所述TFT中的N型电荷载流子注入和输运，以使得所述TFT表现出P型性质。
25.根据权利要求17或18中的一项所述的方法，其中，所述掺杂层由非晶材料、微晶材料或多晶材料中的一种形成，所述非晶材料、微晶材料或多晶材料选自以下项的组：硅、镓的砷化物和磷化物以及镉的碲化物和硫化物；并且其中该材料掺杂有选自磷、砷、锑、铋、锂、铍、锌、铬、锗、镁、锡、锂和钠、磷化氢和乙硼烷的组中的物质。
26.根据权利要求17或18中的一项所述的方法，其中，所述电介质层由选自包括无机和有机材料、氧化物、氮化物和氮氧化物的组中的材料形成。
27.根据权利要求26所述的方法，其中，所述电介质层选自HfOx、SiNx、SiOx、TaOx、AlOx、Y2Ox和Si(ON)x的组。
28.根据权利要求17或18中的一项所述的方法，其中，所述漏极和源极电极层是由以下材料中的一种或多种形成的单层或多层结构：Cu、Al、Ag、Mo、Cr、Nd、Ni、Mn、Ti、Ta或W。
29.根据权利要求17或18中的一项所述的方法，其中所述碳纳米管是双壁碳纳米管或单壁碳纳米管中的一种。
30.根据权利要求29所述的方法，其中，所述单壁碳纳米管是具有选自(6、4)、(9、1)、(8、3)、(6、5)、(7、3)、(7、5)、(10、2)、(8、4)、(7、6)、(9、2)的指数的高纯度单手性单壁碳纳米管及其混合物。
CN201880039959.2A 2017-05-04 2018-05-04 单极性n型或p型碳纳米管晶体管及其制造方法 Pending CN110892532A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762501611P 2017-05-04 2017-05-04
US62/501,611 2017-05-04
PCT/US2018/031230 WO2018204870A1 (en) 2017-05-04 2018-05-04 Unipolar n- or p-type carbon nanotube transistors and methods of manufacture thereof

Publications (1)

Publication Number Publication Date
CN110892532A true CN110892532A (zh) 2020-03-17

Family

ID=64014917

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880039959.2A Pending CN110892532A (zh) 2017-05-04 2018-05-04 单极性n型或p型碳纳米管晶体管及其制造方法

Country Status (4)

Country Link
US (1) US20180323387A1 (zh)
KR (1) KR20200005583A (zh)
CN (1) CN110892532A (zh)
WO (1) WO2018204870A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847757B2 (en) 2017-05-04 2020-11-24 Carbon Nanotube Technologies, Llc Carbon enabled vertical organic light emitting transistors
US10957868B2 (en) 2015-12-01 2021-03-23 Atom H2O, Llc Electron injection based vertical light emitting transistors and methods of making
US10978640B2 (en) 2017-05-08 2021-04-13 Atom H2O, Llc Manufacturing of carbon nanotube thin film transistor backplanes and display integration thereof
US11177465B2 (en) 2013-11-21 2021-11-16 Atom H2O, Llc Devices, structures, materials and methods for vertical light emitting transistors and light emitting displays

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10541374B2 (en) 2016-01-04 2020-01-21 Carbon Nanotube Technologies, Llc Electronically pure single chirality semiconducting single-walled carbon nanotube for large scale electronic devices
US10665796B2 (en) 2017-05-08 2020-05-26 Carbon Nanotube Technologies, Llc Manufacturing of carbon nanotube thin film transistor backplanes and display integration thereof
US10756217B2 (en) * 2018-02-15 2020-08-25 Micron Technology, Inc. Access devices formed with conductive contacts
CN113299832B (zh) * 2021-05-20 2023-04-07 北京大学 基于碳纳米管的瞬态场效应晶体管的cmos电路及制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110862A1 (en) * 2004-11-22 2006-05-25 Au Optronics Corp. Method of forming a thin film transistor
JP2006240898A (ja) * 2005-03-01 2006-09-14 Internatl Business Mach Corp <Ibm> カーボンナノチューブの溶液処理ドーピング方法、半導体装置および半導体装置の形成方法
US20120256296A1 (en) * 2011-04-05 2012-10-11 Peng Wei Semiconductor materials, apparatuses and methods
US20120280213A1 (en) * 2011-05-04 2012-11-08 National Cheng Kung University Method of Fabricating Thin Film Transistor and Top-gate Type Thin Film Transistor
CN103972296A (zh) * 2013-01-31 2014-08-06 清华大学 薄膜晶体管
US20140217409A1 (en) * 2011-08-03 2014-08-07 Ignis Innovation Inc. Thin film transistor
US20160126293A1 (en) * 2014-11-04 2016-05-05 Atom Nanoelectronics, Inc. Active matrix light emitting diodes display module with carbon nanotubes control circuits and methods of fabrication
US20160380217A1 (en) * 2015-06-29 2016-12-29 International Business Machines Corporation Self-aligned carbon nanotube transistor including source/drain extensions and top gate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5180690A (en) * 1988-12-14 1993-01-19 Energy Conversion Devices, Inc. Method of forming a layer of doped crystalline semiconductor alloy material
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
US7829474B2 (en) * 2005-07-29 2010-11-09 Lg. Display Co., Ltd. Method for arraying nano material and method for fabricating liquid crystal display device using the same
US20080217588A1 (en) * 2006-08-30 2008-09-11 Arnold Michael S Monodisperse single-walled carbon nanotube populations and related methods for providing same
JP5409369B2 (ja) * 2006-10-12 2014-02-05 カンブリオス テクノロジーズ コーポレイション ナノワイヤベースの透明導電体およびその適用
US8877592B2 (en) * 2013-03-14 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of doped film for source and drain regions
CN107634102B (zh) * 2017-09-12 2020-04-24 京东方科技集团股份有限公司 薄膜晶体管及其制造方法及驱动方法、显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110862A1 (en) * 2004-11-22 2006-05-25 Au Optronics Corp. Method of forming a thin film transistor
JP2006240898A (ja) * 2005-03-01 2006-09-14 Internatl Business Mach Corp <Ibm> カーボンナノチューブの溶液処理ドーピング方法、半導体装置および半導体装置の形成方法
US20120256296A1 (en) * 2011-04-05 2012-10-11 Peng Wei Semiconductor materials, apparatuses and methods
US20120280213A1 (en) * 2011-05-04 2012-11-08 National Cheng Kung University Method of Fabricating Thin Film Transistor and Top-gate Type Thin Film Transistor
US20140217409A1 (en) * 2011-08-03 2014-08-07 Ignis Innovation Inc. Thin film transistor
CN103972296A (zh) * 2013-01-31 2014-08-06 清华大学 薄膜晶体管
US20160126293A1 (en) * 2014-11-04 2016-05-05 Atom Nanoelectronics, Inc. Active matrix light emitting diodes display module with carbon nanotubes control circuits and methods of fabrication
US20160380217A1 (en) * 2015-06-29 2016-12-29 International Business Machines Corporation Self-aligned carbon nanotube transistor including source/drain extensions and top gate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177465B2 (en) 2013-11-21 2021-11-16 Atom H2O, Llc Devices, structures, materials and methods for vertical light emitting transistors and light emitting displays
US10957868B2 (en) 2015-12-01 2021-03-23 Atom H2O, Llc Electron injection based vertical light emitting transistors and methods of making
US10847757B2 (en) 2017-05-04 2020-11-24 Carbon Nanotube Technologies, Llc Carbon enabled vertical organic light emitting transistors
US11785791B2 (en) 2017-05-04 2023-10-10 Atom H2O, Llc Carbon enabled vertical organic light emitting transistors
US10978640B2 (en) 2017-05-08 2021-04-13 Atom H2O, Llc Manufacturing of carbon nanotube thin film transistor backplanes and display integration thereof

Also Published As

Publication number Publication date
KR20200005583A (ko) 2020-01-15
US20180323387A1 (en) 2018-11-08
WO2018204870A1 (en) 2018-11-08

Similar Documents

Publication Publication Date Title
CN110892532A (zh) 单极性n型或p型碳纳米管晶体管及其制造方法
US10665796B2 (en) Manufacturing of carbon nanotube thin film transistor backplanes and display integration thereof
KR102511414B1 (ko) 탄소나노튜브 박막트랜지스터 백플레인의 제조 및 그 디스플레이 통합
US10978640B2 (en) Manufacturing of carbon nanotube thin film transistor backplanes and display integration thereof
US9053937B2 (en) Semiconductor device and method of manufacturing the same
US9064748B2 (en) Graphene and nanotube/nanowire transistor with a self-aligned gate structure on transparent substrates and method of making same
US7910920B2 (en) Thin film transistor and method of forming the same
US20080293208A1 (en) Method of fabricating oxide semiconductor device
JP2005260040A (ja) ドーピング方法、半導体装置の製造方法および電子応用装置の製造方法
WO2007083570A1 (ja) 半導体小片の製造方法ならびに電界効果トランジスタおよびその製造方法
JP2011511441A (ja) シリコン薄膜トランジスタ、並びにその製造システム及び方法
CN110534563B (zh) 一种具有自对准反馈栅的晶体管及其制备方法
US9401430B1 (en) VTFT with a top-gate structure
US20160365369A1 (en) Bottom-gate and top-gate vtfts on common structure
US20160365370A1 (en) Dual-gate vtft
US9443887B1 (en) Vertical and planar TFTS on common substrate
JP4661065B2 (ja) 相補型有機半導体装置
US20090250731A1 (en) Field-effect transistor structure and fabrication method thereof
JP2009194362A (ja) ナノワイヤーを含む薄膜トランジスタおよびその製造方法
JP5549073B2 (ja) 有機半導体装置およびその製造方法
CN113130325B (zh) 平面超晶格纳米线场效应晶体管及其制备方法
CN111937150A (zh) 在玻璃基材上形成薄膜晶体管的方法以及由此形成的液晶显示器
CN107946195B (zh) 制备双栅氧化物半导体薄膜晶体管的方法
KR20240155976A (ko) 단극성 n형 또는 p형 탄소나노튜브 트랜지스터 및 그 제조 방법
JP2006114581A (ja) 有機電界効果トランジスタの製造方法及びその有機電界効果トランジスタ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20211018

Address after: California, USA

Applicant after: Athom H2O Co.,Ltd.

Address before: California, USA

Applicant before: ATOM NANOELECTRONICS, Inc.