JP2010541194A - 垂直配列ワイヤアレイ成長用ウェハの再利用方法 - Google Patents

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Abstract

ワイヤアレイをポリマ基質に変換し、いくつかのアレイ成長用にパターン形成された酸化物を再利用し、最後にウェハ表面を研磨し再び酸化させてパターン形成された酸化物を再び適用することにより、Ｓｉウェハを再利用してワイヤアレイを形成する。
【選択図】図３Ｃ

Description

関連出願の相互参照
本発明は、係属中であり共通人に譲渡されている２００８年５月１３日提出の米国特許出願番号６１／１２７，４３７「Regrowth of Silicon Rod Arrays」、２００７年８月２８日提出の米国出願番号６０／９６６，４３２「Polymer-embedded Semiconductor Rod Arrays」に関連するとともにその利益を主張するものであり、これらの出願の内容全体が参照により本書に組み込まれる。
連邦支援研究開発に関する記述
米国政府は、ＤＯＥに付与された許可番号ＤＥ−ＦＧ０２−０３ＥＲ１５４８３による発明の特定の権利を保有する。
本開示は、基板上の半導体構造の製造に関する。より具体的には、本開示は、基板上での半導体構造の成長方法と、基板の再利用に関する。
共通人に譲渡され係属中の出願である２００７年７月１９日提出の米国特許出願番号６０／９６１，１７０「Fabrication of Wire Array Samples and Controls」と、２００７年７月１９日提出の米国特許出願番号６０／９６１，１６９「Growth of Vertically Aligned Si Wire Arrays Over Large Areas (>1cm2) with Au and Cu Catalysts」は、基板上に垂直配列されたＳｉワイヤアレイを開示する。高品質で垂直配列のＳｉワイヤを成長させるこれらの方法は、高価な単結晶Ｓｉ（ｌｌｌ）ウェハを基板に用いる必要がある。これは、これらのワイヤアレイを安価な代替の従来型平面接合太陽電池の一部に用いる可能性を阻害していた。
共通人に譲渡され係属中の出願である２００７年８月２８日提出の米国出願番号６０／９６６，４３２「Polymer-embedded Semiconductor Rod Arrays」は、基板上で成長する半導体構造を結合材料層内に封入（encapsulate）する方法を記載している。本出願の実施例により、結合材料層に埋め込まれた半導体構造を基板から分離し、基板をさらなる半導体構造の成長用に再利用するすることができる。基板を再利用すると、プロセス全体におけるウェハの費用を低減することができる。
本発明の一実施例は、半導体構造の製造方法であって、（ａ）基板上に半導体構造を作成するステップと；（ｂ）前記作成した半導体構造を結合材料基質内に封入するステップと；（ｃ）前記作成した半導体構造を前記基板から外すステップと；（ｄ）基板を再利用してステップ（ａ）乃至（ｃ）を繰り返すことによりさらなる半導体構造を作成するステップと、を具える。
本発明の別の実施例は、Ｓｉワイヤアレイセットの作成方法であって、Ｓｉウェハ上に堆積したパターン形成された酸化物層を用いて単結晶Ｓｉウェハ上のＳｉワイヤアレイを成長させるステップと；前記成長させたＳｉワイヤアレイを結合材料基質へと変換させるステップと；前記Ｓｉウェハから結合材料の残渣とワイヤアレイの残存物を除去するステップと；Ｓｉワイヤアレイを成長させるステップ、成長させたワイヤアレイを結合材料基質へ変換させるステップと、および結合材料の残渣とワイヤアレイの残存物を除去するステップとを繰り返すことにより、前記Ｓｉウェハを再利用してさらなるＳｉワイヤアレイを作成するステップと；を具える。
本発明の別の実施例は、半導体構造作成用基板の再利用方法であって：基板上に堆積したパターン形成された酸化物層を用いて基板上に半導体構造を成長させるステップであって、前記パターン形成された酸化物層は、前記半導体構造の成長をサポートすべく前記パターン形成された酸化物層の開口部に触媒金属の堆積を受容しているステップと；前記成長させた半導体構造を結合材料基質へと変換させるステップと；前記基板から結合材料の残渣とワイヤアレイの残存物を除去するステップと；半導体構造を成長させるステップ、成長させた半導体構造を結合材料基質へ変換させるステップと、および結合材料の残渣とワイヤアレイの残存物を除去するステップとを繰り返すことにより、前記基板を再利用してさらなる半導体構造を作成するステップと；を具える。
上記に簡単に記載した例示的実施例または以下に記載する追加的な詳細は、限定するものと解されてはならない。
図１Ａ−１Ｇは、Ｓｉ基板上に垂直配列Ｓｉワイヤアレイの成長ステップを示す図である。 図２Ａ−２Ｃは、埋め込みステップと、基板から半導体構造を除去するステップとを示す図である。 図３Ａ−３Ｃは、半導体構造が完全に封入されていない場合の、埋め込みステップと、基板から半導体構造を除去するステップとを示す図である。 図４Ａ−４Ｆは、半導体構造成長用の基板再利用方法の多様なステップの結果を示すＳＥＭ画像である。 図５Ａ−５Ｄは、ワイヤアレイ成長用のＳｉウェハ再利用方法の４つの世代（generations）を通して得られるワイヤアレイのＳＥＭ画像である。 図６は、機械的に研磨されその後熱的に酸化させたＳｉ（ＩＩＩ）ウェハから成長させたＳｉワイヤアレイのＳＥＭ画像である。
この説明において、用語「ワイヤ」、「ロッド」、「ウィスカ」、「ピラー」および他の類義語は、他に明示する場合を除き同義のものとして用いる。一般に、これらの用語は長さと幅を有する伸長構造体をいい、その長さは構造体の長軸で規定され、その幅は前記構造体の長軸にほぼ垂直な軸で規定される。用語「アスペクト比」は、構造体の長さとその幅の比をいう。したがって、伸長構造体のアスペクト比は１より大きくなる。用語「ボール」、「球体」、「ブロブ」および他の類義語は、他に明示する場合をのぞき同義のものとして用いる。通常、これらの用語は、幅が構造体の長軸で規定され、長さが前記幅にほぼ垂直な軸で規定される構造をいう。したがって、このような構造体のアスペクト比は、ほぼ１であるか１以下である。さらに、ワイヤ、ロッド、ウィスカ、ピラー等に関する「垂直」の語は一般に、水平から少々立ち上がった長さ方向を有する構造体をいう。「垂直配列」の語は一般に、水平から立ち上がった構造体の配列または向きをいう。この、またはこれらの構造体は水平から完全に垂直で垂直配列を有すると考えられる必要はない。「アレイ」の語は一般に、他に明示しない限り、ある範囲内で間隔を隔てて分配された多数の構造体をいう。アレイ内の構造体はすべてが同じ向きである必要はない。「垂直配列アレイ」または「垂直配向アレイ」の語は一般に、水平配向から水平配向に対して完全に垂直な向きまでの構造体をいうが、アレイ内のすべての構造体が水平に対して同じ向きである必要はない。「整った（ordered）」の語は一般に、要素が互いに個別の空間的関係を有する場合の特定あるいは予め定められたパターンの各要素の配置をいう。したがって、「整ったアレイ」の語は一般に、ある領域内に分配され、個別に、互いに特定あるいは予め定められた空間的関係を有する構造体をいう。例えば、整ったアレイ内の空間的関係は、各要素が互いにほぼ等距離の間隔である場合をいう。他の整ったアレイの例は、変化を用いるが、特定あるいは予め定められた間隔である。
本記述において、「半導体」の語は一般に、他に明記しない限り、半導体特性を有する材料を含む要素、構造、またはデバイス等をいう。このような材料は、限定しないが、周期表のＩＶ群の元素、周期表のＩＶ群の元素を含む材料、周期表のＩＩＩ群とＶ群を含む元素、周期表のＩＩ群とＶＩ群の元素を含む材料、周期表のＩ群とＶＩＩ群の元素を含む材料、周期表のＩＶ群とＶＩ群の元素を含む材料、周期表のＶ群とＶＩ群の元素を含む材料、および周期表のＩＩ群とＶ群の元素を含む材料を含む。他の半導体特性を有する材料は、層状半導体、合金、種々の酸化物、いくつかの有機材料、およびいくつかの磁気材料を含む。「半導体構造」の語は、少なくとも一部が半導体材料からなる構造体をいう。半導体構造は、ドープあるいは非ドープ材料を含んでよい。
前述のように、基板上への半導体構造の製造方法は、高価な、単結晶Ｓｉ（ｌｌｌ）ウェハを基板に用いる必要がある。これは、これらの構造体を、従来型平面接合太陽電池などの複雑な半導体デバイスの安価な代替物の一部として用いる可能性を阻害していた。しかしながら、半導体構造から基板を分離して次回の半導体構造の製造に再利用することにより、プロセス全体におけるウェハの費用を低減することができる。本開示は、１の所定のＳｉ（ｌｌｌ）ウェハからの複数の高品質半導体構造の製造を記載する。一例として、１のＳｉウェハ基板からの垂直配列Ｓｉワイヤアレイの製造が記載される。基板から取り去る前に、ワイヤアレイはその垂直配列構造を保持するためにポリマに埋め込まれる。その後ワイヤの配向を制御するのに用いた酸化物の型板（oxide template）が選択的エッチングステップにより回収され、型板の穴に金属触媒が電着されて新たなワイヤアレイの成長が可能となる。この処理を数回繰り返した後、研磨と熱酸化により新たな型板が形成されて、サイクルを継続することができる。
本発明の実施例は、多様な半導体構造の製造方法を用いる。以下に述べるのは、Ｖ−Ｌ−Ｓ成長技術を用いた半導体構造の製造法である。しかしながら、半導体構造は、一例を後述するように基板上に堆積されてもよい。半導体構造はまた、一例を後述するように、基板からエッチングしてもよい。基板をエッチングして半導体構造を製造する本発明の実施例の場合、基板がある程度製造と再利用プロセスの間に使用されるため、基板の再利用の機会が少なくなる。しかしながら、このようなトップダウン製造技術も、本発明の実施例の範囲内にある。
図１Ａ−１Ｇは、気体−液体−固体（ＶＬＳ）成長プロセスを用いた半導体構造成長プロセスを示す。図１Ａ−１Ｇは特に、Ｓｉワイヤアレイの成長を示す。半導体構造を成長する他の技術を、本発明の実施例に用いてもよい。したがって、本発明の実施例は、本書に記載または開示の半導体構造製造技術に限定されるものではない。
半導体構造を成長させる材料としてＳｉ（ｌｌｌ）ウェハを用いる。ウェハの全部または一部をドープする。例えば、縮退ドープしたＮ型Ｓｉウェハを用いることができる。図１Ａに示すように、表面酸化物層２０がウェハ１０上で熱成長されている。この表面酸化物層は、２８５ｎｍ、３００ｎｍ、または他の厚さまで成長される。この酸化物層２０はまた、化学蒸着法（ＣＶＤ）やこの分野で知られる他の方法で堆積されてもよい。
図１Ｂに示すように、フォトレジスト層３０が塗布される。このフォトレジスト層は、ＭｉｃｒｏＣｈｅｍ Ｃｏｒｐ．（米国マサチューセッツ州ニュートン）のＳ１８１３フォトレジストや、他のフォトレジスト材料を具えてもよい。フォトレジスト層３０はその後、所望のアレイパターンを露光され、現像液で現像されて、図１Ｃに示すようにレジスト層３０に所望の穴パターン３５が形成される。この現像は、ＭＦ−３１９やこの分野で知られた他の現像液を含んでもよい。パターン形成されたレジスト層３０はその後、図１Ｄに示すように、Ｓｉウェハ１０上の酸化物層２０のエッチングが行われる。酸化物層のエッチングは、例えばＴｒａｎｓｅｎｅ Ｃｏｍｐａｎｙ，Ｉｎｃ．（米国マサチューセッツ州ダンバース）からの緩衝ＨＦ（９％ＨＦ，３２％ＮＨ４Ｆ）などのフッ化水素酸混合物を用いて得ることができる。この分野で知られた他のエッチング技術を用いて酸化物層２０をエッチングしてもよい。得られたエッチングは、図１Ｄに示す酸化物層の穴パターン３７となる。
次に、成長触媒５０が、図１Ｅに示すように、レジスト層３０上および酸化物層２０の穴３７内に熱蒸着される。例えば、５００ｎｍの金を、レジスト層３０および穴３７内へ熱蒸着させる。例えば、限定しないが、Ｃｕ、Ｐｔ、Ｎｉなどの他の触媒を用いてもよい。次にフォトレジスト層３０の除去（lift-off）が行われ、図１Ｆに示すように酸化物層２０の酸化物で隔てられた触媒の島５７が残る。
パターン形成された酸化物層２０と堆積した触媒を有するウェハ１０は次に、アニーリングされる。好適には、アニーリングは、１０００ｓｃｃｍ（ＳＣＣＭは、ＳＴＰにおける分毎の立方ｃｍを表す）のフローレートでの１気圧のＨ２の条件下で、円筒炉で９００乃至１０００℃または約１０５０℃の温度で２０分間行われる。その後、ウェハ１０上にワイヤの成長が行われる。図１Ｇは、成長ガスを適用したワイヤアレイ内のワイヤ４０の成長を示す。好適には、ワイヤ４０は約１気圧におけるＨ２（１０００ｓｃｃｍ）とＳｉＣｌ４（２０ｓｃｃｍ）の混合物内で成長される。ワイヤ４０は８５０℃乃至１１００℃の温度で２０乃至３０分間、あるいは他の成長時間、気圧、およびフローレートで成長される。
半導体構造の製造後、基板上に成長した半導体構造を封入すべく結合材料が適用され、結合材料の層に埋め込まれた封入構造体が取り外される。図２Ａ−２Ｃは、この適用と取り外しプロセスを示す。図２Ａは、基板２００が、基板上に酸化物層２０５と、基板２００および酸化物層２０５から突出する半導体ロッドアレイ２１０とを有する状態を示す。図２Ｂは、基板２００と酸化物層２０５および半導体ロッドアレイ２１０の周囲に結合材料２２０を適用した状態を示す。図２Ｃは、結合材料２２０を埋め込まれたロッドアレイ２１０とともに基板２００および酸化物層２０５から取り外して得られる構造体を示す。上記のように、半導体ロッドアレイ以外の半導体構造が、結合材料の層に埋め込まれている。また、基板２００と酸化物層２０５はそれぞれ１以上の層を具える。
結合材料は、ポリジメチルシロキサン（ＰＤＭＳ）ポリマを含んでもよい。ポリジメチルシロキサンポリマベースは、ダウコーニングからのＳｙｌｇａｒｄ１８４ＰＤＭＳまたはこのような他の材料を含んでもよい。ポリマベースおよび硬化剤が、１０：１ｗ／ｗ比で混合され攪拌される。未硬化のポリマが塩化メチレンで希釈され（１．０ｇ／２．０ｍＬ）、平滑なポリマ表面が好適に観測できるように、半導体ロッドアレイの上にドロップキャストされる。これらのアレイはその後、少しの間置かれ、塩化メチレンの遅い蒸発を可能にさせる。１３−１６時間後、ＰＤＭＳは未だ粘着性であり、１２０℃の熱で１．５乃至２．０時間硬化される。冷却後、レーザブレードで酸化物層を削るような切除器具を用いて、ＰＤＭＳのオーバレイヤと埋め込まれたロッドが、基板および酸化物層から取り外される。得られるポリマフィルムは、基板上で観測されるのと同じような秩序の埋め込まれた半導体ロッドアレイを有する。
上述した方法は、半導体ロッドアレイの底側端部（前に基板に接続されていた端部）の電気的接触を提供するが、上側端部はポリマでカバーされており、これらの端部の電気的接触を困難にしている。結合材料の適用の代替方法として、薄い結合材料の層を基板および半導体ロッドアレイの周囲に設ける。図３Ａ−３Ｃは、この適用方法を示している。
図３Ａは、基板２０５上に酸化物層２０５がある基板２００において、半導体ロッドアレイ２１０が基板２００および酸化物層２０５から突出している状態を示す。図３Ｂは、基板２００上の酸化物層２０５の頂面と半導体ロッドアレイ２１０の周囲に結合材料の層２２５を適用する状態を示すが、その厚さはロッドアレイの高さより低い。図３Ｃは、結合材料２２５および結合材料２２５から突出する埋め込まれたロッドアレイ２１０とが基板２００および酸化物層２０５から取り外されて得られた構造体を示す。
上述した代替方法では、結合材料を適用するのにスピンキャスティングを用いることができる。例えば、上述したポリマベースと硬化剤の混合物は、ヘキサメチルシクロトリシロキサン溶液（Ａｌｆａ Ａｅｓａｒ、９７％、塩化メチレン中でほぼ飽和状態）で希釈してもよく、ここで好適な希釈比はヘキサメチルシクロトリシロキサンが４に対しポリマおよび硬化剤の混合物が１である。薄いフィルムを提供するために、低沸点シロキサンを、ポリマ／ロッドアレイ複合物を形成するのに用いるＰＤＭＳ溶液に添加する。希釈した混合物はその後、ロッドアレイ上で１０００ｒｐｍで２分間スピンキャストされる。スピンコーティングの後、塩化メチレンは迅速に蒸発し、サンプルが１５０℃で０．５時間硬化される。低沸点シロキサンはこの硬化ステップにおいてほとんど蒸発し、２０μｍの厚さであってワイヤの５０％より大きいポリマフィルムが露出する。硬化および冷却の後、ＰＤＭＳのオーバレイヤと埋め込まれたロッドが、ここでも、基板および酸化物層から切除器具を用いて取り外される。
図４Ａは、上述した方法を用いて基板上に成長させたワイヤアレイのＳＥＭ画像であり、画像の大部分が１０μｍスケールのワイヤアレイの平面図であり、２０μｍスケールのワイヤアレイの７０°斜視図が挿入されている。図４Ｂは、取り外した結合材料層と埋め込まれたロッドアレイのＳＥＭ平面図（図４Ａと同スケール）である（図４Ｂでは７０°斜視図を挿入している）。図４Ｃは、結合材料層を取り外した後に残った基板表面のＳＥＭ平面図（図４Ａと同スケール）である（図４Ｃでは７０°斜視図を挿入している）。特に、図４Ｃは結合材料の層と埋め込まれたワイヤアレイを取り去った後のワイヤの根と残余ポリマとを示している。
以降の半導体成長での基板の再利用は、結合材料の層を取り去った後に基板をエッチングして半導体構造の残りや残余ポリマを除去することから開始される。例えば、ＳｉウェハをＳｉワイヤアレイの成長に用いる場合、ＫＯＨエッチングを用いてウェハ面をワイヤ成長用に備える。このエッチングは、ウェハを、８０℃に維持された４．５Ｍ ＫＯＨ（ａｑ）腐食液に９０秒間浸して攪拌することで達成される。好適には、ウェハは光学顕微鏡を用いて検査され、確実に残余ポリマやワイヤの根が完全に除去されるようにする。図４Ｄは、ＫＯＨエッチング後のウェハのＳＥＭ平面図である（図４Ｄの挿入図は７０°斜視図である）。必要であれば、ウェハ残渣やワイヤ根が無くなるまで再び腐食液に含浸される。実験では、ウェハ表面は腐食液に１２０秒またはそれ以下含浸することによりきれいになる。この方法におけるエッチングは、パターン形成された酸化物層を残して、以降のアレイ成長用のテンプレートとして用いるようにする。
本発明の代替実施例では、結合材料および埋め込まれた半導体構造を取り去った後に半導体構造物の残りおよび／または残余ポリマを除去するステップを有さなくてもよい。すなわち、以降の半導体製造に必要ないか残余および／または残渣による影響がない場合は、残余および／または残渣はそこに残っていてもよい。このようなエッチングまたはクリーニングステップを無くすと、以降の半導体製造用の基板を準備する速度を加速する。
（必要あるいは所望により）半導体構造の残りと残余ポリマを除去した後、新たな半導体構造の成長を促進すべく触媒金属が再び適用される。この触媒金属の再適用には電着を利用できる。触媒金属の再適用を開始するには、基板を電着用に準備する必要がある。例えば、Ｓｉウェハが上述のようにきれいにされたら、その酸化物側を下にして緩衝ＨＦ（ａｑ）をウェハの背面に５分間適用する。ウェハの背面にＨＦを適用すると、この側のウェハの酸化物が除去される。しかしながら、ウェハの酸化物の側にＨＦが接触すると、パターン形成された酸化物層にダメージを与えるので注意する必要がある。
基板が電着用に準備できたら、電着を促進するために電気接触が形成される。Ｓｉウェハの背面から酸化物が除去された後、この背面は１８ＭΩの抵抗性Ｈ２Ｏで濯がれ、Ｎ２ガスの流れで乾燥される。両面導電性Ｃｕテープの一片がその後ウェハの背面に適用される。このアセンブリは、Ｃｕテープの他方の面をガラス管内のＣｕワイヤに接触させ、マウントワックスを用いガラス管をシールしウェハをカバーして、正面のパターン形成された酸化物層のみを露出されることにより、一つの電極として構成できる。この電極はその後（容量の）１０％ＨＦ（ａｑ）に１０秒間浸され、基板のパターン形成された酸化物層内のパターン穴の底にある本来の酸化物が除去され、その後ウェハ全体が洗浄される。
電着促進用の電気接触が形成されて基板が最終的に触媒金属の適用に準備された後、電着が開始される。上記のようにＳｉウェハ電極が構成され準備されたら、この電極は直ぐに、例えばＡｕ電着槽（例えば、Ｔｅｃｈｎｉｃ Ｉｎｃ．のＯｒｏｔｅｍｐ２４）などの触媒金属電着槽に移動される。Ａｕ金属を用いる場合、このＡｕ金属は、Ｓｉ作業電極とＰｔゲージ対極の間の露出したウェハ領域を０．４乃至０．８ｍＡｃｍ−２の定電流密度に設定し、０．１２Ｃｃｍ−２の電荷が過ぎるまで電気的に静的に処理する（galvanostatically proceed）ことにより、パターン穴に堆積する。もちろん、代替実施例では、Ｓｉワイヤを所望の長さだけ成長させるかによって、これ以上または以下のＡｕを堆積してもよい。Ｐｒｉｎｃｅｔｏｎ Ａｐｐｌｉｅｄ Ｒｅｓｅａｒｃｈのモデル１７３ポテンシオスタットを用いて電荷を測定してもよい。パターン穴内に金属触媒を堆積したウェハは、その後、アセトン内でマウントワックスを完全に溶解させることにより、電極アセンブリから取り外される。これは、後述するように、半導体構造が成長される次のステップの前に行う必要がある。図４Ｅは、Ａｕ触媒の電着後の回復したウェハのＳＥＭ平面図である（図４Ｅの挿入図は７０°斜視図である）。
触媒金属の堆積後、第１世代の構造に用いたのと同じ技術を用いて、第２世代の半導体構造が成長される。Ｓｉウェハの例に戻ると、図１Ａ−１Ｇで説明したＶ−Ｌ−Ｓ技術を用いてワイヤアレイの第２のセットを形成することができ、その後上記のようにこれが封入され取り去られる。図４Ｆは、新たなワイヤアレイが成長された後の回復したウェハのＳＥＭ平面図である（図４Ｆの挿入図は７０°斜視図である）。以降に、ポリマキャスティングおよび剥離、パターン形成面の再生、金属触媒の電着、およびワイヤ再成長ステージを繰り返して、第３および第４世代（またはそれ以上）のワイヤアレイを同じＳｉウェハのセット上に製造することができる。図５Ａ−５Ｄは、上記の方法を用いて得られる連続的なワイヤアレイの世代を示す。図５Ａは、第１世代のワイヤアレイのＳＥＭ平面図である（スケールバーは４０μｍ）。図５Ｂは、第２世代のワイヤアレイのＳＥＭ平面図である（スケールバーは４０μｍ）。図５Ｃは、第３世代のワイヤアレイのＳＥＭ平面図である（スケールバーは４０μｍ）。図５Ｄは、第４世代のワイヤアレイのＳＥＭ平面図である（スケールバーは４０μｍ）。世代を継続すると欠陥密度が増加することに注意されたい。
図示するように、酸化物のテンプレートパターンの忠実度が崩壊するため、機械研磨や、酸化物層を除去し新規のパターン形成された酸化物層を適用すべく基板を準備する他の技術を通して、再利用のために基板をさらに調整してもよい。例えば、連続的にワイヤアレイを製造するのに用いるＳｉウェハを準備して、これらを機械研磨後に熱酸化させて、サイクルを再び開始してもよい。ウェハは、ワックスで研磨チャックにマウントされ、その表面をＳｏｕｔｈ Ｂａｙ Ｔｅｃｈｎｏｌｏｇｙ研磨ホイールを用いて平滑化してもよい。連続的に、１２００グリットのＳｉＣペーパー、１５μｍサイズのアルミ粒子懸濁液、１μｍサイズのアルミ粒子懸濁液、０．３μｍサイズのアルミ粒子懸濁液に晒してもよい。この研磨済みＳｉウェハは、その後、円筒炉に入れて工業品質気体の完全水和雰囲気中で９００℃で８時間おき、表面酸化物層が３００−４００ｎｍとなる。このＳｉウェハはその後、写真平板技術で所望のアレイパターンが形成され（他のパターン形成技術を用いてもよい）、蒸着金属触媒層で覆われ、持ち上げられ、（図１Ａ−１Ｇに示すように）新規なウェハ上にＳｉワイヤを最初に成長させるのに用いたのと同じ処理条件下で反応器に入れられる。この再構成されたＳｉウェハはその後、上述したようにさらなるワイヤアレイ世代を形成するのに用いられる。図６は、機械研磨した後に熱酸化させたＳｉ（ｌｌｌ）ウェハから成長させたＳｉワイヤアレイのＳＥＭ斜視図である。スケールバーは４０μｍである。
上述のように、本発明の実施例にかかる半導体構造の製造には他の方法を用いてもよい。例えば、半導体構造は、成長プロセスを介してではなく、基板上に蒸着（deposit）させてもよい。この場合、蒸着させた半導体構造の移動および取り外しは、多くが上述と同じ方法で実現することができる。半導体構造が形成されたら、結合材料の層が構造の周りに堆積され、結合材料の層と埋め込まれた構造体が基板から取り外される。基板のエッチングを用いるさらに別の半導体構造製造プロセスによっても、基板再利用の機会が提供される。基板の一部をエッチングして基板に半導体構造を形成したら、結合材料の層を構造体の周囲に堆積して、結合材料の層と埋め込まれた構造体が基板から取り外される。もちろん、この場合、基板の製造は、基板からの材料の損失や、基板再利用の回数の制限につながる。
Ｓｉワイヤを垂直配向で例外的に一様なアレイに光起電用に同一の方向に製造することも可能であったが、整列したエピタキシャル成長を実現するには各アレイに高価な単結晶ウェハ基板が必要であった。しかしながら、ワイヤをポリマ基質に変換して、パタン形成された酸化物をいくつかのアレイ成長に再利用し、最終的にサイクルを閉じるべくウェハ表面を研磨し再酸化することにより、基板のコストは数百のワイヤアレイとして償却できる。本発明の実施例は、多くの異なるポリマ材料と、同様に様々な表面開始型（surface-initiated）半導体構造成長方法を用いることができる。
本発明のいくつかの実施例は、ワイヤアレイをポリマ基質へ変換し、いくつものアレイ成長用のパターン形成された酸化物を再利用し、最後にウェハ表面を研磨し再び酸化させパターン形成された酸化物を再適用することにより、ワイヤアレイ形成用にＳｉウェハを再利用することを含む。
上記の実施例の例示的かつ好適な詳細な説明は、法律の要件にしたがい説明および開示の目的で提示される。これは本発明を上述した正確な形態に消尽あるいは限定するものではなく、他の当業者に本発明を特定の利用や実装に適させることを理解させるためのものである。変更や変形の可能性は、当業者にとって理解可能であろう。例示的な実施例に含まれる許容度、構造寸法、特定の動作条件、工学的仕様等の記載は限定ではなく、実装や技術の状態変化で異なってもよく、これにも限定されるものではない。本開示は、現在の技術水準を考慮して行われているが、将来の進歩や適合は、すなわちそれがそのときの技術水準となり、これらの進歩を考慮に入れるものである。本発明の範囲は、記載されたクレームおよび適用可能な均等物によって規定されると解される。クレーム要素の単数表記は、そう明記しない限り、「１であって唯一」を意味するものではない。さらに、本開示のいかなる要素、部材、方法あるいはステップも、これらの要素、部材、またはステップがクレームに明記しているか否かに拘わらず、公共のものと解されてはならない。クレーム要素は、当該要素が「．．．手段」の語句で明記されない限り、ＵＳＣ第１１２章第１３５条第６段落の規定に該当するものではなく、本書のいかなる方法またはステップも、当該ステップが「．．．するステップを具える」の語句で明記されない限り、これらの規定に該当すると解されてはならない。

Claims (20)

  1. 半導体構造の製造方法であって、
    （ａ）基板上に半導体構造を製造するステップと、
    （ｂ）前記製造した半導体構造を、結合材料基質に封入するステップと、
    （ｃ）前記製造した半導体構造を前記基板から外すステップと、
    （ｄ）前記ステップ（ａ）乃至（ｃ）を繰り返すことにより、さらなる半導体構造を製造するために前記基板を再利用するステップと、を含むことを特徴とする方法。
  2. 請求項１に記載の方法において、さらに、前記ステップ（ａ）乃至（ｃ）の後であってステップ（ｄ）を実行する前に、前記基板から結合材料の残渣と前記製造した半導体構造の残りを除去するステップを含むことを特徴とする方法。
  3. 請求項１または２に記載の方法において、さらに、前記ステップ（ａ）乃至（ｃ）の実行後であってステップ（ｄ）の実行前に、前記基板を追加的にコンディショニングするステップを含むことを特徴とする方法。
  4. 請求項１乃至３のいずれか１項に記載の方法において、前記基板上に半導体構造を製造するステップが、
    前記基板上に酸化物層のテンプレートを形成するステップであって、前記酸化物層のテンプレートは、前記酸化物の層に半導体構造形成用の穴を含むステップと、
    前記基板上に半導体構造のセットを成長させるステップであって、前記半導体構造の成長が、前記酸化物の穴に堆積された触媒によりサポートされるステップと、を含むことを特徴とする方法。
  5. 請求項４に記載の方法において、前記製造した半導体構造を結合材料基質で包み込むステップは、前記酸化物層のテンプレートの頂面にフィルム層を堆積するステップを含み、前記フィルム層が前記結合材料基質を含み、前記フィルム層が、前記酸化物層の頂面およびその上の成長した半導体構造間の隙間を適合しつつ埋めることを特徴とする方法。
  6. 請求項５に記載の方法において、前記製造した半導体構造を前記基板から外すステップは、前記フィルム層および前記成長した半導体構造を、前記フィルム層が前記酸化物の層に接触する場所またはその近くで前記酸化物の層から分離させて、前記フィルム層に包み込まれた半導体構造のセットを提供するステップを含むことを特徴とする方法。
  7. 請求項１乃至６のいずれか１項に記載の方法において、半導体構造が、垂直に整列されたワイヤアレイを具えることを特徴とする方法。
  8. 請求項１乃至６のいずれか１項に記載の方法において、前記結合材料基質は、ポリマを含むことを特徴とする方法。
  9. 請求項４に記載の方法において、前記触媒が、金、銅、ニッケル、またはこれらのいくつかの組み合わせを含むことを特徴とする方法。
  10. 請求項３に記載の方法において、前記基板を追加的にコンディショニングするステップは、前記基板を機械的に研磨するステップを含むことを特徴とする方法。
  11. Ｓｉワイヤアレイのセットの製造方法であって、
    Ｓｉウェハ上に堆積されたパターン形成された酸化物層を用いて、単結晶Ｓｉウェハ上にＳｉワイヤアレイを成長させるステップと；
    この成長したＳｉワイヤアレイを結合材料基質に変換するステップと；
    Ｓｉワイヤアレイを成長させるステップと、成長したＳｉワイヤアレイを結合材料基質に変換するステップと、結合材料の残渣とワイヤアレイの残存物とを除去するステップとを繰り返すことにより、さらなるＳｉワイヤアレイを製造するために前記Ｓｉウェハを再利用するステップと；を含むことを特徴とする方法。
  12. 請求項１１に記載の方法において、さらに、前記成長させたＳｉワイヤアレイを前記結合材料基質に変換した後に、結合材料の残渣とワイヤアレイの残存物とを除去するステップを含むことを特徴とする方法。
  13. 請求項１１または１２に記載の方法において、さらに、Ｓｉワイヤアレイを成長させるステップと、この成長させたＳｉワイヤアレイを結合材料基質に変換するステップとを繰り返すことにより、さらなるＳｉワイヤアレイを製造するために前記Ｓｉウェハを再利用するステップの１またはそれ以上のサイクルの後に、前記パターン形成された酸化物層を除去するステップと、
    さらなるＳｉワイヤアレイの製造を補助するために前記Ｓｉウェハ上にパターン形成された酸化物層を再び堆積するステップとを含むことを特徴とする方法。
  14. 請求項１１乃至１３のいずれか１項に記載の方法において、Ｓｉワイヤアレイを成長させるステップは、
    前記パターン形成された酸化物層の穴に触媒金属を堆積させるステップと、
    成長ガスを適用するステップとを含むことを特徴とする方法。
  15. 請求項１１乃至１４のいずれか１項に記載の方法において、前記結合材料が、ポリマを含むことを特徴とする方法。
  16. 半導体構造の製造のために基板を再利用する方法であって、
    前記基板上に堆積したパターン形成された酸化物層を用いて、前記基板上に半導体構造を成長させるステップであって、前記パターン形成された酸化物層は、当該パターン形成された酸化物層の穴に触媒金属の堆積を受けて前記半導体構造の成長を補助するステップと；
    ここで成長させた半導体構造を結合材料基質に変換するステップと；
    半導体構造を成長させるステップと、成長した半導体構造を結合材料基質に変換するステップと、結合材料料の残渣と半導体構造の残存物を除去するステップと、を繰り返すことにより、さらなる半導体構造の製造のために前記基板を再利用するステップと；を含むことを特徴とする方法。
  17. 請求項１６に記載の方法において、さらに、前記成長させた半導体構造を結合材料基質に変換するステップの後に、結合材料の残渣と半導体構造の残存物を除去するステップを含むことを特徴とする方法。
  18. 請求項１６または１７に記載の方法において、さらに、構造体を成長させるステップと、この成長させた半導体構造を結合材料基質に変換するステップとを繰り返すことにより、さらなる半導体を製造するために前記基板を再利用するステップの１またはそれ以上のサイクルの後に、前記パターン形成された酸化物層を除去するステップと、
    さらなる半導体構造の製造を補助するために前記基板上にパターン形成された酸化物層を再び堆積するステップとを含むことを特徴とする方法。
  19. 請求項１６乃至１８のいずれか１項に記載の方法において、前記結合材料が、ポリマを含むことを特徴とする方法。
  20. 請求項１６乃至１９のいずれか１項に記載の方法において、前記触媒金属の堆積の少なくとも一例は、前記触媒金属の電着を含むことを特徴とする方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257601B2 (en) 2011-05-17 2016-02-09 Mcmaster University Light emitting diodes and substrates
JP2021009984A (ja) * 2019-06-28 2021-01-28 株式会社東芝 結晶成長方法及び半導体装置

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010533985A (ja) * 2007-07-19 2010-10-28 カリフォルニア インスティテュート オブ テクノロジー 半導体の規則配列構造
KR100955109B1 (ko) * 2007-07-25 2010-04-28 김경환 휴대용 숯불구이기
CN102067324A (zh) 2007-08-28 2011-05-18 加利福尼亚技术学院 聚合物嵌入式半导体棒阵列
US8242353B2 (en) * 2009-03-16 2012-08-14 International Business Machines Corporation Nanowire multijunction solar cell
US20100244820A1 (en) * 2009-03-26 2010-09-30 Biomimetics Technologies Inc Microchip for detection of poor sources of electrical and magnetic fields
US10641843B2 (en) 2009-03-26 2020-05-05 Biomimetics Technologies, Inc. Embedded crystal circuit for the detection of weak electrical and magnetic fields
US8344597B2 (en) * 2009-10-22 2013-01-01 Lawrence Livermore National Security, Llc Matrix-assisted energy conversion in nanostructured piezoelectric arrays
WO2011066529A2 (en) * 2009-11-30 2011-06-03 California Institute Of Technology Three-dimensional patterning methods and related devices
JP2011135058A (ja) * 2009-11-30 2011-07-07 Honda Motor Co Ltd 太陽電池素子、カラーセンサ、ならびに発光素子及び受光素子の製造方法
US9263612B2 (en) 2010-03-23 2016-02-16 California Institute Of Technology Heterojunction wire array solar cells
CA2831741A1 (en) * 2011-04-05 2012-10-11 The Government Of The United States Of America As Represented By The Secretary Of The Navy Microfabrication of tunnels
EP2745360A4 (en) 2011-08-01 2015-07-08 Univ Columbia CONJUGATES OF NANODIAMANT AND MAGNETIC OR METALLIC PARTICLES
WO2013040446A1 (en) 2011-09-16 2013-03-21 The Trustees Of Columbia University In The City Of New York High-precision ghz clock generation using spin states in diamond
US9632045B2 (en) 2011-10-19 2017-04-25 The Trustees Of Columbia University In The City Of New York Systems and methods for deterministic emitter switch microscopy
TWI419202B (zh) * 2011-12-06 2013-12-11 Univ Nat Taiwan 大面積薄型單晶矽之製作技術
US10026560B2 (en) 2012-01-13 2018-07-17 The California Institute Of Technology Solar fuels generator
US9545612B2 (en) 2012-01-13 2017-01-17 California Institute Of Technology Solar fuel generator
US9476129B2 (en) 2012-04-02 2016-10-25 California Institute Of Technology Solar fuels generator
EP2812924A1 (en) * 2012-02-07 2014-12-17 Koninklijke Philips N.V. Flexible nanowire based solar cell
WO2013126432A1 (en) 2012-02-21 2013-08-29 California Institute Of Technology Axially-integrated epitaxially-grown tandem wire arrays
US9947816B2 (en) 2012-04-03 2018-04-17 California Institute Of Technology Semiconductor structures for fuel generation
US20150155167A1 (en) * 2012-06-07 2015-06-04 Qunano Ab Method of manufacturing a structure adapted to be transferred to non-crystalline layer and a structure manufactured using said method
US10170746B2 (en) * 2012-10-17 2019-01-01 Infineon Technologies Ag Battery electrode, battery, and method for manufacturing a battery electrode
US9012883B2 (en) 2012-12-21 2015-04-21 Sol Voltaics Ab Recessed contact to semiconductor nanowires
US9553223B2 (en) 2013-01-24 2017-01-24 California Institute Of Technology Method for alignment of microwires
EP2964455A4 (en) * 2013-03-06 2016-11-16 Univ Columbia PROCESS FOR THE MANUFACTURE OF DIAMOND NANOSTRUCTURES
KR101402989B1 (ko) * 2013-06-12 2014-06-11 한국과학기술연구원 기판과의 결합력이 향상된 탄소나노튜브 기반 전계효과트랜지스터 소자의 제조방법 및 이에 의하여 제조된 탄소나노튜브 기반 전계효과트랜지스터 소자
US20140374268A1 (en) * 2013-06-24 2014-12-25 Agency For Science, Technology And Research Method for forming a composite film
KR20150048538A (ko) * 2013-10-28 2015-05-07 희성금속 주식회사 반도체용 재활용 Ａｕ 타겟의 제조방법
KR102410666B1 (ko) 2015-01-09 2022-06-20 삼성전자주식회사 반도체 소자의 계측 방법, 및 이를 이용한 반도체 소자의 제조방법
DE102015205230B4 (de) * 2015-03-23 2023-01-19 Universität Duisburg-Essen Verfahren zur Herstellung von Bauelementen aufweisend eine Schottky-Diode mittels Drucktechnik und Bauelement
CN106158582B (zh) * 2015-04-01 2018-09-28 中国科学院上海高等研究院 近邻阴影效应辅助阵列法制备层转移薄晶硅工艺
DE102015117834B4 (de) 2015-10-20 2019-05-02 Technische Universität Dresden Verfahren zur Herstellung einer flexiblen Rod-Array-Anordnung und Rod-Array-Anordnung
DE102015015452A1 (de) * 2015-12-02 2017-06-08 Forschungszentrum Jülich GmbH Verfahren zum Planarisieren von Nanostrukturen
WO2018085371A1 (en) * 2016-11-01 2018-05-11 Massachusetts Institute Of Technology Lift-off embedded micro and structures
US11814740B2 (en) 2020-08-27 2023-11-14 H2U Technologies, Inc. System for managing fuel generation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326888A (ja) * 1997-03-21 1998-12-08 Sony Corp 細線を有する素子およびその製造方法
US20050167647A1 (en) * 2004-02-04 2005-08-04 Tsinghua University Thermal interface material and method for manufacturing same
JP2006128233A (ja) * 2004-10-27 2006-05-18 Hitachi Ltd 半導体材料および電界効果トランジスタとそれらの製造方法
US20060118791A1 (en) * 2004-03-12 2006-06-08 Hon Hai Precision Industry Co., Ltd. Thermal interface material and method for manufacturing same
JP2007091485A (ja) * 2005-09-26 2007-04-12 Sonac Kk カーボンファイバの製造方法、基板カートリッジおよび熱ｃｖｄ装置
JP2007126311A (ja) * 2005-11-01 2007-05-24 Sonac Kk カーボンファイバの製造方法および触媒基板
JP2009537339A (ja) * 2006-05-19 2009-10-29 マサチューセッツ・インスティテュート・オブ・テクノロジー ナノ構造強化された複合体およびナノ構造強化方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658839B1 (fr) 1990-02-23 1997-06-20 Thomson Csf Procede de croissance controlee de cristaux aciculaires et application a la realisation de microcathodes a pointes.
US5336558A (en) 1991-06-24 1994-08-09 Minnesota Mining And Manufacturing Company Composite article comprising oriented microstructures
US5352651A (en) * 1992-12-23 1994-10-04 Minnesota Mining And Manufacturing Company Nanostructured imaging transfer element
RU2099808C1 (ru) 1996-04-01 1997-12-20 Евгений Инвиевич Гиваргизов Способ выращивания ориентированных систем нитевидных кристаллов и устройство для его осуществления (варианты)
US5976957A (en) * 1996-10-28 1999-11-02 Sony Corporation Method of making silicon quantum wires on a substrate
JPH11214720A (ja) 1998-01-28 1999-08-06 Canon Inc 薄膜結晶太陽電池の製造方法
JP2000269561A (ja) * 1999-03-19 2000-09-29 Asahi Chem Ind Co Ltd 複合構造体
US6649824B1 (en) 1999-09-22 2003-11-18 Canon Kabushiki Kaisha Photoelectric conversion device and method of production thereof
JP2001135516A (ja) * 1999-11-05 2001-05-18 Tdk Corp 磁性複合組成物及び磁性成形物
CN101887935B (zh) 2000-08-22 2013-09-11 哈佛学院董事会 掺杂的拉长半导体,其生长,包含这类半导体的器件及其制造
EP2273552A3 (en) 2001-03-30 2013-04-10 The Regents of the University of California Methods of fabricating nanstructures and nanowires and devices fabricated therefrom
EP1436841A1 (en) 2001-05-18 2004-07-14 President And Fellows Of Harvard College Nanoscale wires and related devices
US7109517B2 (en) 2001-11-16 2006-09-19 Zaidi Saleem H Method of making an enhanced optical absorption and radiation tolerance in thin-film solar cells and photodetectors
US7259324B2 (en) * 2001-12-05 2007-08-21 Konarka Technologies, Inc. Photovoltaic solar cell
AU2003205104A1 (en) 2002-01-11 2003-07-30 The Pennsylvania State University Method of forming a removable support with a sacrificial layers and of transferring devices
US7253017B1 (en) * 2002-06-22 2007-08-07 Nanosolar, Inc. Molding technique for fabrication of optoelectronic devices
JP4514402B2 (ja) * 2002-10-28 2010-07-28 シャープ株式会社 半導体素子及びその製造方法
US7335259B2 (en) 2003-07-08 2008-02-26 Brian A. Korgel Growth of single crystal nanowires
US7238594B2 (en) 2003-12-11 2007-07-03 The Penn State Research Foundation Controlled nanowire growth in permanent, integrated nano-templates and methods of fabricating sensor and transducer structures
JP2005194609A (ja) 2004-01-09 2005-07-21 Sony Corp 水素ガス発生装置、電気分解装置、太陽電池モジュールおよびエネルギーシステム
EP1738378A4 (en) 2004-03-18 2010-05-05 Nanosys Inc NANOFIBRE SURFACE BASED CAPACITORS
KR100624419B1 (ko) * 2004-04-07 2006-09-19 삼성전자주식회사 나노와이어 발광소자 및 그 제조방법
JP2005310388A (ja) 2004-04-16 2005-11-04 Ebara Corp 光電変換素子
JP2005310821A (ja) * 2004-04-16 2005-11-04 Ebara Corp 光電変換素子
KR100553317B1 (ko) 2004-04-23 2006-02-20 한국과학기술연구원 실리콘 나노선을 이용한 실리콘 광소자 및 이의 제조방법
US20050279274A1 (en) 2004-04-30 2005-12-22 Chunming Niu Systems and methods for nanowire growth and manufacturing
KR20070011550A (ko) * 2004-04-30 2007-01-24 나노시스, 인크. 나노와이어 성장 및 획득 시스템 및 방법
US7560366B1 (en) 2004-12-02 2009-07-14 Nanosys, Inc. Nanowire horizontal growth and substrate removal
CN1669920A (zh) 2004-12-29 2005-09-21 浙江大学 阳极氧化铝模板中一维硅纳米结构的制备方法
CN100375235C (zh) 2005-01-18 2008-03-12 中国科学院半导体研究所 大面积制备二氧化硅或者硅纳米线的控制生长方法
US20060207647A1 (en) 2005-03-16 2006-09-21 General Electric Company High efficiency inorganic nanorod-enhanced photovoltaic devices
EP1897147A4 (en) 2005-06-17 2010-08-18 Illuminex Corp PHOTOVOLTAIC WIRE
US20090050204A1 (en) 2007-08-03 2009-02-26 Illuminex Corporation. Photovoltaic device using nanostructured material
KR100767184B1 (ko) 2005-08-10 2007-10-15 재단법인서울대학교산학협력재단 전자부품 냉각장치 및 그 제조방법
US20070122313A1 (en) * 2005-11-30 2007-05-31 Zhiyong Li Nanochannel apparatus and method of fabricating
CN100463111C (zh) 2006-01-14 2009-02-18 清华大学 硅线的制备方法
KR101327723B1 (ko) 2006-02-27 2013-11-11 로스 알라모스 내셔널 씨큐어리티 엘엘씨 향상된 전자 전이를 갖는 물질을 포함한 광전 장치
US8337979B2 (en) * 2006-05-19 2012-12-25 Massachusetts Institute Of Technology Nanostructure-reinforced composite articles and methods
US7998788B2 (en) * 2006-07-27 2011-08-16 International Business Machines Corporation Techniques for use of nanotechnology in photovoltaics
US7893348B2 (en) 2006-08-25 2011-02-22 General Electric Company Nanowires in thin-film silicon solar cells
US7850941B2 (en) * 2006-10-20 2010-12-14 General Electric Company Nanostructure arrays and methods for forming same
US7776760B2 (en) 2006-11-07 2010-08-17 Nanosys, Inc. Systems and methods for nanowire growth
US20080110486A1 (en) 2006-11-15 2008-05-15 General Electric Company Amorphous-crystalline tandem nanostructured solar cells
JP4767828B2 (ja) 2006-12-01 2011-09-07 インターナショナル・ビジネス・マシーンズ・コーポレーション コンピュータ用アプリケーション・プログラムの作成システム、方法、及びプログラム
US7977568B2 (en) 2007-01-11 2011-07-12 General Electric Company Multilayered film-nanowire composite, bifacial, and tandem solar cells
US8330090B2 (en) 2007-05-07 2012-12-11 Nxp, B.V. Photosensitive device and method of manufacturing a photosensitive device using nanowire diodes
US20080315430A1 (en) 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
KR20100064360A (ko) 2007-07-19 2010-06-14 캘리포니아 인스티튜트 오브 테크놀로지 수직으로 정렬된 ｓｉ 와이어 어레이를 형성하기 위한 방법 및 구조
JP2010533985A (ja) 2007-07-19 2010-10-28 カリフォルニア インスティテュート オブ テクノロジー 半導体の規則配列構造
CN102067324A (zh) 2007-08-28 2011-05-18 加利福尼亚技术学院 聚合物嵌入式半导体棒阵列
KR101345432B1 (ko) 2007-12-13 2013-12-27 성균관대학교산학협력단 무촉매 단결정 실리콘 나노와이어의 제조방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326888A (ja) * 1997-03-21 1998-12-08 Sony Corp 細線を有する素子およびその製造方法
US20050167647A1 (en) * 2004-02-04 2005-08-04 Tsinghua University Thermal interface material and method for manufacturing same
US20060118791A1 (en) * 2004-03-12 2006-06-08 Hon Hai Precision Industry Co., Ltd. Thermal interface material and method for manufacturing same
JP2006128233A (ja) * 2004-10-27 2006-05-18 Hitachi Ltd 半導体材料および電界効果トランジスタとそれらの製造方法
JP2007091485A (ja) * 2005-09-26 2007-04-12 Sonac Kk カーボンファイバの製造方法、基板カートリッジおよび熱ｃｖｄ装置
JP2007126311A (ja) * 2005-11-01 2007-05-24 Sonac Kk カーボンファイバの製造方法および触媒基板
JP2009537339A (ja) * 2006-05-19 2009-10-29 マサチューセッツ・インスティテュート・オブ・テクノロジー ナノ構造強化された複合体およびナノ構造強化方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257601B2 (en) 2011-05-17 2016-02-09 Mcmaster University Light emitting diodes and substrates
JP2021009984A (ja) * 2019-06-28 2021-01-28 株式会社東芝 結晶成長方法及び半導体装置
JP7245467B2 (ja) 2019-06-28 2023-03-24 株式会社東芝 結晶成長方法及び半導体装置

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CN101796648B (zh) 2012-05-30
US8455333B2 (en) 2013-06-04
US7910461B2 (en) 2011-03-22

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