KR20100072220A - 중합체―임베드된 반도체 로드 어레이 - Google Patents

중합체―임베드된 반도체 로드 어레이 Download PDF

Info

Publication number
KR20100072220A
KR20100072220A KR1020107006753A KR20107006753A KR20100072220A KR 20100072220 A KR20100072220 A KR 20100072220A KR 1020107006753 A KR1020107006753 A KR 1020107006753A KR 20107006753 A KR20107006753 A KR 20107006753A KR 20100072220 A KR20100072220 A KR 20100072220A
Authority
KR
South Korea
Prior art keywords
semiconductor structures
binder material
substrate
layer
semiconductor
Prior art date
Application number
KR1020107006753A
Other languages
English (en)
Inventor
나단 에스. 르위스
캐서린 이. 플래스
조슈아 엠. 스펄젼
해리 에이. 어트워터
Original Assignee
캘리포니아 인스티튜트 오브 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캘리포니아 인스티튜트 오브 테크놀로지 filed Critical 캘리포니아 인스티튜트 오브 테크놀로지
Publication of KR20100072220A publication Critical patent/KR20100072220A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/0256—Selenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02562—Tellurides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02653—Vapour-liquid-solid growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/962—Quantum dots and lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Photovoltaic Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명은 반도체 구조들의 규칙성 및 배향성을 유지하는 바인더 물질에 임베드되고 규칙적인 반도체 구조들로 이루어진 구조를 제공한다. 상기 구조의 형성방법은, 기판상에 상기 반도체 구조들을 형성하는 단계, 상기 기판상으로 바인더 물질을 캐스팅하여 상기 바인더 물질에 상기 반도체 구조들을 임베드하는 단계, 및 상기 기판에서 상기 기판으로부터 상기 바인더 물질을 분리시키는 단계를 포함한다. 이러한 방법은 상기 분리된 바인더 물질에 고도로 규칙적인 반도체 구조들의 배향성 및 규칙성을 유지하기 위해 제공한다.

Description

중합체―임베드된 반도체 로드 어레이{POLYMER―EMBEDDED SEMICONDUCTOR ROD ARRAYS}
본 명세서는 반도체 로드 어레이에 관한 것이다. 더 상세하게는, 본 명세서는 반도체 로드 어레이를 포함하는 구조 및 상기 구조를 제작하는 방법을 설명한다.
본 출원은 하기의 동시계속 출원중이며 동일 출원인에 의한 미국 특허 출원에 관한 것으로서, 그의 이익을 주장한다: "중합체 임베드된(polymer-embedded) 반도체 로드 어레이"라는 제목의 미국 특허 출원 제60/966,432호(2007.08.28.자 출원) 및 "실리콘 로드 어레이의 재성장"이라는 제목의 미국 특허 출원 제61/127,437호(2008.05.13.자 출원); 상기 출원 모두의 전체 내용이 본 명세서에서 참고로 인용된다.
연방 지원 연구 또는 개발에 관한 성명:
미국 정부는 미국 에너지부(DOE)가 부여한 과제 번호 DE-FG02-03ER 15483/T-103465에 따라 본 발명에 대해 특정 권리를 갖는다.
반도체 로드 어레이(semiconductor rod array)는 태양 전지 구조(solar cell architecture) 및 다른 센싱(sensing) 및 전자 장치에 사용될 수 있는 구조이다. 상기 반도체 로드 어레이는 단결정 웨이퍼와 같은 기판으로부터 성장한 균일하거나 거의 균일한 어레이를 포함할 수 있다. 그러나, 기판에 반도체 로드 어레이를 부착하게 되면 어레이의 기능성에 영향을 미칠 수 있다. 그러므로, 일부 적용에서는 로드들의 완결성(integrity) 및 어레이의 규칙성(ordering)을 유지하면서 기판으로부터 로드 어레이를 분리하는 것은 바람직하다고 할 수 있다.
중합체에 나노스케일의 무기 종(inorganic species)을 임베딩하는 것은 탄소 나노튜브 Cds 나노입자, Mo 나노와이어(nanowire) 및 ZnO 나노로드(nanorod)에 대하여 수행되어 왔다. 그러나, 업계에 공지된 방법들은 결정성 및 광범위한 규칙성(long range order)을 유연성과 결합시키는 능력에 제한될 수 있다. 또한, 상기 방법들은 마이크로스케일(microscale) 장치에서 무기 나노스케일 또는 마이크로스케일 와이어들의 규칙적이고 배향된 어레이를 부과, 생성 및 유지할 수 없다.
현재, 단결정 무기 반도체는 최고 효율의 태양 전지를 가능하게 하지만, 그 강성률(rigidity)로 인하여 롤-투-롤(roll-to-roll) 제작 및/또는 설치를 위한 유연한 형태의 적용과 같은 값싼 공정 계획으로의 사용을 불가능하게 한다. 무기 반도체의 비정질 및 다결정 필름은 스테인레스 스틸(stainless steel) 또는 중합체 기판의 시트(sheet), 단결정보다 상당히 저하된 태양 에너지 변환 효율을 나타내는 무질서한 흡수 물질로부터 처리된 태양 전지와 같은 유연한 기판상에서 성장될 수 있다. 유기 및 하이브리드(hybrid) 유기/무기 태양 전지는 유연성 및 가공성을 제공하지만, 장기간의 조명하에서 유기 광-흡수 및/또는 전하-전도 물질의 불안정성을 겪게 된다.
상기와 같은 문제를 해결하기 위해, 본 발명은 반도체 로드 어레이를 포함하는 구조 및 상기 구조를 제작하는 방법을 제공한다.
본 발명에 따른 구조는, 바인더 물질층; 및 이격된 반도체 구조들의 규칙적인 어레이를 포함하고, 상기 반도체 구조들 각각은 길이 치수(length dimension)를 갖고, 상기 반도체 구조들은 상기 바인더 물질층 내에서 각각의 반도체 구조의 길이 치수 중 적어도 일 부분을 따라 일정하게 구속되어 있는(conformally constrained) 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 구조들을 제작하는 방법은, 기판상에 규칙적이고 배향된 반도체 구조들을 성장시키는 단계; 상기 기판의 상부면 상에 필름층(film layer)을 증착하는 단계(상기 필름층은 바인더 물질을 포함하고 상기 바인더 물질은 상기 기판에서 그리고 상기 기판 위에서 하나 이상의 상기 반도체 구조들을 캡슐화함(encapsulate)); 및 상기 필름층이 상기 기판의 상부면과 접촉하는 위치에서 또는 위치 근처에서 상기 기판으로부터 상기 필름층을 분리하는 단계를 포함하며, 하나 이상의 상기 반도체 구조들의 규칙성 및 배향성이 상기 필름층 내에서 유지되는 것을 특징으로 한다.
본 발명은 반도체 구조들의 규칙성 및 배향성을 유지하는 바인더 물질에 임베드되고 규칙적인 반도체 구조들로 이루어진 구조를 제공한다.
따라서, 본 발명은, 실시예들에 따른 반도체 구조에 의하여 제공된 연결성 및 구조적 유연성을 이용하여 매우 복잡한 전자 장치들을 제작할 수 있다.
도 1a 내지 1i는 기판으로부터 반도체 로드 어레이들의 성장방법을 도시한다.
도 2는 도 1a 내지 1i에 도시된 방법을 사용하여 제작되는 수직으로 배열된 Si 와이어 어레이의 단면 주사 전자 현미경(SEM) 이미지를 도시한다.
도 3a 내지 3c는 임베드된 로드 어레이들의 제작방법을 도시한다.
도 4는 도 3a 내지 3c에서 도시된 방법에 따라 제작되는 임베드된 로드 어레이들을 갖는 바인더 물질의 단면 SEM 이미지를 도시한다.
도 5a 내지 5c는 임베드된 로드 어레이들의 다른 제작방법을 도시한다.
도 6a 및 6b는 도 5a 내지 5c에 도시된 방법에 따라 제작되는 임베드된 로드 어레이들을 갖는 바인더 물질의 SEM 이미지들을 도시한다.
도 7은 임베드된 로드 어레이들을 갖는 휘어진 바인더 물질의 단면 SEM 이미지를 도시한다.
도 8은 바인더 물질의 제거 이후 기판의 SEM 이미지를 도시한다.
도 9는 임베드된 로드 어레이들을 포함하는 바인더 물질층을 통해 전달되는 광학적 회절 패턴이 생성된 빛을 도시한다.
도 10a는 임베드된 Si 와이어 어레이들을 갖는 바인더 물질층들과 초크랄스키(Czochralski: CZ)-성장 Si(111) 웨이퍼를 비교한 2θ x-선 회절 데이터를 나타낸다.
도 10b는 상기 CZ Si(111) 웨이퍼의 로킹 커브(rocking curve)와 비교한 임베드된 로드 어레이들을 갖는 바인더 물질층의 (111) 로킹 커브를 도시한다.
도 10c는 Si 격자 중 6개의 축퇴 반사(degenerative reflection)를 도시하는 파이 스캔(phi scan)이다.
도 11은 임베드된 로드 어레이들을 사용하여 제작된 금(Au) 촉매-현탁된 Si 와이어 어레이 쇼트키 다이오드(Schottky diode)의 J-V 특성을 도시한다.
도 12a 내지 12f는 AAO 막을 템플릿(template)으로 사용한 나노로드의 제작을 도시한다.
도 13은 상기 AAO 템플릿을 제거한 후 Cd(Se, Te) 나노로드 어레이의 단면 SEM 이미지를 도시한다.
도 14는 나노로드 어레이 전극의 상부 SEM 이미지를 도시한다.
도 15a 내지 15g는 에칭 공정을 이용하여 제작된 필라(pillar)의 SEM 이미지들을 도시한다.
본 발명은 구조의 완결성 및 규칙성을 유지하면서 기판으로부터 반도체 구조를 제거하여 수득되는 반도체 구조의 규칙적인 어레이들로 이루어진 구조를 설명한다. 또한, 본 발명은 상기 구조를 수득하는 방법을 설명하고, 상기 방법은 상기 구조상에 중합체 또는 다른 결합상(binder phase)을 캐스팅(casting)한 후에, 상기 중합체/바인더 필름 또는 이러한 가공성 필름 물질의 층들이 임베드된 로드와 함께 제거되는 것을 포함할 수 있다.
본 발명의 일 실시예는, 바인더 물질층; 및 이격된 반도체 구조들의 규칙적인 어레이를 포함하는 구조로서, 상기 반도체 구조들 중 각각은 길이 치수(length dimension)를 갖고, 상기 반도체 구조들은 상기 바인더 물질층 내에서 각각의 반도체 구조의 길이 치수 중 적어도 일 부분을 따라 일정하게 구속되어 있는(conformally constrained) 구조이다.
본 발명의 다른 실시예는, 기판상에 규칙적이고 배향된 반도체 구조들을 성장시키는 단계; 상기 기판상에 필름층을 증착하는 단계(상기 필름층은 바인더 물질을 포함하고 상기 바인더 물질은 상기 기판에서 그리고 상기 기판 위에서 하나 이상의 상기 반도체 구조들을 캡슐화함(encapsulate)); 및 상기 필름층이 상기 기판의 상부면과 접촉하는 위치에서 또는 위치 근처에서 상기 기판으로부터 상기 필름층을 분리하는 단계를 포함하며, 하나 이상의 상기 반도체 구조들의 규칙성 및 배향성이 상기 필름층 내에서 유지되는 반도체 구조들을 제작하는 방법이다.
본 발명의 또 다른 실시예는, 기판의 적어도 일 부분상에 하나 이상의 로드 어레이들을 형성하는 단계(상기 로드 어레이들에 있는 개별 로드들 각각이 상기 기판에 인접하게 배치된 제 1의 말단 및 상기 기판에 이격되어 배치된 제 2의 말단을 가짐); 상기 기판상에 바인더 물질을 증착하는 단계(상기 바인더 물질은 상기 개별 로드들 사이의 갭(gap)을 일정하게 충진하고 상기 바인더 물질은 상기 기판에 인접한 하부면과 상부면을 갖는 필름층을 형성함); 상기 필름층 내에서 임베드된 상기 로드 어레이들을 갖는 고체층으로 상기 필름층을 형성하는 단계; 및 상기 필름층의 하부면에서 또는 상기 필름층의 하부면 근처에서, 상기 기판으로부터 상기 필름층 및 복수의 상기 개별 로드들을 분리하는 단계를 포함하는 반도체 구조들을 제작하는 방법이다.
상기에서 간략하게 기술된 예시적인 실시예들 또는 하기에 더 상세히 기술되는 실시예들의 설명에 의하여 어떠한 제한도 의도되지 않는다.
본 상세한 설명 내에서, "와이어(wire)", "로드(rod)", "위스커(whisker)" 및 "필라(pillar)"라는 용어 및 다른 유사한 용어는 달리 지시하지 않으면 동의어로 사용될 수 있다. 일반적으로, 상기 용어들은 길이와 폭을 갖는 연장된 구조를 가리키며, 상기 길이는 상기 구조의 최장축으로 정의되고 상기 폭은 상기 구조의 최장축에 일반적으로 수직한 축으로 정의된다. '종횡비(aspect ratio)'라는 용어는 구조의 폭에 대한 구조의 길이의 비율을 가리킨다. 따라서, 연장된(elongate) 구조들의 종횡비들은 1을 초과할 것이다. "볼(ball)", "구상체(spheroid)", "블롭(blob)"이라는 용어들과 다른 유사한 용어들은 달리 지시하지 않으면 동의어로 사용될 수 있다. 일반적으로, 상기 용어들은 상기 구조의 최장축으로 정의되는 폭과 상기 폭에 일반적으로 수직인 축으로 정의되는 길이를 갖는 구조들을 가리킨다. 따라서, 상기 구조의 종횡비는 일반적으로 1 이하일 것이다. 또한, 와이어, 로드, 위스커, 필라 등에 대하여 "수직인"이라는 용어는 일반적으로 수평으로부터 약간 올라간 길이 방향을 갖는 구조들을 가리킨다. "수직 배열(vertical alignment)"이라는 용어는 일반적으로 수평으로부터 올라간 구조, 또는 구조들의 배열 또는 배향성을 가리킨다. 상기 구조 또는 구조들은 수직 배열을 갖는 것으로 간주되는 수평에 완전히 수직일 필요는 없다. "어레이(array)"라는 용어는 일반적으로 달리 지시하지 않으면 소정의 범위 내에서 분포되고 이격된 다수개의 구조들을 가리킨다. 어레이 내부의 구조들은 동일한 배향성을 가질 필요는 없다. "수직으로 배열된 어레이(vertically aligned array)" 또는 "수직으로 배향된 어레이(vertically oriented array)"라는 용어들은 일반적으로 구조들의 어레이들로서, 상기 구조들은 수평 배향성으로부터 올라간 배향성에서 최대 수평 배향성에 완전히 수직인 배향성을 가지지만, 상기 어레이 내의 구조들은 수평에 대하여 모두 동일한 배향성을 갖거나 갖지 않을 수 있는 구조들의 어레이들을 가리킨다. "규칙적인(ordered)"이라는 용어는 일반적으로 구성요소들이 서로 명확한 공간 관계를 갖는, 특정하거나 기결정된 패턴으로 구성요소들이 배치된 것을 가리킨다. 따라서, "규칙적인 어레이(ordered array)"라는 용어는 일반적으로 서로에 대하여 명확한, 특정한 또는 기결정된 공간적 관계를 갖는, 소정의 범위 내에서 분산된 구조들을 가리킨다. 예를 들면, 규칙적인 어레이 내의 공간적 관계는 상기 구조들이 일반적으로 동일한 거리에 의하여 서로 이격되는 구조일 수 있다. 다른 규칙적인 어레이들은 변하지만 특정되거나 기결정된 간격(spacing)을 사용할 수 있다.
본 상세한 설명 내에서, "반도체"라는 용어는 일반적으로 달리 지시하지 않으면 반도체적 특성을 갖는 물질들을 포함하는 원소들, 구조들 또는 장치들 등을 가리키는데 사용된다. 상기 물질들은 주기율표의 IV 족 원소들; 주기율표의 IV 족 원소들을 포함하는 물질들; 주기율표의 III 족 및 V 족 원소들을 포함하는 물질들; 주기율표의 II 족 및 VI 족 원소들을 포함하는 물질들; 주기율표의 I 족 및 VII 족 원소들을 포함하는 물질들; 주기율표의 IV 족 및 VI 족 원소들을 포함하는 물질들; 주기율표의 V 족 및 VI 족 원소들을 포함하는 물질들; 및 주기율표의 II 족 및 V 족 원소들을 포함하는 물질들을 포함하지만, 여기에 한정되지 않는다. 반도체적 특성을 갖는 다른 물질들은 층상 반도체들; 금속 합금들; 기타 산화물들; 일부 유기 물질들, 및 일부 자성 물질들을 포함할 수 있다. "반도체 구조(semiconductor structure)"라는 용어는 적어도 일부가 반도체 물질로 이루어진 구조를 가리킨다. 반도체 구조는 도핑되거나 도핑되지 않은 물질 중 어느 하나를 포함할 수 있다.
반도체 로드 어레이들은 태양 전지 구조들과 다른 센싱 및 전자 장치들의 개발에 있어서 유망한 물질들이다. 그러나, 상기에서 논의된 바와 같이 상기 반도체 로드 어레이들은 통상적으로 기판으로부터 제작되며, 이로 인해 상기 로드 어레이들은 상기 기판과 접촉되어 있다. 본 발명의 실시예들은 상기 로드들이 제작된 이후에 상기 로드들을 휘어질 수 있는 가공가능한 형태로 제거할 수 있다. 본 발명의 실시예들에 따르면, 중합체 필름 또는 다른 결합상 필름이 상기 어레이들 상에 캐스팅된 후, 상기 중합체/바인더 필름 또는 이러한 가공가능한 필름 물질의 층들이 상기 임베드된 로드들과 함께 제거된다. 그러므로, 본 발명의 실시예들은 상기 로드들 또는 구조들의 완결성 및 상기 어레이의 규칙성을 유지하면서 기판으로부터 로드들 또는 다른 반도체 구조들의 어레이들의 제거를 제공한다. 상기 임베드된 로드 어레이들은 상기 로드들의 특성화를 가능하게 하고 다양한 장치 구조들을 개별 로드들과의 하부 및 상부 접촉들을 변경시킬 수 있다.
하기에 논의되는 바와 같이, 본 발명의 실시예들은 광전지 적용에 사용될 수 있다. 그와 같이, 상기 반도체 구조들은 바람직하게는 효과적인 태양 에너지 흡수 및 상기 에너지의 전기 에너지로의 변환 특성을 갖는 반도체 물질을 포함한다. 상기 물질은 단결정 실리콘 또는 다결정 실리콘 중 어느 하나인, 도핑되거나 도핑되지 않은 결정질 실리콘을 포함할 수 있다. 또한, 상기 반도체 물질은 비정질 실리콘, 마이크로몰퍼스(micromorphous) 실리콘, 프로토결정(protocrystalline) 실리콘 또는 나노결정(nanocrystalline) 실리콘일 수 있다. 또한, 상기 반도체 물질은 카드뮴 텔루라이드(cadmium telluride); 구리-인듐 셀레나이드(copper-indium selenide), 구리 인듐 갈륨 셀레나이드(copper indium gallium selenide), 갈륨 아세나이드(gallium arsenide), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide), 카드뮴 셀레나이드(cadmium selenide), 인듐 포스파이드(indium phosphide), 또는 Si:H 합금 또는 주기율표에서 I 족, III 족 및 VI 족의 다른 원소들의 조합; 또는 다른 무기 원소들 또는 바람직한 태양 에너지 변환 성질을 갖는다고 업계에 공지된 원소들의 조합일 수 있다. 다른 적용들에서, 태양 에너지 변환에 특히 적합한 반도체 물질의 사용은 중요하지 않을 수 있다. 그러므로, 다른 실시예들은 반도체 구조들의 원하는 규칙적인 어레이들을 형성하는 데에 적합한 반도체 물질을 포함할 수 있다.
또한, 본 발명의 실시예들은 상기 반도체 로드들의 성질이 상기 기판의 성질으로부터 분리하여 측정될 수 있도록 제공한다. 즉, 상기 그대로 성장한(as-grown) 반도체 로드들이 상기 기판에 부착되는 것을 감안하면, 상기 로드들의 광학적 성질의 측정이 상기 기판의 성질과 뒤얽히는 반면에, 중합체 또는 지지 필름(supporting film)에서 상기 광학적 성질은 상기 로드들의 성질에 의하여 좌우된다. 본 발명의 실시예들은 태양 전지와 같은 장치들, 기판으로부터 성장되고 중합체, 또는 광학적으로 다른 물질에서 구조적인 규칙성을 갖도록 배열된 광-흡수 또는 광-지향 물질들의 주기적인 구조들의 광학적 성질을 이용하는 광양자 물질들인 필름계 물질로 이동되는 전자 장치들, 센서들 및 유사한 화학적, 광학적 및 전자 장치들 및 구조들에 특히 유용한 구조들을 제공할 수 있다.
일부 적용은 성장 공정 비용을 증가시키는 비용이 많이 드는 단결정 웨이퍼를 사용한 로드들을 성장시키는 것을 요구할 수 있다. 또한, 본 발명의 실시예들은 기판 물질의 재사용을 가능하게 할 수 있다. 그와 같이, 상기 로드들을 제거하고 상기 기판을 재사용함으로써, 본 발명의 실시예들에 의하여 제공되는 상기 구조들을 더 비용 효과적으로 만들 수 있다.
지시된 바와 같이, 반도체 구조들은 기판상에 제작될 수 있다. 상기 반도체 구조들은 도 1a 내지 1i를 참조하여 하기에 설명된 바와 같이 기상-액상-고상 (VLS) 성장 공정과 같은 상향식(bottom-up) 공정들을 이용하여 제작될 수 있다. 반도체 구조들의 상향식 제작에 대한 다른 기법들이 이용될 수 있으며 하기에 간략히 논의된다. 또한, 상기 반도체 구조들은 업계에 공지되어 있으며 하기에 간략히 논의된 포토리소그래피 및 에칭 공정들과 같은 하향식(top-down) 공정들을 이용하여 형성될 수 있다. 그러므로, 본 발명의 실시예들은 본 명세서에 개시되거나 설명된 상기 반도체 로드 어레이 제작 기법들에 한정되지 않는다.
로드 어레이들과 같은 반도체 구조들의 형성방법이 지금 기술된다. Si<111> 웨이퍼는 상기 와이어 어레이들이 성장되는 물질로서 사용될 수 있다. 상기 웨이퍼의 전부 또는 부분들이 도핑될 수 있다. 예를 들면, 축퇴 도핑된(degenerately doped) N-형 Si 웨이퍼가 사용될 수 있다. 도 1a에 도시된 바와 같이, 표면 산화층(20)은 상기 웨이퍼(10)상에 열적으로 성장된다. 상기 표면 산화층은 285 ㎚, 300 ㎚ 두께 또는 다른 두께들로 성장될 수 있다. 또한, 상기 산화층(20)은 화학적 기상 증착법(CVD) 또는 업계에 공지된 다른 방법들을 통하여 증착될 수 있다.
도 1b에 도시된 바와 같이, 포토레지스트층(30)이 도포된다. 상기 포토레지스트층은 MicroChem 사(미국 메사추세츠주 Newton에 위치함)의 S1813 포토레지스트 또는 다른 포토레지스트 물질을 포함할 수 있다. 이후 상기 포토레지스트층(30)은 원하는 어레이 패턴에 노광되고 현상제로 현상시켜 도 1c에 도시된 바와 같이 상기 레지스트층(30)에 원하는 홀(35) 패턴을 형성한다. 상기 현상제는 MF-319 또는 업계에 공지된 다른 현상제들을 포함할 수 있다. 이후 상기 패턴된 레지스트층(30)은 도 1d에 도시된 바와 같이 상기 Si 웨이퍼(10) 상에서 산화층(20)을 에칭하는데 사용된다. 상기 산화층의 에칭은 Transene Company 사(미국 메사추세츠주 Danvers에 위치함)의 완충된 HF(9% HF, 32% NH4F)와 같은 불화수소산(hydrofluoric acid) 조성물을 사용하여 수행될 수 있다. 또한, 업계에 공지된 다른 에칭 기법들은 상기 산화층(20)을 에칭하는데 사용될 수 있다. 상기 에칭의 결과는 도 1d에 도시된 바와 같이 상기 산화층의 홀(37) 패턴일 것이다.
이후, 성장 촉매(50)가 열적으로 증발되어 도 1e에 도시된 바와 같이 상기 레지스트층(30) 상에 그리고 상기 산화층(20)의 홀(37)들 속으로 들어간다. 예를 들면, 500 ㎚의 금이 열적으로 증발되어 상기 레지스트층(30)상 및 상기 홀(37)들 속으로 들어간다. 또한, 다른 촉매들이 사용될 수 있으며 다른 촉매 증착 기법들도 사용될 수 있다. 이후 상기 포토레지스트층의 리프트-오프(lift-off)가 수행되어, 도 1f에 도시된 바와 같이 상기 산화층(20)의 산화물에 의하여 분리된 촉매 고립체(57)를 남겨놓게 된다.
이후, 상기 패턴된 산화층(20) 및 상기 증착된 촉매를 갖는 웨이퍼(10)는 어닐링(annealing)될 수 있다. 바람직하게는, 상기 어닐링은 1000 sccm(여기서, SCCM은 표준 온도 압력(STP)에서 분당 세제곱 센티미터를 나타냄)의 유속으로 H2의 1 기압을 적용하여 900℃ 내지 1000℃의 온도 또는 약 1050℃에서 20분 동안 관상로(tube furnace)에서 수행된다. 이후, 상기 웨이퍼(10) 상에 와이어들이 성장하게 된다. 도 1g는 성장 가스를 사용하여 와이어 어레이 내에서 와이어들(40)의 성장을 도시한다. 바람직하게는, 상기 와이어들(40)은 850℃ 내지 1100℃의 온도에서 20 내지 30분 동안 또는 다른 성장 시간, 압력 또는 유속으로 성장될 수 있다.
상기 와이어들(40)의 성장 이후에, 상기 산화층(20) 또는 그 일부분은 도 1h에 도시된 바와 같이 제거될 수 있다. 상기 산화층(20)은 10% HF(aq)에서 10초 동안 상기 웨이퍼(10)를 에칭하여 제거할 수 있거나 업계에 공지된 다른 방법들을 이용하여 상기 산화층을 제거할 수 있다. 도 1h에 도시된 바와 같이, 촉매 입자들(51)은 생성된 와이어 어레이의 기능성에 영향을 줄 수 있는 성장된 각각의 와이어(40)의 상부에 잔류할 수 있다. 그러므로, 상기 촉매 입자들을 제거하는 것이 유리할 수 있다. 예를 들면, 상기 촉매가 Au를 포함하면, 금 입자들은 I-/I3 -를 함유하는 Transene Company 사의 TFA 용액에 상기 웨이퍼(10)를 10분 동안 침지시켜 제거될 수 있다. 또한, 업계에 공지된 다른 방법들은 촉매 입자들을 제거하는데 이용될 수 있다. 도 1i는 상기 촉매 입자들(51)이 제거된 와이어들(40)을 도시한다.
상기에서 기술되고 도 1a 내지 1i로 도시된 방법을 이용하면, 7 ㎛의 센터 간의 피치(center-to-center pitch)를 갖는 기판상에서 이격되고, 직경이 1.5 내지 2.0 ㎛이며 70 ㎛보다 더 길 수 있는 규칙적이고 수직으로 배향된 결정질 Si 와이어들을 제공하게 된다. 그러나, 지시된 바와 같이, 상기에서 설명되고 도 1a 내지 1i에 도시된 것과는 다른 방법들이 반도체 로드 어레이들을 제작하는데 이용될 수 있다. 도 2는 상기에서 설명된 방법을 이용하고 Ni 촉매를 사용하여 성장된 균일한 길이와 직경을 갖는 완전히 규칙적이고 수직으로 배열된 Si 와이어 어레이의 단면 주사 전자 현미경(SEM) 이미지를 도시한다. 상기 촉매 입자는 상기 와이어들의 상부에 머물러 있었다. 도 2에 도시된 삽입도는 동일한 구조의 45°각도의 SEM 이미지를 제공한다.
지시된 바와 같이, 기판으로부터 반도체 구조들을 성장시키는 것이 아닌 다른 방법들도 이용하여, 본 발명의 실시예들에 사용되는 기판으로부터 제거하는 데에 적합한 반도체 구조들을 제공할 수 있다. 도 12a 내지 12f는 AAO 막을 템플릿으로 사용하는 나노로드들의 제작을 도시한다. 도 12a는 AAO 막(501)을 도시한다. 나노로드 어레이 전극들은 시판중인 60 ㎛ 두께이고 200 ㎚ 기공(pore) 직경인 AAO 막(Whatman Scientific)을 템플릿으로 사용하여 제작될 수 있다. 도 12b는 상기 템플릿(501)의 일 면상에 얇은 CdSe 필름(503)의 스퍼터링을 도시한다. 상기 얇은 CdSe 필름(503)은 기공들의 하부를 덮도록 상기 AAO 막(501)의 일면 상에 증착된 CdSe(503)(RF 마그네트론 스퍼터를 이용한 Kurt J. Lesker Company의 99.995% 순도의 CdSe 스퍼터 타겟)의 300 ㎚ 두께의 층을 포함할 수 있다. 도 12c는 상기 CdSe 층(503)의 배면상으로 Ti 오믹(ohmic) 배면 접촉층(505)의 스퍼터링을 도시한다. 상기 Ti 오믹 배면 접촉층(505)은 상기 CdSe 층(503)의 배면상으로 1.5 ㎛의 Ti(Kurt J. Lesker Company의 99.995% 순도의 Ti 스퍼터 타겟)를 스퍼터링하여 제작될 수 있다. 이후 상기 AAO 템플릿(501)의 다른 면은 후속 단계들에서 금속이 상기 기공들의 바닥상으로 증착되는 것을 방지하기 위하여 마운팅 왁스(mounting wax)의 층(미도시)으로 덮혀졌다. 이후 상기 템플릿은 상기 막의 가장자리(edge) 주위로 구리 와이어를 부착시키고 전도성 Ag 도료를 도포하여 작업 전극으로 제작하였다. 상기 와이어는 유리관 내에 넣어져 상기 와이어 접촉 부분은 에폭시(epoxy)로 봉인되었다.
상기 템플릿을 제거한 이후에 상기 나노로드 어레이에 기계적 안정성 및 지지성을 제공하기 위하여, 10 ㎛를 초과하는 Ni 금속이 상기 Ti의 배면상으로 전착되었다. 도 12d는 상기 Ti 층(505)상으로 상기 Ni 금속 기판(507)의 증착을 도시한다. 상기 Ni 기판(507)은 0.8 M 니켈(II)술폰산염(sulfamate)(Ni(SO3NH2)2) 및 0.6 M 붕산(H3BO3)의 수용액으로부터 상온에서 교반하면서 정전류적으로(galvanostatically) 전착되었다. 본 공정에서, 25 mA ㎝-2의 전류 밀도가 상기 작업 전극 및 Pt 거즈(gauze) 상대전극 사이에서 1시간 동안 유지되었다. 이후, 상기 마운팅 왁스는 아세톤에서 수차례 세척하여 완전히 제거되었다. 이후, CdSe0.65Te0.35는 1 M H2SO4에서 0.2 M CdSO4, 20 mM SeO2 및 10 mM TeO2를 함유한 수용성 증착 수조(aqueous deposition bath)를 사용하여 상기 기공 속으로 전착되었다. 도 12e는 상기 AAO 템플릿(501)의 기공속으로 상기 CdSeTe(509)가 증착한 것을 도시한다. 또한, Triton X-100가 첨가되어(0.25%) 표면 장력을 감소시키고 상기 증착물의 품질을 개선시켰다. 상기 Pt 거즈 상대 전극에 더하여, 포화 칼로멜 전극(saturated calomel electrode, SCE) 기준이 상기 AAO 작업 전극과 함께 사용되었다. 상기 전착은 상온에서 교반하지 않고 5 내지 30분 동안 SCE에 대하여 -650 ㎷에서 정전위(potentiostatically)로 수행되었다.
상기 나노로드들의 성장 이후에, 상기 AAO 템플릿(501)는 상기 전극 어셈블리를 1 M NaOH( aq )에 20분 동안 침지하여 제거되었다. 도 12f는 상기 템플릿(501)의 제거 이후에 잔류하는 나노로드들(511)을 도시한다. 이후 상기 나노로드 어레이는 18 MΩ ㎝ 비저항 H2O에서 철저히 헹궈져서, 건조되고 상기 Cu 와이어로부터 탈착되었다. 이후, 상기 어레이는 소량의 퍼센트(~0.2%)의 O2를 함유하는 Ar 분위기에서 600℃에서 약 90분 동안 어닐링되었다. 이후, 상기 나노로드 어레이는 더 작은 시료(0.1 내지 0.3 ㎠)로 절단되었으며, 상기 시료들은 광전기화학 전지 측정에 사용될 전극으로 제작되었다. 도 13은 상기 AAO 템플릿의 제거 이후에 Cd(Se, Te) 나노로드 어레이의 단면 SEM 이미지를 도시한다. 상기 기판에서 콘트라스트(contrast)는 상기 Ti 오믹 배면 접촉으로부터 상기 스퍼터링된 CdSe 션트-방지층(shunt-preventing layer)으로의 전이(transition)을 나타낸다. 상기 Ni 지지층은 상기 전극이 절단(cut)되는 경우, 상기 Ni가 상기 시료의 가장자리에 있는 Ti로부터 분리되기 때문에 본 이미지에서는 육안으로 구별할 수 없다. EDS는 Cd: Se: Te의 원소 조성이 수 퍼센트 범위 내에서 3:2:1이었음을 나타내었다. 도 14는 상기 나노로드 어레이 전극들의 상부면 SEM 이미지를 도시한다.
반도체 구조의 또 다른 제작방법은, 필라들 또는 다른 반도체 구조들을 생성하기 위해 평면 기판을 에칭함으로써 수행될 수 있다. 상기 에칭된 필라들은 저온의 반응성 이온 에칭(RIE) 공정을 이용하여 제작될 수 있다. 상기 공정은 거의 액상의 질소 온도에서 수행될 수 있으며 아주 깊게 에칭된 구조를 생성할 수 있다. 상기 평면 기판은 포토레지스트를 마스킹 매질(masking medium)으로 사용하여 에칭될 수 있다. 도 15a 내지 15g는 에칭 공정을 이용하여 제작된 필라들의 SEM 이미지들을 도시한다. 상기 레지스트를 패턴하는 데에 사용된 포토마스크는 육방형의 조밀한 어레이에서 이격된 5, 10, 20 및 50 um 직경의 반점들의 어레이들을 포함하는 영역을 가져서, 필라의 동일한 전체 충진률(filling fraction)이 각각의 경우에 발생할 수 있게 하였다. 15a는 50 ㎛ 직경의 필라들의 어레이를 도시하며, 도 15b는 50 ㎛ 직경의 필라를 단독으로 도시한다. 도 15c는 20 ㎛ 직경의 필라들을 도시한다. 도 15d는 10 ㎛ 직경의 필라들을 도시하며, 도 15e는 상기 10 ㎛ 직경의 필라들의 측면도를 도시한다. 도 15f는 5 ㎛ 직경의 필라들을 도시하며, 도 15g는 5 ㎛ 직경의 필라들의 어레이 상부-하부 도면(top-down view)을 도시한다.
상기에서 다루어진 본 발명의 실시예들에의 사용에 적합한 반도체 구조들의 형성을 위한 3가지 예들은, 상기 구조들의 형성을 위해 이용될 수 있는 방법들을 완전히 규명한 것은 아니다. 당업자는 본 발명의 다양한 반도체 구조 제작 기법들이 본 발명의 실시예들에 따라 이용될 수 있음을 알 것이다. 바람직한 기법들은 하기에서 다루어질 바인더 물질로의 캡슐화에 적합한 반도체 구조들의 규칙적인 어레이들의 제작을 제공하는 기법들이다.
도 3a 내지 3c는 본 발명의 일 실시예에 따른 임베드된 로드 어레이들을 제공하는 방법을 도시한다. 도 3a는 기판(200)으로부터 돌출된 반도체 로드 어레이들(210)을 갖는 기판(200)을 도시한다. 상기 기판(200)은 다수의 층들을 포함할 수 있으며 하나 이상의 산화층(미도시)을 포함할 수 있다는 것을 주목하라. 도 3b는 상기 기판(200)의 상부면 위로 그리고 상기 반도체 로드 어레이들(210) 주위에 바인더 물질(220)을 도포한 것을 도시한다. 도 3c는 상기 임베드된 로드 어레이들(210)을 갖는 바인더 물질(220)이 상기 기판(200)으로부터 제거되는 경우에 수득되는 구조를 도시한다. 도 4는 상기 임베드된 로드 어레이들(210)을 갖는(본 예에서는 중합체 필름을 포함함) 바인더 물질(220)의 단면 SEM 이미지를 도시한다. 상기 기판(200)으로부터 제거되는 경우에, 상기 로드 어레이들은 상기 바인더 물질의하부면에서만 노출되었음을 주목하라. 상기 로드 어레이들의 개별 로드들 사이에 있는 갭을 일정하게 충진하는 것도 주목하라.
본 발명의 일 실시예에서, 상기 바인더 물질은 폴리디메틸실록산(polydimethylsiloxane: PDMS) 중합체를 포함할 수 있다. 상기 폴리디메틸실록산 중합체 베이스(base)는 Dow Corning 사의 Sylgard 184 PDMS 또는 다른 물질들을 포함할 수 있다. 상기 중합체 베이스 및 경화제는 10:1의 중량비(w/w)로 혼합되고 교반되었다. 경화되지 않은 중합체는 염화 메틸렌(1.0 g/2.0 ㎖)으로 희석되며 상기 반도체 로드 어레이들 상에 드롭-캐스팅(drop-casting)되어 바람직하게는 평평한 중합체 표면이 관찰된다. 이후, 이러한 어레이들은 상기 염화 메틸렌이 서서히 증발되도록 몇 시간 동안 방치된다. 13시간 내지 16시간 후에, 상기 PDMS는 여전히 점착성이 있으며, 120℃로 1.5시간 내지 2.0시간 동안 가열하여 경화된다. 냉각 이후에, 상기 PDMS 덧층(overlayer) 및 임베드된 로드들은 면도날로 상기 기판을 도려내는 것과 같이 절단 장치를 사용하여 상기 기판으로부터 제거된다. 이로 인해 생성된 중합체 필름은 표면상에서 관찰된 것과 동일한 규칙성으로 임베드된 반도체 로드 어레이들을 갖는다.
상기 기술된 방법으로 투명하고 기계 화학적으로 강한 PDMS 필름에 결정질 Si 와이어들의 유연하고 중합체-지지된 어레이들을 생성할 수 있다. 1 ㎠를 초과하는 면적을 갖는 반도체 로드 어레이들은 임베드되어 단일 중합체 필름에서 제거될 수 있다. 상기 로드-임베드된 필름의 면적은 최초 어레이들의 크기에 의해서만 제한될 수도 있고, 순차적으로 상기 로드 어레이들을 성장시키는데 사용되는 화로(furnace)의 직경에 의하여 제한될 수 있다. 도 4에 도시된 바와 같이, 상기 수득된 PDMS/로드 어레이 복합체 필름(composite film)은 상기 와이어들과 상기 PDMS 사이에 밀접한 접촉이 이루어지게 한다. 또한, 도 4의 SEM 이미지는 상기 기판으로부터 제거된 이후에도 상기 로드 어레이들의 구조적인 강인함을 증명한다.
언급된 바와 같이, 상기에서 설명된 실시예는 상기 반도체 어레이들의 하부 말단들(상기 기판에 이전에 연결되었던 말단들)과 전기적 접촉을 제공할 수 있지만, 상기 로드 어레이들의 상부 말단들은 상기 중합체에 의하여 덮혀져서 상기 말단들과의 전기적 접촉을 더욱 곤란하게 할 것이다. 다른 일 실시예에서, 더 얇은 바인더 물질층이 상기 기판에 그리고 상기 반도체 로드 어레이들 주위에 도포된다. 도 5a 내지 5c는 본 실시예를 도시한다.
도 5a는 기판(200)으로부터 돌출된 반도체 로드 어레이들(210)을 갖는 기판(200)을 도시한다. 상기 기판은 다수의 층들을 포함할 수 있으며, 또한 하나 이상의 산화층들(미도시)을 포함할 수 있음을 다시 주목하라. 도 5b는 상기 기판(200)의 상부면에 그리고 상기 반도체 로드 어레이들(210) 주위로 상기 로드 어레이드의 높이보다 낮은 두께의 바인더 물질층이 도포된 것을 도시한다. 도 5c는, 상기 바인더 물질(225)로부터 돌출된 임베드된 로드 어레이들(210)을 갖는 상기 바인더 물질(225)이 상기 기판(200)으로부터 제거되는 경우에, 수득되는 구조를 도시한다. 도 4는 상기 임베드된 로드 어레이들(210)을 갖는(본 예에서는 중합체 필름을 포함함) 바인더 물질(220)의 단면 SEM 이미지를 도시한다. 상기 기판(200)으로부터 제거되는 경우에, 상기 로드 어레이들은 상기 바인더 물질의 하부에서만 노출되었다는 것을 주목하라. 또한, 상기 로드 어레이들의 개별 로드들 사이에 있는 갭을 일정하게 충진하는 것도 주목하라.
상술한 다른 일 실시예에서, 스핀 캐스팅(spin casting)을 이용하여 상기 바인더 물질을 도포할 수 있다. 예를 들면, 상술한 중합체 베이스 및 경화제 혼합물은 바람직한 희석비가 상기 중합체 및 경화제 혼합물:헥사메틸시클로트리실록산(hexamethylcyclotrisiloxane)=1:4일 수 있는 헥사메틸시클로트리실록산 용액(Alfa Aesar, 97%, 염화 메틸렌에 거의 포화됨)으로 희석될 수 있다. 더 얇은 필름을 생성하기 위하여, 낮은 비등점의 실록산이 상기 중합체/로드 어레이 복합체를 형성하는 데에 사용되는 PDMS 용액에 첨가되었다. 이후, 상기 희석된 혼합물은 1000 rpm에서 2분 동안 상기 로드 어레이들 상에 스핀-캐스팅된다. 스핀-코팅 이후에, 염화 메틸렌은 급속히 증발하며, 상기 시료들은 150℃에서 0.5시간 동안 경화된다. 상기 낮은 비등점의 실록산은, 상기 경화 단계 동안에 상당히 증발하여 상기 와이어들 중 50%를 초과하는 와이어들이 노출되어 20 ㎛ 두께의 중합체 필름을 생성하게 된다. 경화 및 냉각 이후에, 상기 PDMS 덧층 및 임베드된 로드들은 절단 장치를 사용하여 상기 기판으로부터 다시 제거된다.
상술된 다른 실시예는 상기 로드 어레이들의 양쪽 면들이 노출되는 구조를 제공할 수 있다. 상기 어레이 패턴이 유지되는 동안 바인더 물질층으로부터 나타나는 로드 어레이 길이의 상당 비율(50% 초과)을 갖는 더 얇은 바인더 물질층의 단면 SEM 이미지를 도시하는 도 6a를 참조. 도 6b는 상기 바인더 물질층으로부터 돌출하는 상기 로드 어레이들을 갖는 구조의 45°SEM 이미지를 도시한다. 상기 구조는 상부부터 하부까지 전기적 전도성일 수 있지만, 측면으로는 측정 불가능하게 높은 저항을 보이는데, 이는 상기 로드 어레이의 개별 로드들이 상기 바인더 물질층에서 서로 전기적으로 분리되어 있음을 나타내는 것이다.
임베드된 로드 어레이들을 갖는 바인더 물질층들은 가공성이 용이함을 나타내는 몇 가지 성질들을 보여준다. 바로 제거된 층(또는 필름)은 유연성이 높아 휘어질 수 있다. 예를 들면, 임베드된 로드들을 갖는 바인더 물질층의 휘어진 부분의 단면 SEM 이미지를 도시하는 도 7을 참조하라. 또한, 상기 층은 상기 임베드된 로드 어레이들에 손상을 주지 않으면서 수 밀리미터 정도로 작은 직경들을 갖는 원통들로 둥글게 말려지는 능력을 가질 수 있다. 말려 올라간 층(curling layer) 상의 SEM 이미지들을 검사해보면, 상기 와이어들이 도 7에 도시된 바와 같이 상기 PDMS가 움직이는 동안에 손상되거나 이동되지 않는다는 것을 드러내고 있다.
기판으로부터 로드 어레이들을 제거한 이후에, 상기 기판의 통상적인 부분을 촬영한 SEM 이미지는 상기 로드 어레이들이 상기 기판의 표면에서 또는 주위에서 단절되어 있음을 도시한다. 도 8은 임베드된 로드들을 갖는 바인더 물질을 제거한 이후에 기판의 SEM 이미지를 도시한다. 도 8의 원(801)은 상기 로드 어레이의 로드가 제거되어 있는, 상기 기판과 동일한 높이의 영역을 도시한다. 원(803)은 상기 로드가 절단되어 있는, 상기 로드의 저면에서 약간 위에 있는 평평한 상부면의 스터브(flat-topped stub)를 도시한다. 원(805)은 각이 있는 스터브를 도시한다. 어레이를 제거하여 깨끗하게 하는 것은 상기 기판 및/또는 상기 로드 어레이에서 상기 로드들의 패턴된 성장을 지시하도록 형성될 수 있는 패턴된 템플릿을 재사용하는데 최소한의 준비가 요구될 수 있음을 시사하는 것이다.
본 발명의 다른 실시예들은 반도체 구조들의 어레이를 바인더 물질층으로 이동시키는 다른 방법들을 이용할 수 있음을 주목하라. 상기 방법들은 바람직하게는 상기 반도체 구조들이 상기 바인더 물질층으로 이동되는 경우에 상기 반도체 구조들의 본래의 배향성 및 규칙성(즉, 최초 제작 공정을 통하여 달성되는 배향성 및 규칙성)을 유지하면서 상기 이동을 수행하여야 한다.
본 발명의 실시예들은 상술된 중합체들 이외의 바인더 물질층 또는 바인더 물질층들을 포함할 수 있다. 지시된 바와 같이, 바람직한 바인더 물질은 기판 또는 베이스 층상에서 반도체 구조들의 주위로 증착될 수 있으며, 상기 반도체 구조들의 적어도 일 부분의 주위로 일정하게 부착할 수 있는 물질을 포함한다. 지시된 바와 같이, 상기 반도체 구조들이 절단되거나 상기 반도체 또는 베이스 층으로부터 방출되어, 상기 바인더 물질이 바람직하게는 배출 공정 동안에 상기 반도체 구조들의 위치 및 배향성을 유지하기에 충분한 탄성을 제공하며 상기 바인더 물질층의 제거시에 상기 구조들을 지지하도록 한다. 상기 바인더 물질층은 하기의 물질(이에 제한되지 않음)을 포함하는 비전도성 유기 물질들을 포함할 수 있다: 폴리(디엔류)(poly(dienes)), 폴리(알켄류)(poly(alkenes)), 폴리(아크릴류)(poly(acrylics)), 폴리(메타크릴류)(poly(methacrylics), 폴리(비닐 에테르류)(poly(vinyl ethers)), 폴리(비닐 티오에테르류)(poly(vinyl thioethers)), 폴리(비닐 알코올류)(poly(vinyl alcohols)), 폴리(비닐 케톤류)(poly(vinyl ketones)), 폴리(비닐 할라이드류)(poly(vinyl halides)), 폴리(비닐 아질산염류)(poly(vinyl nitrites)), 폴리(비닐 에스테르류)(poly(vinyl esters)), 폴리(스티렌류)(poly(styrenes)), 폴리(아릴렌류)(poly(aryienes)) 등과 같은 주-사슬의 탄소 중합체들; 폴리(옥사이드류)(poly(oxides)), 폴리(카보네이트류)(poly(carbonates)), 폴리(에스테르류)(poly(esters)), 폴리(안하이드라이드류)(poly(anhydrides)), 폴리(우레탄류)(poly(urethanes)), 폴리(설포네이트류)(poly(sulfonates)), 폴리(실록산류)(poly(siloxanes)), 폴리(설파이드류)(poly(sulfides)), 폴리(티오에스테르류)(poly(thioesters)), 폴리(설폰류)(poly(sulfones)), 폴리(설폰아미드류)(poly(sulfonamides)), 폴리(아미드류)(poly(amides)), 폴리(우레아류)(poly(ureas)), 폴리(포스파젠류)(poly(phosphazenes)), 폴리(실란류)(poly(silanes)), 폴리(실라잔류)(poly(silazanes)) 등과 같은 주-사슬 아시클릭 헤테로원자(acyclic heteroatom) 중합체들; 및 폴리(퓨란 테트라카복실산 디이미드류)(poly(furan tetracarboxylic acid diimides)), 폴리(벤즈옥사졸류)(poly(benzoxazoles), 폴리(옥사디아졸류)(poly(oxadiazoles)), 폴리(벤조티아지노페노티아진류)(poly(benzothiazinophenothiazines), 폴리(벤조티아졸류)(poly(benzothiazoles)), 폴리(피라지노퀴녹살린류)(poly(pyrazinoquinoxalines)), 폴리(피로메니트이미드류)(poly(pyromenitimides)), 폴리(퀴녹살린류)(poly(quinoxalines)), 폴리(벤즈이미다졸류)(poly(benzimidazoles)), 폴리(옥신돌류)(poly(oxindoles)), 폴리(옥소이소인돌린류)(poly(oxoisoindolines)), 폴리(디옥소이소인돌린류)(poly(dioxoisoindolines), 폴리(트리아진류)(poly(triazines), 폴리(피리다진류)(poly(pyridazines)), 폴리(피페라진류)(poly(piperazines)), 폴리(피리딘류)(poly(pyridines)), 폴리(피페리딘류)(poly(piperidines)), 폴리(트리아졸류)(poly(triazoles)), 폴리(피라졸류)(poly(pyrazoles)), 폴리(피롤리딘류)(poly(pyrrolidines)), 폴리(카보란류)(poly(carboranes)), 폴리(옥사바이시클로노난류)(poly(oxabicyclononanes)), 폴리(디벤조퓨란류)(poly(dibenzofurans)), 폴리(프탈라이드류)(poly(phthalides)), 폴리(아세탈류)(poly(acetals)), 폴리(안하이드라이드류), 탄수화물류 등과 같은 주-사슬 헤테로시클릭 중합체들. 또한, 상기 바인더 물질층은 하기의 물질(이에 제한되지 않음)을 포함하는 전도성 유기 물질을 포함할 수 있다: 전도성 중합체들(폴리(아닐린류)(poly(anilines)), 폴리(티오펜류)(poly(thiophenes)), 폴리(피롤류)(poly(pyrroles)), 폴리(아세틸렌류)(poly(acetylenes)) 등); 탄소질 물질들(카본 블랙류(carbon blacks), 흑연, 코크스, C60 등); 전하 이동 복합체들(테트라메틸파라페닐렌디아민-클로르아닐(tetramethylparaphenylenediamine-chloranile), 알칼리 금속 테트라시아노퀴노디메탄(tetracyanoquinodimethane) 복합체들, 테트라티오풀발렌 할라이드(tetrathiofulvalene halide) 복합체들 등); 및 다른 물질. 또한, 상기 바인더 물질층은 하기의 물질(이에 제한되지 않음)을 포함하는 혼합된 무기/유기 전도체들을 포함할 수 있다: 테트라시아노플라티네이트(tetracyanoplatinate) 복합체들; 이리듐 할로카보닐(iridium halocarbonyl) 복합체들; 적층된 매크로시클릭(macrocyclic) 복합체들 및 다른 물질들.
본 발명의 실시예들에 따른 방법들은 본래의 로드 어레이 패턴이 상당히 연장, 수축 또는 뒤틀리지 않도록 수행될 수 있다. 바인더 물질의 캐스팅 이전에, 임의의 어레이는 7.1 ㎛±0.4 ㎛의 가장 짧은 센터 간의(center-to-center) 로드 거리를 보여주었다. 바인더 물질 캐스팅, 경화 및 상기 기판으로부터 제거 이후에, 로드들 사이의 센터 간의 거리는 6.9 ㎛ ± 0.3 ㎛였다. 상기 로드 어레이들 내에서 상기 로드들의 규칙적인 간격으로 인하여, 복합체 필름들은 전달된 가시 광선을 회절시켰다. 예를 들면, 임베드된 로드 시료에 수직으로 입사하는 적색 광원(672 ㎚ 파장)은 6.9 ± 0.2 ㎛의 어레이 간격을 나타내는 회절각을 갖는 회절 반점들의 입방 어레이(cubic array)를 생성하였다. 기계적 변형이 있은 후에도 최대 5차의 회절이 관찰되었다. 도 9는 전달된 빛에 의하여 생성된 광학 회절 패턴을 도시하며, 이는 임베드된 로드층에서 광범위한 규칙성이 유지됨을 입증하는 것이다. 중앙의 반점(0차 회절) 및 4차 회절을 나타내는 반점들이 표지되었다.
로드 어레이들이 상술한 바와 같이 단결정 Si 웨이퍼로부터 성장된다면, 본 발명의 실시예들은 바인더 물질층에서 상기 Si 로드들 또는 와이어들이 고도로 결정질이며, Si(111) 기판상에서 고온 성장 단계에 의하여 생성된 와이어 배향성을 유지하도록 제공한다. 도 10a는 Au, Cu 또는 Ni 중 어느 하나를 VLS 촉매로 사용하여 성장된 Si 와이어 어레이들로부터 생성된 PDMS 복합체 필름과 비교한 초크랄스키(CZ)-성장 Si(111) 웨이퍼의 2θ x-선 회절 데이터를 제시하고 있다. 상기 Si(111) 웨이퍼뿐만 아니라 상기 와이어-임베드된 PDMS 필름 모두가 28.4°근처에 위치한 단일(111) 회절 피크를 보여주었다. 이러한 반사의 강도 및 선명도는 상기 복합 물질의 결정 품질을 입증하는 것이었다. 도 10b는 상기 CZ Si(111) 웨이퍼의 근처에서 중심이 위치한 PDMS/Si 와이어 필름들의 (111) 로킹 곡선(rocking curve)을 도시하는데, 이는 상기 와이어들이 고도로 배향된 특성이 있음을 입증하는 것이다. 상기 CZ 웨이퍼에 대하여 상기 로킹 곡선 중심의 편이(deviation)는 상기 PDMS/Si 와이어 필름들이 상기 기판 홀더상에 완전히 평평하게 존재하지 않았음을 나타내는 것이었다. 상기 구조 및 각각의 곡선의 큰 반치 전폭(full-width at half-maximum)은 수직으로부터 조금 편이가 있는 다중 와이어 집단들(populations)이 상기 PDMS 필름들 내에 존재하는 것을 도시하고 있는데, 이는 상기 단결정 웨이퍼에 대하여 관찰된 것보다 더 긴 스프레드(spread)가 있음을 나타내는 것이다. 도 10c는 Si 격자의 6개의 축퇴 {220} 반사를 도시하는 파이 스캔(phi scan)이며, 이는 상기 PDMS 필름에서 와이어들 사이에는 축 회전이 전혀 존재하지 않았음을, 즉, 와이어 회전 대칭이 뛰어나다는 것을 나타내는 것이다. 회전각의 함수로서 피크 높이들의 차이는 각각의 {220} 반사에서 다른 백분율의 Si 와이어들 및 PDMS를 관통하는 x-선 빔(beam)에 기인한 것이었다.
본 발명의 실시예들은 태양 전지 장치들의 제작에 이용될 수 있다. 본 발명의 실시예들에 따라, 로드-어레이 기초한 쇼트키(Schottky) 다이오드들은 상기 Si 와이어 어레이들이 상술한 바와 같이 단결정 Si 웨이퍼로부터 제작된 중합체-임베드된 Si 와이어 어레이 필름으로부터 제작되었다. 상기 어레이 필름은 0.40 ㎝ 직경의 원형 구멍이 있는 전기 절연 테이프 조각에 부착되었다. 지금까지 사용된 VLS 촉매 금속들 중에서, Au는 n-형 Si을 갖는 최고의 장벽 높이를 생성할 수 있다. Au가 VLS 촉매로서 사용되는 경우에, 각각의 Si 와이어의 상부에 상기 금속의 반구들(hemispheres)이 잔류하였다. 전도성 중합체인 폴리(3,4-에틸렌디옥시티오펜):폴리(스티렌설포네이트)(PEDOT:PSS)(Baytron P, 에탄올을 사용한 1:1 (v:v) 용액, 20 ㎕)가 상기 필름의 노출된 부분으로 드롭-캐스팅되어 상기 금속 팁에 전기적 접촉을 제공하였다. 상기 전도성 중합체를 적용한 이후에, 상기 구조는 150℃로 가열되어 상기 와이어들 사이를 관통하지 않는 얇은 필름을 형성하였지만, 상기 와이어들의 상부에 현탁되었다. 상기 와이어 어레이 필름의 하부면(즉, 상기 Si 기판을 원래 접하고 있는 필름의 면)은 완충된 HF(Transene)에서 약 30초 동안 에칭된 이후, 상기 필름 및 스테인레스 스틸 기판 사이에서 Ga:In 공융(eutectic)이 도포되고 사이에 개재되었다(sandwiched). 상기 스테인레스 스틸 및 상기 PEDOT:PSS 필름과 접촉하고 있는 은 에폭시 사이에서 전기적 접촉이 이루어졌다. 생성된 장치는 조절이 잘된 접합에 대하여 예상되는 것과 비교해서는 낮은 장벽 높이를 갖고 있지만, n-형 Si 및 Au 사이의 접촉에 대하여 예상되는 바와 같은 정류 행동을 보였다. 도 11은 상술한 금 촉매-현탁된 Si 와이어 어레이 쇼트키 다이오드의 J-V 특징을 도시한다. 본 장치는 와이어 벌크에서의 평형 농도 근처에서 중간-갭의 금 불순물들이 존재하기 때문에 최악의 시나리오를 제공하는데, 접합들이 상기 와이어의 말단들 상에서만(즉, 방사상이 아닌) 형성되었으며, 상기 와이어 표면들은 명백하게 패시베이션(passivation)되지 않았다. 또한, 비이상적인 다이오드 특징으로 이어지는 것으로 기대되는 약 1000℃ 근처의 온도에서 와이어 성장이 있는 동안에 상기 Au-Si 접합이 형성되었다. 그럼에도, 상기 Si 와이어들에 전류가 통하게 되었는데, 이는 상기 중합체-현탁된 와이어의 일 말단에 전기적 접촉이 가능하다는 것을 입증하는 것이다.
본 발명의 실시예들에 의하여 제공된 임베드된 로드 어레이들의 광학적 성질도 주목할 만하다. PDMS는 통상적으로 300 내지 1000 ㎚ 사이에서 투명도가 95%를 초과하지만, Si 와이어들의 하향 밀도(top-down density)가 6.5% 미만임에도 상기 로드 어레이-중합체 복합체들은 도 9에 도시된 바와 같이 고도로 광 흡수성 및/또는 산란성이 있다. 본 발명의 실시예들에 의하여 제공된 구조들의 광학적 성질들, 특히 그 광 트래핑(light trapping) 성질은 업계에 현재 공지된 구조 및 방법들에 대하여 다른 장점들을 제공할 수 있다. 또한, 다른 실시예들은 상기 임베드된 로드들이 있는 상기 바인더 물질층을 화학적으로 또는 열적으로 수축하게 하여, 상기 임베드된 로드 어레이들이 상기 패턴된 성장 단계 동안에 와이어들을 조밀하게 채워넣지 않으면서 더 밀도 있게 할 수 있다. 상기 고밀도화 공정은 광 흡수 성질을 더 개선시키는 수단을 제공할 것이다.
본 발명의 실시예들은 기판의 평면에 수직인 와이어들의 배향성을 보존하면서 다양한 기판들 상으로 단결정 무기 와이어 어레이들의 이동을 제공한다. 상기 실시예들은 육안으로 보이는(macroscopic) 면적상에 걸쳐서 Si 와이어들의 조직화를 배열하고 보존하여, 고온 공정에 의하여 제작되고 이후 휘어질 수 있는 가공가능한 형태 인자로 변형될 수 있고 배향된 단결정 무기 흡수제들(absorbers)을 갖는 태양 전지 물질들의 제작을 가능하게 한다. 또한, 상기 실시예들은 나노스케일 장치들의 규칙적이고 연장된 3-차원 구조들이 상기 마크로스케일(macroscale)에서 요구되는 나노일렉트로닉스 및 나노포토닉스와 같은 적용에서 상기 와이어-어레이 구조들을 포함시킬 수 있다.
본 발명의 실시예들은 바인더 물질층에서 로드 어레이들과 함께 다른 반도체 구조들을 포함하고 임베딩하는 것, 그리고 기판으로부터 상기 막을 제거하는 것도 제공한다. 즉, 상기 기판의 일 부분이 반도체 로드 어레이들을 형성하는데 사용될 수 있는 반면에, 상기 기판의 다른 부분들은 p-n 접합, 트랜지스터 등 또는 반도체 접촉 또는 접합과 같은 다른 반도체 구조들을 형성하는데 사용될 수 있다. 이후 상기 바인더 물질이 도포되어 상기 기판상에 모든 구조들을 캡슐화하거나 부분적으로 캡슐화할 수 있다. 이후, 상기 바인더 물질층은 상기 기판으로부터 분리되어 반도체 로드 어레이들 및 다른 반도체 구조들을 갖는 필름을 제공할 수 있다. 이와 같은 다른 반도체 구조들은 상기 반도체 어레이들에 전기적 및/또는 구조적 접촉을 제공할 수 있거나, (상술한 것과 같은) 다른 처리 단계들을 이용하여 원하는 전기적 및/또는 구조적 접촉을 제공할 수 있다.
본 발명의 실시예들은 프리-스탠딩(free-standing) 로드 어레이 막들을 생성한다. 본 발명의 실시예들은 실리콘 방사상 또는 축상 접합 로드들, CdSexTex -1 및 Ge/Si 헤테로접합들(heterojunctions)을 포함하지만, 여기에 한정되지 않은 임의의 고체 물질로 이루어진 로드 어레이들을 포함한다. 본 발명의 실시예들은 로드사이의 갭을 충진하는 바인더 물질로 PDMS 중합체에 한정되지 않는다. 다른 바인더 물질은 폴리에틸렌-비닐 아세테이트 공중합체와 같은 절연성 중합체 물질; 열-수축성 물질 또는 상기 로드들로부터 공유적으로 성장된 물질을 포함할 수 있다. 또한, 상술한 바와 같이, 전도성 중합체들은 전기적 접촉을 제공하는 데에 사용될 수 있다.
또한, 상기 바인더 물질층 내의 구조들의 밀도는, 상기 구조들이 상기 바인더 물질층으로 이동되는 경우에 수득되는 구조들의 본래의 밀도(즉, 개별적인 간격)에 한정되지 않는다. 이후의 처리는 상기 바인더 물질층을 수축시켜 밀도를 증가시키는 데에 사용될 수 있다. 수축은 상기 바인더 물질층으로부터 용매를 더 증발시키거나 상기 바인더 물질을 가열하거나 다른 기법들을 이용하여 수행될 수 있다. 다른 처리는 상기 바인더 물질을 부풀리거나, 예를 들어 용매를 첨가하여 구조들의 밀도를 감소시키는데 이용될 수 있다. 그러한 이후의 처리는 서로 간에 상기 구조들의 전체적인 규칙성 및 관계를 여전히 유지하면서 상기 구조들의 밀도를 변경할 수 있게 해 준다.
상기 바인더 물질에서 상기 구조들의 밀도를 조작하는 것은 특히 본 발명의 실시예들에 따른 광학 장치에 대한 것일 수 있다. 도 9에 대하여 상술한 바와 같이, 바인더 물질층에 임베드된 반도체 구조의 어레이들은 특정한 광학적 특징들을 가질 수 있다. 상기 구조들의 밀도를 증가시키거나 감소시킴으로써 상기 광학적 특징들을 변경하는 능력을 제공한다.
당업자는 본 발명의 실시예들이 수많은 적용에서 유용성을 제공할 수 있다는 것을 이해할 것이다. 본 발명의 실시예들은 임베드된 반도체 구조들의 어레이들에 전기적 접촉을 수많은 방식으로 형성하는 능력을 제공한다. 다른 반도체 구조들은 상기 반도체 구조 어레이들과 함께 임베드될 수 있어서, 이러한 실시예들에 의하여 제공된 연결성 및 구조적 유연성을 이용한 매우 복잡한 전자 장치들을 제작하는 능력을 제공할 수 있다. 상기 장치들은 트랜지스터, 다이오드 및 광학적으로 활성인 구조 및 더 복잡한 구조들을 포함할 수 있다. 그러한 구조들은 센서 및 다른 복잡한 전자 시스템에 적용될 수 있다.
본 발명의 일부 실시예들은 반도체 구조들의 규칙성 및 배향성을 유지하는 바인더 물질에 임베드되고 규칙적인 반도체 구조들로 이루어진 구조를 포함한다. 상기 구조의 형성방법은 기판상에 상기 반도체 구조들을 형성하는 단계, 상기 기판상으로 바인더 물질을 캐스팅하여 상기 바인더 물질에 상기 구조들을 임베드하는 단계 및 상기 기판에서 상기 기판으로부터 상기 바인더 물질을 분리시키는 단계를 포함한다. 상기 방법들은 상기 분리된 바인더 물질에 고도로 규칙적인 반도체 구조들의 배향성 및 규칙성을 유지한다.
예시적인 실시예들 및 바람직한 실시예들의 상세한 설명이 법의 요구에 따른 예시 및 개시의 목적으로 앞서 제공된다. 이는 본 발명을 완전히 규명하거나 본 발명을 상술한 정확한 형태 또는 형태들로 한정하려는 의도가 아니고, 단지 당업자가 본 발명이 특정한 사용 또는 수행에 어떻게 적합하게 될 수 있는지를 이해하게 하려는 데에 있다. 변형 및 변경의 가능성은 당업자에게 명백할 것이다. 허용오차, 특정 치수, 특이적인 조업 조건, 공학적 사양 등을 포함할 수 있거나 발명의 실시 사이에 또는 당업계의 수준에 변경을 가하고, 가변적일 수 있는 예시적인 실시예들의 상세한 설명에 의하여 어떠한 제한도 의도되지 않으며, 이로부터 어떠한 제한도 함축되지 않는다. 본 개시는 당업계의 현재 수준에 대하여 이루어진 것이지만, 진보할 것으로 고찰하며, 당업계의 현재 상태에 따라 진보 사항 및 향후 있을지도 모를 개작들이 이들 진보 사항을 고려하여 생각할 수 있다. 본 발명의 범위는 서면상의 청구의 범위 및 적용가능한 균등물에 의하여 정의되는 것으로 의도한다. 단수 형태의 청구항 구성요소의 언급은 명시적으로 그렇게 언급되지 않으면 "하나 및 하나만"이라는 의미로 의도되지 않는다. 또한, 본 개시에서 어떠한 구성요소, 성분 또는 방법 또는 공정 단계도 상기 구성요소, 성분 또는 단계가 청구의 범위에 명시적으로 인용되느냐의 여부에 관계없이 공중에 제공되었음을 의도한다. 본 명세서의 어떠한 청구항 구성요소도 상기 구성요소가 "~하는 수단"이라는 어귀를 사용하여 명시적으로 인용되지 않으면 미연방 특허법 112조의 6절에 따라 해석되지 않으며 본 명세서의 어떠한 방법 또는 공정 단계도 상기 단계 또는 단계들이 "~하는 단계를 포함하는"이라는 어귀를 사용하여 명시적으로 인용되지 않는 한 상기 규정에 따라 해석되지 않을 것이다.

Claims (20)

  1. 바인더 물질층; 및
    이격된 반도체 구조들의 규칙적인 어레이를 포함하고,
    상기 반도체 구조들 각각은 길이 치수(length dimension)를 갖고,
    상기 반도체 구조들은 상기 바인더 물질층 내에서 각각의 반도체 구조의 길이 치수 중 적어도 일 부분을 따라 일정하게 구속되어 있는(conformally constrained) 것을 특징으로 하는 구조.
  2. 제 1 항에 있어서,
    상기 반도체 구조들은, 상기 바인더 물질층으로부터 분리되어 제작되고 상기 바인더 물질층으로 이동되며,
    상기 바인더 물질층은 상기 반도체 구조들의 최초 제작으로부터 수득되는 규칙성(ordering) 및 간격(spacing)을 유지하는 것을 특징으로 하는 구조.
  3. 제 2 항에 있어서,
    상기 반도체 구조들은 높은 종횡비(aspect ratios)를 갖는 형태로 제작되며,
    상기 높은 종횡비는 상기 반도체 구조들 사이의 배향성을 정의하고, 상기 바인더 물질층은 상기 반도체 구조들이 상기 바인더 물질층으로 이동되는 경우에 상기 반도체 구조들의 배향성을 유지하는 것을 특징으로 하는 구조.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 구조들은 규칙성 및 간격을 갖는 상기 바인더 물질층으로부터 분리되어 제작되고 상기 바인더 물질층으로 이동되며,
    상기 바인더 물질층은 조작되어 상기 바인더 물질층 내에서 상기 반도체 구조들의 규칙성 및/또는 간격을 변형시키는 것을 특징으로 하는 구조.
  5. 제 4 항에 있어서,
    상기 반도체 구조들은 규칙성 및 간격을 갖도록 제작되어 상기 반도체 구조들에 제 1의 밀도를 제공하며,
    상기 바인더 물질층은 조작되어 상기 반도체 구조들에 제 2의 밀도를 제공하는 것을 특징으로 하는 구조.
  6. 제 5 항에 있어서,
    상기 제 2의 밀도는, 상기 구조에 대하여 원하는 광학적 성질을 위하여 선택되는 것을 특징으로 하는 구조.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    전기적 접촉층을 더 포함하며,
    상기 전기적 접촉층은, 상기 반도체 구조들의 말단에서 또는 상기 반도체 구조들의 말단 근처에서 하나 이상의 상기 반도체 구조들과 접촉하는 것을 특징으로 하는 구조.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 바인더 물질층은 유연한 물질(flexible material)을 포함하는 것을 특징으로 하는 구조.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 바인더 물질층은, 전도성 중합체 물질, 절연성 중합체 물질; 열-수축성 물질; 및 상기 반도체 구조들로부터 공유적으로 성장된 물질 중 하나 이상을 포함하는 것을 특징으로 하는 구조.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 바인더 물질층 내에서 임베드된 추가적인 비-규칙적(non-ordered) 반도체 구조들을 더 포함하고, 그리고 상기 추가적인 비-규칙적 반도체 구조들과 전기적 접촉을 더 포함하는 것을 특징으로 하는 구조.
  11. 기판상에 규칙적이고 배향된 반도체 구조들을 성장시키는 단계;
    상기 기판의 상부면 상에 필름층(film layer)을 증착하는 단계(상기 필름층은 바인더 물질을 포함하고 상기 바인더 물질은 상기 기판에서 그리고 상기 기판 위에서 하나 이상의 상기 반도체 구조들을 캡슐화함(encapsulate)); 및
    상기 필름층이 상기 기판의 상부면과 접촉하는 위치에서 또는 위치 근처에서 상기 기판으로부터 상기 필름층을 분리하는 단계를 포함하며,
    하나 이상의 상기 반도체 구조들의 규칙성 및 배향성이 상기 필름층 내에서 유지되는 것을 특징으로 하는 반도체 구조들을 제작하는 방법.
  12. 제 11 항에 있어서,
    상기 바인더 물질은, 폴리디메틸실록산(polydimethylsiloxane); 절연성 중합체 물질; 열-수축성 물질; 및 상기 반도체 구조들로부터 공유적으로 성장된 물질 중 하나 이상을 포함하는 것을 특징으로 하는 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 반도체 구조들은, 단결정 Si 기판으로부터 기상-액상-고상 공정으로 성장된 수직으로 배열된 와이어 어레이들(aligned wire arrays)을 포함하는 것을 특징으로 하는 방법.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 반도체 구조들은 상부면 및 하부면을 갖고 상기 하부면은 상기 기판의 상부면에 인접하게 위치되며,
    상기 필름층의 상부면은 하나 이상의 상기 반도체 구조들의 상부면 아래에 위치되는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    전도성 중합체를 갖는 상기 반도체 구조들의 상부면 중 하나 이상과 전기적 접촉을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 기판의 적어도 일 부분상에 하나 이상의 로드 어레이들을 형성하는 단계(상기 로드 어레이들에 있는 개별 로드들 각각이 상기 기판에 인접하게 배치된 제 1의 말단 및 상기 기판에 이격되어 배치된 제 2의 말단을 가짐);
    상기 기판의 상부면 상에 바인더 물질을 증착하는 단계(상기 바인더 물질은 상기 개별 로드들 사이의 갭(gap)을 일정하게 충진하고 상기 바인더 물질은 상기 기판의 상부면에 인접한 하부면을 갖는 필름층을 형성함);
    상기 필름층 내에서 임베드된 상기 로드 어레이들을 갖는 고체층으로 상기 필름층을 형성하는 단계; 및
    상기 필름층의 하부면에서 또는 상기 필름층의 하부면 근처에서, 상기 기판으로부터 상기 필름층 및 복수의 상기 개별 로드들을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 구조들을 제작하는 방법.
  17. 제 16 항에 있어서,
    상기 바인더 물질은 중합체를 포함하는 것을 특징으로 하는 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 기판의 다른 부분 상에 반도체 구조들을 형성하는 단계를 더 포함하며,
    상기 바인더 물질을 증착하는 단계는 상기 반도체 구조들 주위에서 상기 바인더 물질을 일정하게 증착하는 단계를 포함하고,
    상기 필름층을 분리하는 단계는 상기 필름층의 하부면에서 또는 상기 필름층의 하부면 근처에서 상기 기판으로부터 상기 반도체 구조들을 분리하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 17 항에 있어서,
    상기 기판상에 바인더 물질을 증착하는 단계는 상기 기판상으로 상기 중합체를 드롭-캐스팅(drop-casting) 또는 스핀-캐스팅(spin-casting) 하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 필름층의 상부면에 전도성 중합체를 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR1020107006753A 2007-08-28 2008-07-18 중합체―임베드된 반도체 로드 어레이 KR20100072220A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US96643207P 2007-08-28 2007-08-28
US60/966,432 2007-08-28
US12743708P 2008-05-13 2008-05-13
US61/127,437 2008-05-13

Publications (1)

Publication Number Publication Date
KR20100072220A true KR20100072220A (ko) 2010-06-30

Family

ID=40406101

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020107006753A KR20100072220A (ko) 2007-08-28 2008-07-18 중합체―임베드된 반도체 로드 어레이
KR1020107006756A KR20100067088A (ko) 2007-08-28 2008-07-18 수직으로 배열된 와이어 어레이의 성장을 위한 웨이퍼 재사용 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020107006756A KR20100067088A (ko) 2007-08-28 2008-07-18 수직으로 배열된 와이어 어레이의 성장을 위한 웨이퍼 재사용 방법

Country Status (7)

Country Link
US (4) US7910461B2 (ko)
EP (2) EP2183788A1 (ko)
JP (2) JP2010541194A (ko)
KR (2) KR20100072220A (ko)
CN (2) CN102067324A (ko)
AU (2) AU2008296763A1 (ko)
WO (2) WO2009032412A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257601B2 (en) 2011-05-17 2016-02-09 Mcmaster University Light emitting diodes and substrates

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100044854A (ko) * 2007-07-19 2010-04-30 캘리포니아 인스티튜트 오브 테크놀로지 반도체의 정렬된 어레이의 구조
KR100955109B1 (ko) * 2007-07-25 2010-04-28 김경환 휴대용 숯불구이기
WO2009032412A1 (en) * 2007-08-28 2009-03-12 California Institute Of Technology Polymer-embedded semiconductor rod arrays
US8242353B2 (en) * 2009-03-16 2012-08-14 International Business Machines Corporation Nanowire multijunction solar cell
US20100244820A1 (en) * 2009-03-26 2010-09-30 Biomimetics Technologies Inc Microchip for detection of poor sources of electrical and magnetic fields
US10641843B2 (en) 2009-03-26 2020-05-05 Biomimetics Technologies, Inc. Embedded crystal circuit for the detection of weak electrical and magnetic fields
US8344597B2 (en) * 2009-10-22 2013-01-01 Lawrence Livermore National Security, Llc Matrix-assisted energy conversion in nanostructured piezoelectric arrays
JP2011135058A (ja) * 2009-11-30 2011-07-07 Honda Motor Co Ltd 太陽電池素子、カラーセンサ、ならびに発光素子及び受光素子の製造方法
US8808933B2 (en) * 2009-11-30 2014-08-19 California Institute Of Technology Semiconductor wire array structures, and solar cells and photodetectors based on such structures
WO2011156042A2 (en) 2010-03-23 2011-12-15 California Institute Of Technology Heterojunction wire array solar cells
EP2694705A4 (en) * 2011-04-05 2015-04-29 Us Gov Sec Navy MICROFABRICATION OF TUNNELS
EP2745360A4 (en) 2011-08-01 2015-07-08 Univ Columbia CONJUGATES OF NANODIAMANT AND MAGNETIC OR METALLIC PARTICLES
WO2013040446A1 (en) 2011-09-16 2013-03-21 The Trustees Of Columbia University In The City Of New York High-precision ghz clock generation using spin states in diamond
US9632045B2 (en) 2011-10-19 2017-04-25 The Trustees Of Columbia University In The City Of New York Systems and methods for deterministic emitter switch microscopy
TWI419202B (zh) * 2011-12-06 2013-12-11 Univ Nat Taiwan 大面積薄型單晶矽之製作技術
WO2013106793A1 (en) 2012-01-13 2013-07-18 California Institute Of Technology Solar fuel generators
US10026560B2 (en) 2012-01-13 2018-07-17 The California Institute Of Technology Solar fuels generator
US9476129B2 (en) 2012-04-02 2016-10-25 California Institute Of Technology Solar fuels generator
JP6293061B2 (ja) * 2012-02-07 2018-03-14 フィリップス ライティング ホールディング ビー ヴィ 可撓性のナノワイヤをベースにした太陽電池
WO2013126432A1 (en) 2012-02-21 2013-08-29 California Institute Of Technology Axially-integrated epitaxially-grown tandem wire arrays
WO2013152132A1 (en) 2012-04-03 2013-10-10 The California Institute Of Technology Semiconductor structures for fuel generation
EP2859588B1 (en) * 2012-06-07 2016-12-21 QuNano AB A method of manufacturing a structure comprising elongate nanostructures adapted to be transferred to a non-crystalline layer
US10170746B2 (en) * 2012-10-17 2019-01-01 Infineon Technologies Ag Battery electrode, battery, and method for manufacturing a battery electrode
US9012883B2 (en) * 2012-12-21 2015-04-21 Sol Voltaics Ab Recessed contact to semiconductor nanowires
US9553223B2 (en) 2013-01-24 2017-01-24 California Institute Of Technology Method for alignment of microwires
WO2014138172A1 (en) * 2013-03-06 2014-09-12 The Trustees Of Columbia University In The City Of New York Techniques for fabricating diamond nanostructures
KR101402989B1 (ko) * 2013-06-12 2014-06-11 한국과학기술연구원 기판과의 결합력이 향상된 탄소나노튜브 기반 전계효과트랜지스터 소자의 제조방법 및 이에 의하여 제조된 탄소나노튜브 기반 전계효과트랜지스터 소자
US20140374268A1 (en) * 2013-06-24 2014-12-25 Agency For Science, Technology And Research Method for forming a composite film
KR20150048538A (ko) * 2013-10-28 2015-05-07 희성금속 주식회사 반도체용 재활용 Ａｕ 타겟의 제조방법
KR102410666B1 (ko) 2015-01-09 2022-06-20 삼성전자주식회사 반도체 소자의 계측 방법, 및 이를 이용한 반도체 소자의 제조방법
DE102015205230B4 (de) * 2015-03-23 2023-01-19 Universität Duisburg-Essen Verfahren zur Herstellung von Bauelementen aufweisend eine Schottky-Diode mittels Drucktechnik und Bauelement
CN106158582B (zh) * 2015-04-01 2018-09-28 中国科学院上海高等研究院 近邻阴影效应辅助阵列法制备层转移薄晶硅工艺
DE102015117834B4 (de) 2015-10-20 2019-05-02 Technische Universität Dresden Verfahren zur Herstellung einer flexiblen Rod-Array-Anordnung und Rod-Array-Anordnung
DE102015015452A1 (de) * 2015-12-02 2017-06-08 Forschungszentrum Jülich GmbH Verfahren zum Planarisieren von Nanostrukturen
WO2018085371A1 (en) 2016-11-01 2018-05-11 Massachusetts Institute Of Technology Lift-off embedded micro and structures
US11111598B2 (en) * 2019-06-28 2021-09-07 Kabushiki Kaisha Toshiba Crystal growth method in a semiconductor device
WO2022047239A1 (en) 2020-08-27 2022-03-03 H2U Technologies, Inc. System for managing fuel generation

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658839B1 (fr) * 1990-02-23 1997-06-20 Thomson Csf Procede de croissance controlee de cristaux aciculaires et application a la realisation de microcathodes a pointes.
US5336558A (en) * 1991-06-24 1994-08-09 Minnesota Mining And Manufacturing Company Composite article comprising oriented microstructures
US5352651A (en) * 1992-12-23 1994-10-04 Minnesota Mining And Manufacturing Company Nanostructured imaging transfer element
RU2099808C1 (ru) 1996-04-01 1997-12-20 Евгений Инвиевич Гиваргизов Способ выращивания ориентированных систем нитевидных кристаллов и устройство для его осуществления (варианты)
JP4032264B2 (ja) * 1997-03-21 2008-01-16 ソニー株式会社 量子細線を有する素子の製造方法
US5976957A (en) * 1996-10-28 1999-11-02 Sony Corporation Method of making silicon quantum wires on a substrate
JPH11214720A (ja) 1998-01-28 1999-08-06 Canon Inc 薄膜結晶太陽電池の製造方法
JP2000269561A (ja) * 1999-03-19 2000-09-29 Asahi Chem Ind Co Ltd 複合構造体
US6649824B1 (en) * 1999-09-22 2003-11-18 Canon Kabushiki Kaisha Photoelectric conversion device and method of production thereof
JP2001135516A (ja) * 1999-11-05 2001-05-18 Tdk Corp 磁性複合組成物及び磁性成形物
JP5013650B2 (ja) 2000-08-22 2012-08-29 プレジデント・アンド・フェローズ・オブ・ハーバード・カレッジ ドープされた細長い半導体、そのような半導体の成長、そのような半導体を含んだデバイス、およびそのようなデバイスの製造
EP1374309A1 (en) * 2001-03-30 2004-01-02 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom
EP1436841A1 (en) 2001-05-18 2004-07-14 President And Fellows Of Harvard College Nanoscale wires and related devices
US7109517B2 (en) 2001-11-16 2006-09-19 Zaidi Saleem H Method of making an enhanced optical absorption and radiation tolerance in thin-film solar cells and photodetectors
US7259324B2 (en) * 2001-12-05 2007-08-21 Konarka Technologies, Inc. Photovoltaic solar cell
WO2003060986A2 (en) * 2002-01-11 2003-07-24 The Pennsylvania State University Method of forming a removable support with a sacrificial layers and of transferring devices
US7253017B1 (en) * 2002-06-22 2007-08-07 Nanosolar, Inc. Molding technique for fabrication of optoelectronic devices
JP4514402B2 (ja) * 2002-10-28 2010-07-28 シャープ株式会社 半導体素子及びその製造方法
US7335259B2 (en) * 2003-07-08 2008-02-26 Brian A. Korgel Growth of single crystal nanowires
US7238594B2 (en) * 2003-12-11 2007-07-03 The Penn State Research Foundation Controlled nanowire growth in permanent, integrated nano-templates and methods of fabricating sensor and transducer structures
JP2005194609A (ja) 2004-01-09 2005-07-21 Sony Corp 水素ガス発生装置、電気分解装置、太陽電池モジュールおよびエネルギーシステム
TWI299358B (en) * 2004-03-12 2008-08-01 Hon Hai Prec Ind Co Ltd Thermal interface material and method for making same
US7057881B2 (en) * 2004-03-18 2006-06-06 Nanosys, Inc Nanofiber surface based capacitors
CN100383213C (zh) * 2004-04-02 2008-04-23 清华大学 一种热界面材料及其制造方法
KR100624419B1 (ko) * 2004-04-07 2006-09-19 삼성전자주식회사 나노와이어 발광소자 및 그 제조방법
JP2005310821A (ja) * 2004-04-16 2005-11-04 Ebara Corp 光電変換素子
JP2005310388A (ja) 2004-04-16 2005-11-04 Ebara Corp 光電変換素子
KR100553317B1 (ko) 2004-04-23 2006-02-20 한국과학기술연구원 실리콘 나노선을 이용한 실리콘 광소자 및 이의 제조방법
US20050279274A1 (en) 2004-04-30 2005-12-22 Chunming Niu Systems and methods for nanowire growth and manufacturing
JP2007535413A (ja) * 2004-04-30 2007-12-06 ナノシス・インコーポレイテッド ナノワイヤ成長および採取のための系および方法
JP2006128233A (ja) * 2004-10-27 2006-05-18 Hitachi Ltd 半導体材料および電界効果トランジスタとそれらの製造方法
US7560366B1 (en) * 2004-12-02 2009-07-14 Nanosys, Inc. Nanowire horizontal growth and substrate removal
CN1669920A (zh) 2004-12-29 2005-09-21 浙江大学 阳极氧化铝模板中一维硅纳米结构的制备方法
CN100375235C (zh) 2005-01-18 2008-03-12 中国科学院半导体研究所 大面积制备二氧化硅或者硅纳米线的控制生长方法
US20060207647A1 (en) 2005-03-16 2006-09-21 General Electric Company High efficiency inorganic nanorod-enhanced photovoltaic devices
WO2006138671A2 (en) 2005-06-17 2006-12-28 Illuminex Corporation Photovoltaic wire
US20090050204A1 (en) * 2007-08-03 2009-02-26 Illuminex Corporation. Photovoltaic device using nanostructured material
KR100767184B1 (ko) * 2005-08-10 2007-10-15 재단법인서울대학교산학협력재단 전자부품 냉각장치 및 그 제조방법
JP2007091485A (ja) * 2005-09-26 2007-04-12 Sonac Kk カーボンファイバの製造方法、基板カートリッジおよび熱ｃｖｄ装置
JP5057010B2 (ja) * 2005-11-01 2012-10-24 ニッタ株式会社 カーボンファイバの製造方法
US20070122313A1 (en) * 2005-11-30 2007-05-31 Zhiyong Li Nanochannel apparatus and method of fabricating
CN100463111C (zh) * 2006-01-14 2009-02-18 清华大学 硅线的制备方法
KR101327723B1 (ko) 2006-02-27 2013-11-11 로스 알라모스 내셔널 씨큐어리티 엘엘씨 향상된 전자 전이를 갖는 물질을 포함한 광전 장치
US8337979B2 (en) * 2006-05-19 2012-12-25 Massachusetts Institute Of Technology Nanostructure-reinforced composite articles and methods
EP2441884A1 (en) * 2006-05-19 2012-04-18 Massachusetts Institute Of Technology Nanostructure-reinforced composite articles and methods
US7998788B2 (en) * 2006-07-27 2011-08-16 International Business Machines Corporation Techniques for use of nanotechnology in photovoltaics
US7893348B2 (en) * 2006-08-25 2011-02-22 General Electric Company Nanowires in thin-film silicon solar cells
US7850941B2 (en) * 2006-10-20 2010-12-14 General Electric Company Nanostructure arrays and methods for forming same
KR20090087467A (ko) 2006-11-07 2009-08-17 나노시스, 인크. 나노와이어 성장 시스템 및 방법
US20080110486A1 (en) 2006-11-15 2008-05-15 General Electric Company Amorphous-crystalline tandem nanostructured solar cells
JP4767828B2 (ja) * 2006-12-01 2011-09-07 インターナショナル・ビジネス・マシーンズ・コーポレーション コンピュータ用アプリケーション・プログラムの作成システム、方法、及びプログラム
US7977568B2 (en) * 2007-01-11 2011-07-12 General Electric Company Multilayered film-nanowire composite, bifacial, and tandem solar cells
US8330090B2 (en) 2007-05-07 2012-12-11 Nxp, B.V. Photosensitive device and method of manufacturing a photosensitive device using nanowire diodes
US20080315430A1 (en) * 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
CN101779271B (zh) 2007-07-19 2013-05-22 加利福尼亚技术学院 垂直排列的硅线阵列的结构及其形成方法
KR20100044854A (ko) 2007-07-19 2010-04-30 캘리포니아 인스티튜트 오브 테크놀로지 반도체의 정렬된 어레이의 구조
WO2009032412A1 (en) 2007-08-28 2009-03-12 California Institute Of Technology Polymer-embedded semiconductor rod arrays
KR101345432B1 (ko) * 2007-12-13 2013-12-27 성균관대학교산학협력단 무촉매 단결정 실리콘 나노와이어의 제조방법, 그에 의해형성된 나노와이어 및 이를 포함하는 나노소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257601B2 (en) 2011-05-17 2016-02-09 Mcmaster University Light emitting diodes and substrates

Also Published As

Publication number Publication date
US8222123B2 (en) 2012-07-17
JP2010541194A (ja) 2010-12-24
US8455333B2 (en) 2013-06-04
CN101796648B (zh) 2012-05-30
EP2183789A1 (en) 2010-05-12
EP2183788A1 (en) 2010-05-12
WO2009032413A1 (en) 2009-03-12
US7910461B2 (en) 2011-03-22
US20120028420A1 (en) 2012-02-02
WO2009032412A1 (en) 2009-03-12
JP2010538464A (ja) 2010-12-09
AU2008296763A1 (en) 2009-03-12
US20090057839A1 (en) 2009-03-05
KR20100067088A (ko) 2010-06-18
CN101796648A (zh) 2010-08-04
US20090061600A1 (en) 2009-03-05
US8110898B2 (en) 2012-02-07
AU2008296764A1 (en) 2009-03-12
CN102067324A (zh) 2011-05-18
US20120282761A1 (en) 2012-11-08

Similar Documents

Publication Publication Date Title
US8110898B2 (en) Polymer-embedded semiconductor rod arrays
US8530338B2 (en) Structures of and methods for forming vertically aligned Si wire arrays
CN104145340B (zh) 具有石墨烯顶部电极和底部电极的纳米线装置以及制造该装置的方法
Wei et al. Direct heteroepitaxy of vertical InAs nanowires on Si substrates for broad band photovoltaics and photodetection
US8878157B2 (en) Semiconductor-graphene hybrids formed using solution growth
Yen et al. van der Waals heteroepitaxy on muscovite
Xiao et al. Directed Integration of Tetracyanoquinodimethane‐Cu Organic Nanowires into Prefabricated Device Architectures
Cohin et al. Growth of vertical GaAs nanowires on an amorphous substrate via a fiber-textured Si platform
Toko et al. Vertically aligned Ge nanowires on flexible plastic films synthesized by (111)-oriented Ge seeded vapor–liquid–solid growth
Chen et al. Boosting the performance of ZnO microrod metal-semiconductor-metal photodetectors via surface capping of thin amorphous Al2O3 shell layer
Liu et al. Vertically aligned ZnO nanoarray directly orientated on Cu paper by h-BN monolayer for flexible and transparent piezoelectric nanogenerator
Kayes et al. Synthesis and characterization of silicon nanorod arrays for solar cell applications
Maity et al. Enhancing responsivity and detectevity of Si-ZnO photodetector with growth of densely packed and aligned hexagonal nanorods
Koledov et al. Nano-nanomanipulation of CdSe nanowires using nano-tweezers based on shape memory alloys
KR101984696B1 (ko) 나노와이어-그래핀 구조체, 이를 포함한 소자 및 그 제조 방법
Liu et al. Characteristics of copper indium diselenide nanowires embedded in porous alumina templates
US20240079234A1 (en) Vapor deposition of tellurium nanomesh electronics on arbitrary surfaces at low temperature
Zhang et al. Synthesis of GeSe2 nanobelts using thermal evaporation and their photoelectrical properties
Santhanakrishna Piezoelectric ZnO Nanowires as a Tunable Interface Material for Opto-Electronic Applications
Gerngross et al. Electrochemical and galvanic fabrication of a magnetoelectric composite sensor based on InP
KR101076544B1 (ko) 수평 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 및 그 제조방법
KR101082230B1 (ko) 수평 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 제조방법
Novotny A study of indium phosphide nanowires: Growth, material properties, and application in optoelectronics
Muvva et al. Highly Reactive Crystalline (001) Facet of BiI3 Hexagonal Nanoplates for Visible Light Photodetectors
Li et al. Particle-Catalyst-Free Vapor–Liquid–Solid Growth of Millimeter-Scale Crystalline Compound Semiconductors on Nonepitaxial Substrates

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid