KR101082230B1 - 수평 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 제조방법 - Google Patents

수평 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명에 의한 박막 트랜지스터 제조방법은 기판에 절연층을 형성하는 단계와, 절연층 위에 시드층을 형성하는 단계와, 시드층을 부분 식각하기 위한 식각 방지층을 시드층에 도포하는 단계와, 시드층을 부분 식각하는 단계와, 식각된 시드층의 수평 방향으로 나노와이어를 측면 성장시키는 단계와, 식각 방지층을 제거하고 시드층 위에 소스/드레인 중 어느 하나의 전극을 형성하는 단계를 포함한다. 본 발명에 의하면, 크로스링크의 우려가 없는 나노와이어를 반도체 채널층으로 성장시켜 높은 전자이동도를 갖는 다양한 구조의 박막 트랜지스터를 용이하게 제조할 수 있다. 또한 촉매 없이 저온, 대면적 공정에서 나노와이어를 포함하는 다양한 구조의 박막 트랜지스터를 대량으로 제조할 수 있다.

Description

수평 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터 제조방법 {MANUFACTURINNG METHOD OF THIN FILM TRANSISTORS HAVING VARIOUS STRUCTURES CONTAINING HORIZONTALLY GROWN NANOWIRES}
본 발명은 나노와이어(nanowire)를 포함하는 다양한 구조를 갖는 박막 트랜지스터 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 화학 반응에 의한 액상법을 이용하여 100℃ 이하의 저온 공정에서 촉매를 사용하지 않고 다양한 패턴을 갖는 결정면에서 크로스링크의 우려가 없는 나노와이어를 반도체 채널층으로서 측면 방향으로 수평하게 정렬하여 성장시킨 트랜지스터 및 그 제조방법에 관한 것이다.
나노와이어는 나노미터 단위의 크기를 가지는 와이어 구조체를 말한다. 대체로 10 nm 미만의 지름을 가지는 것에서부터 수백 nm 지름의 나노와이어를 포함해서 일컬으며, 길이 방향으로는 특별히 크기의 제한이 없다. 금속성(Ni, Pt, Au 등)과 반도체(Si, InP, GaN, ZnO 등), 절연성(SiO2, TiO2 등)의 많은 종류의 나노와이어가 존재한다.
이러한 나노와이어를 초미세/고효율 전자기계부품으로 활용하기 위해 세계 각국의 여러 기관에서 연구개발이 진행중이다. 특히, 이전의 공정 한계를 뛰어넘는 새로운 패러다임으로서 부품 산업 전반(정보통신기기, 바이오/화학 센서, TFT 등)에서 IT, BT 및 NT의 융합 반도체 기술에 기반하여 나노와이어의 선택적 배열과 성장을 기본으로 하는 새로운 형태의 나노소자 제작에 대한 공정 기술이 주목 받고 있다.
이러한 나노소자를 제작하기 위한 1 차원 나노소재인 나노와이어 및 나노 로드(nano rod)가 국내뿐만 아니라 전 세계적으로 연구되고 있으며, 이러한 재료로는 ZnO, GaN, Si, SnO2 등이 있다. 1 차원 반도체 나노와이어, 나노로드 등의 나노 구조 합성 기술이 진전되면서, ZnO, GaN, Si 등의 나노와이어를 이용한 응용 소자와 전기적 특성에 관한 연구가 활발히 보고되고 있으며, 이러한 1 차원 나노소재 합성에 가장 많이 쓰이는 방법에는 금속 촉매를 활용한 VLS(Vapor-Liquid-Solid), CVD(Chemical Vapor Deposition) 등의 기상 증착 방법이 있다.
이러한 금속 촉매를 활용한 기상 증착 공정에 의한 나노와이어 합성법은 ZnO 원료를 기상화 시키는 온도가 고온이라는 것과 대면적 기판에 성장에 제약이 따르고, 고온에서 공정 제어의 어려움으로 인해 나노와이어의 선택적 배열과 성장에 불리하다. 이에 본 발명자들은 새로운 나노소자 제작에 접목할 수 있는 대면적, 저온 성장 기법을 활용하여 촉매를 사용하지 않고 크로스링크의 우려가 없는 나노와이어를 다양한 패턴에 따라 측면 방향으로 수평하게 정렬하여 성장시키는 기술과 이를 응용한 트랜지스터를 개발하게 되었다.
나노와이어에 대한 측면 수평 성장과 이를 응용한 나노소자에 대해 이미 특허출원이 이루어지고 있다. 대한민국 등록특허 제10-0593835호는 촉매를 원하는 패턴으로 형성시키고, 특정 위치에 반도체 나노와이어를 선택적으로 측면 성장시키는 방법에 의한 응용 소자를 개시하고 있다. 이와 유사하게, 대한민국 공개특허 제10-2009-0089109호는 반도체 채널층으로서 소스/드레인 전극의 측면으로부터 기판에 수평한 방향으로 정렬된 나노와이어를 포함하는 박막 트랜지스터를 개시하고 있다.
이런 특허들은 촉매를 활용한 기상 성장법에 의해 나노와이어를 측면 방향으로 수평하게 성장시키는 방법에 대해 개시하고 있다. 특히, 대한민국 공개특허 제10-2009-0089109호의 경우 나노와이어를 측면으로 수평하게 성장시키기 위하여 언더컷 구조의 박막 트랜지스터의 제조 방법을 제시하였다. 이 구조의 경우 별도의 게이트 절연막이 필요 없다는 장점은 있으나, 기판 상부에 절연층, 스페이서 및 전극층이 형성되고, 상기 전극층을 언더컷 에칭하여 전극을 형성하고, 다시 언더컷 구조체에 시드(SEED)를 코팅하여 시드층을 형성하고, 생성된 결정면으로부터 나노와이어를 수평 성장시키는 복잡한 제조 방법을 제시하였다. 상기 제조 방법의 경우, 시드층 형성시 스페이서의 측면과 하부 절연층 위에도 시드층이 코팅되는 문제점과 나노와이어를 측면으로 수평하게 성장시킬 때 소스/드레인 양쪽의 시드층으로부터 나노와이어를 성장시키는 경우 중간에서 나노와이어가 크로스링크(CROSS-LINK)되는 문제가 발생한다. 크로스링크된 나노와이어를 이용한 나노소자의 경우, 전자 이동이 크로스링크 된 지역에서 단절되어 접촉저항이 증가하므로 전자 이동도가 감소될 수 있다. 또한 이들 기상 성장법에 의한 측면 성장 기술을 이용하는 나노소자 제작은 대면적 성장이 매우 어려우며, 온도에 영향을 많이 받아 아직까지는 대량 생산 시스템에는 적합하지 않다.
따라서 본 발명은 다양한 기하학적 모양을 갖는 결정면에서 크로스링크의 우려가 없이 수평방향으로 측면 성장된 나노와이어를 포함하는 다양한 구조를 갖는 박막 트랜지스터를 제조하는 것을 일 목적으로 한다.
또한 본 발명은 높은 전자이동도를 갖는 박막 트랜지스터를 제조하는 것을 다른 목적으로 한다.
또한 본 발명은 저전압-고출력을 요구하는 장치의 구동소자로 사용할 수 있는 박막 트랜지스터를 제조하는 것을 다른 목적으로 한다.
또한 본 발명은 촉매 없이 저온 용액법을 이용하여 대면적 공정에서 나노와이어를 다양한 패턴으로 측면 성장시켜서 다양한 구조의 박막 트랜지스터를 제조하는 것을 또 다른 목적으로 한다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적들은 아래 설명에 의해 이해될 것이다.
이러한 문제를 해결하기 위해 도출된 본 발명은 기판과, 상기 기판 위에 형성되고 성장 절단면을 갖는 시드층과, 상기 성장 절단면에서 저온 용액상에서 수평 방향으로 크로스링크 없이 측면 성장되며 반도체 채널층의 동작을 하는 나노와이어와, 상기 시드층 위에 형성된 소스/드레인 전극 중 제1 전극과, 상기 나노와이어에서 상기 성장 절단면의 반대쪽에 형성된 소스/드레인 전극 중 제2 전극을 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터를 일 특징으로 한다. 크로스링크 없이 측면 성장되는 상기 반도체 나노와이어는 Li, Na, K, Sc, Be, Mg, Ca, Mn, Fe, Cu, Al, V, Ga, In, S, Sn, Se, As, B, Sb, Te 중에서 선택된 하나 이상의 원소로 도핑할 수 있다.
또한 본 발명은 시드층과, 상기 시드층 위에 형성된 소스/드레인 전극 중 제1 전극과, 소스/드레인 전극 중 제2 전극과, 상기 시드층과 상기 제2 전극 사이에 상기 시드층에 수평하게 나노와이어가 형성된 반도체 채널층을 포함하는 박막 트랜지스터를 다른 특징으로 한다.
또한 본 발명은 저전압-고출력을 요구하는 소형 정보통신 기기, 고효율 감지센서, 디스플레이어 능동소자, LED 구동소자, 소형 로보트 구동소자 등으로 사용할 수 있는 박막 트랜지스터를 또 다른 특징으로 한다.
또한 본 발명은 시드층을 형성하는 단계와, 상기 시드층의 측면으로부터 상기 시드층에 수평한 방향으로 나노와이어를 성장시키는 단계와, 상기 시드층 위에 소스/드레인 중 어느 하나의 전극을 형성하는 단계를 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법을 또 다른 특징으로 한다.
또한 본 발명은 소스/드레인 구조가 전형적인 평행구조외에 서클 (circle) 모양, 도우넛 모양, 타원 모양, 다각형 등 다양한 기하학적 패턴을 포함하며, 상기 소스/드레인 사이에 수평방향으로 크로스링크 없이 측면 성장된 나노와이어 다발을 반도체 채널층으로 갖는 박막 트랜지스터의 제조 방법을 또 다른 특징으로 한다.
또한 본 발명은 기판에 절연층을 형성하는 단계와, 상기 절연층 위에 시드층을 형성하는 단계와, 상기 시드층을 부분 식각하기 위한 식각 방지층을 상기 시드층에 도포하는 단계와, 상기 시드층을 부분 식각하는 단계와, 상기 식각된 시드층의 수평 방향으로 나노와이어를 측면 성장시키는 단계와, 상기 식각 방지층을 제거하고 상기 시드층 위에 소스/드레인 중 제1 전극을 형성하는 단계와, 상기 나노와이어에서 상기 시드층의 반대쪽에 소스/드레인 전극 중 제2 전극을 형성하는 단계를 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법을 또 다른 특징으로 한다.
이러한 본 발명에 의하면, 다양한 패턴의 결정면에서 크로스링크의 우려가 없는 나노와이어를 반도체 채널층으로 성장시켜 높은 전자이동도를 갖는 다양한 구조의 박막 트랜지스터를 용이하게 제조할 수 있다. 또한 촉매를 사용하지 않고 100 oC 이하의 저온 용액상에서 나노와이어를 포함하는 다양한 구조의 박막 트랜지스터를 대면적으로 대량 생산할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 의한 박막 트랜지스터의 구조를 설명하는 도면이다.
도 2a 내지 도 2i는 본 발명의 일 실시 예에 의한 트랜지스터 제조 방법을 설명하는 도면이다.
도 3a는 ZnO 시드층의 단면 결정에서 서클 형태로 수평 방향으로 측면 성장된 나노와이어의 전자현미경 사진이고, 도 3b 내지 도 3d는 도 3a의 확대된 전자현미경 사진이다.
도 4a는 소스/드레인 전극을 형성하기 위해 은(Ag)을 전자빔 증착 장비를 이용하여 증착한 서클 타입의 트랜지스터의 전자현미경 사진이고, 도 4b는 도 4a의 우측 하단부 확대한 전자현미경 사진이며, 도 4c는 도 4a의 우측면을 확대한 전자현미경 사진이다.
도 5a 및 도 5b는 기판을 백 게이트로 이용하고 반도체 채널층으로 나노와이어가 수평 방향으로 측면 성장된 트랜지스터의 전압-전류 관계를 측정한 결과이다.
이하, 본 발명의 일 실시예에 의한 나노와이어를 포함하는 박막 트랜지스터를 첨부된 도면을 참고하여 상세하게 설명한다. 도면에 도시된 층이나 영역들의 두께는 설명의 편의를 위해 과장되게 도시된 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 박막 트랜지스터의 구조를 설명하는 도면이다. 도시된 바와 같이, 본 실시예에 의한 박막 트랜지스터는 기판(1)과, 기판(1) 위에 형성되고 성장 절단면을 갖는 시드층(3)과, 성장 절단면에서 수평 방향으로 측면 성장되며 반도체 채널층의 동작을 하는 나노와이어(5)와, 시드층(3) 위에 형성된 소스 전극(7)과, 나노와이어(5)에서 성장 절단면(또는 시드층(3))의 반대쪽에 형성된 드레인 전극(8)을 포함한다. 드레인 전극이 시드층(3) 위에 형성되고, 소스 전극이 나노와이어(5)에서 시드층(3)의 반대쪽에 형성될 수 있다. 반도체 채널층(5)은 나노와이어 다발로서 이루어질 수 있다.
종래에는 크로스링크에 의하여 결정 성장 방향의 연속성을 상실하여 저항이 증가하고, 그 결과 전자 이동도가 감소하여 소자의 성능이 저하되었다. 그러나, 본 발명에서는 먼저 ZnO 나노와이어 다발을 한 방향으로 측면 정렬하여 성장시킨 후 소스/드레인 전극(7,8)을 형성하는 공정을 사용하여 소스/드레인 전극(7,8) 간의 전자의 이동이 원활하도록 함으로써 높은 성능의 트랜지스터를 구현할 수 있다.
소스/드레인 전극(7,8)은 특정 금속으로 제한되지 아니하고, ZnO 나노와이어 반도체와 오믹 컨택(Ohmic contact)이 우수한 금(Au)/티타늄(Ti), 백금(Pt), 은(Ag) 등이 가능하다. 백 게이트(9)를 형성하기 위한 전극으로서는 니켈(Ni)/금(Au), Al(알루미늄), In(인듐), Sn(주석), 은(Ag), 백금(Pt) 등이 사용될 수 있다.
본 실시 예에 의한 트랜지스터는 다양한 구조를 가질 수 있으며, 구조로서는 바텀 게이트(bottom gate), 백 게이트(back gate), 탑 게이트(top gate)의 구조를 가질 수 있다. 특히, 도 1a 및 도 1b에 도시된 바와 같은 백 게이트 구조의 경우 제작이 간편하며, 여러 장의 마스크가 없어도 구현이 가능하다는 이점이 있다.
또한, 도 1a 및 도 1b에 도시된 바와 같이 본 실시 예에 의한 트랜지스터는 반도체 채널층이 서클 형태인 경우 외에도 도우넛 내지 타원 패턴, 삼각형 이상의 다각형 패턴, 곡선과 직선을 포함하는 패턴 등으로 수평 성장된 나노와이어 다발로 구현될 수 있다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 의한 트랜지스터 제조 방법을 설명하는 도면이다. 먼저 도 2a는 기판(1) 상에 저압 화학 기상 증착법에 의하여 SiO2를 500 nm 증착하여 절연층(2)을 형성하는 단계이다. 절연층(2)은 SiO2, SiNHx, Al2O3 등 절연체로서 우수한 특성을 가지는 물질로써 형성할 수 있다.
도 2b는 절연층(2) 위에 RF 스퍼터링(Sputtering)과 같은 물리적 증착 방법과 원자층 증착 장비(ALD) 등을 이용한 화학적 증착 방법을 사용하여 ZnO 반도체 시드층(3)을 증착하는 단계를 도시한 것이다. 시드층(3)은 ZnO 나노와이어의 핵 생성을 용이하게 하기 위한 것이다.
시드층(3)의 에칭(etching) 면에서 ZnO 나노와이어의 핵이 생성되어 측면 성장되기 때문에 핵 생성 결정면의 두께에 의해 나노와이어의 두께가 결정된다. 따라서 적정한 나노와이어의 두께를 확보하기 위해서 시드층(3)의 두께는 50~80 nm 정도가 적절하다.
도 2c는 트랜지스터에서 나노와이어를 측면으로 수평하게 정렬하여 성장시키기 위한 결정면을 생성하는 단계를 도시하고 있다. 도 2c를 참조하면, 시드층(3) 위에 포토레지스트(photoresist)를 웨이퍼 트랙(wafer track) 또는 스핀 코터(spin coater) 등을 이용하여 일정한 두께로 도포하고, 포토 마스크(photo Mask) 등을 이용하여 UV(ultraviolet) 등에 선택적으로 노광시킨 후 현상액을 사용하여 포토리소그래피(photolithography) 공정으로 포지티브(positive) 포토레지스트 패턴(4)을 형성한다.
도 2d는 건식 내지는 습식 식각을 이용하여 ZnO 반도체 시드층(3)을 부분 식각하는 단계를 도시한 것이다. 건식 식각의 경우 Cl2, CH2, Ar, H2, CH4, C2H6 등의 가스가 일정 비율 조합된 Cl2/Ar, CH2/H2, C2H6/H2, CH4/H2/Ar 등의 혼합 가스를 사용하여 에칭을 수행한다. 습식 식각의 경우 HCl, SO4 등의 에칭액의 농도 등을 조절하여 에칭 두께를 조절할 수 있다.
도 2e를 참조하면, 서클 타입으로 부분 식각된 부분에 Zinc nitrate hexahydrate(Zn(NO3)2xH2O)와 hexamethyleneteramine (HMTA;C6H12N4) 등의 화학 약품을 이용하여 바텀 업(bottom up) 방법으로 히팅 맨틀과 온도 제어기를 사용하여 저온 공정에서 측면으로 수평하게 정렬되어 성장된 ZnO 나노와이어(5)을 얻을 수 있다. 이때 사용되는 화학 약품에는 제약이 없으며 ZnO 핵 생성이 용이하면 가능하다. ZnO 나노와이어의 핵 생성을 용이하게 하기 위한 시드층(3)을 활용하고 화학 반응에 의한 액상법(수열 합성법)을 사용함으로써 저온, 대면적 공정에서도 우수한 결정면을 갖도록 나노와이어를 성장시킬 수 있다.
도 2f는 나노와이어 성장한 후에 아세톤 등의 용매를 사용하여 포지티브 포토레지스트 패턴(4)을 제거하는 단계를 도시한 것이다.
도 2g는 소스/드레인 전극(7,8)을 형성하기 위하여 포토리소그래피 공정을 활용하여 네가티브(negative) 포토레지스트 패턴(6)을 형성하는 단계를 도시한 것이다.
도 2h를 참조하면, 네가티브(negative) 포토레지스트 패턴(6)이 형성된 상태에서 소스/드레인 전극(7,8)을 형성하기 위하여 전자빔 증착 장비, 열 증착 장비 등을 이용하여 금속을 증착한다. 전극 층 두께는 제약이 따르지 않지만 전극 두께는 증착 장비의 파워와 시간 등을 통해 조절 가능하다. 포토레지스트는 아세톤 등 유기 용매를 이용하여 리프트 오프(lift off)하여 제거된다. 도 2h는 리프트 오프하여 제거된 후의 트랜지스터 구조체를 도시한 것이다.
도 2i는 전극 증착 장비를 사용하여 백 게이트 전극(9)을 증착하는 단계를 도시한 것이다. 백 게이트 전극(9)을 위한 금속에는 제약이 따르지 않지만, 니켈(Ni)/금(Au), 백금(Pt), 은(Ag) 등이 이용될 수 있다.
도 2j는 반도체 나노와이어을 채널층으로 갖는 트랜지스터의 전기적 특성에 영향을 줄 수 있는 외부의 다른 물질 또는 원소와의 반응을 차단하여 소자의 성능 저하를 최소화 시킬 수 있도록 절연성 폴리머를 이용하여 페시베이션 (passivation)을 수행한 공정을 도시한 것이다. 이때 사용하는 페시베이션 막(10) 물질은 poly(methyl methacrylate) (PMMA), polydimethylsiloxane (PDMS), 포토레지스터 등 절연성 고분자 및 SiO2, SiNHx, SiNx, Al2O3 등의 박막도 가능하다.
도 3a는 ZnO 시드층의 단면 결정에서 서클(circle) 형태로 수평 방향으로 측면 성장된 나노와이어의 전자현미경 사진이고, 도 3b 내지 도 3d는 도 3a의 확대된 전자현미경 사진이다.
도 4a는 소스/드레인 전극(7,8)을 형성하기 위해 은(Ag)을 전자빔 증착 장비를 이용하여 250 nm 의 두께로 증착한 서클 타입의 트랜지스터의 전자현미경 사진이다. 예를 들어, 가운데 서클이 소스/드레인 중 제1 전극이 되며, 중앙 서클 외곽의 도우넛 패턴 지역이 소스/드레인 중 제2 전극이 된다.
도 4b는 도 4a의 전자현미경 사진에서 우측 하단부의 전자현미경 사진이다. 소스와 드레인 사이에서 측면으로 정렬되어 성장된 ZnO 나노와이어를 확인할 수 있다. 도 4c는 도 4a의 전자현미경 사진에서 우측면의 전자현미경 사진이다. 소스와 드레인 사이에서 측면으로 정렬되어 성장된 나노와이어를 확인할 수 있다.
도 5a는 기판(1)을 백 게이트(9)로 이용하고 측면으로 수평하게 정렬되어 성장된 나노와이어(5)를 포함하는 트랜지스터의 전압-전류 측정 결과이며, 드레인 전압을 -20V에서 +20V까지 변화시키면서 측정한 드레인 전류값을 표시하고 있다. 도 5a에서 드레인 전압이 증가할수록 드레인 전류가 증가하는 것을 확인할 수 있다.
도 5b는 측면으로 수평하게 정렬되어 성장된 나노와이어(5)를 포함하는 트랜지스터의 전압-전류 측정 결과이며, 백 게이트 전압을 -20V에서 +20V까지 변화시키면서 측정한 드레인 전류값을 표시하고 있다. 도 5b에서 백 게이트 전압이 증가할수록 드레인 전류가 증가하는 것을 확인할 수 있다. 도 5b에서 안쪽에 도시된 전압-전류 그래프는 드레인 전압이 1.1V인 경우의 로그스케일에서의 전압-전류 측정값을 표시한 것이다.
본 실시예에 의한 박막 트랜지스터는 능동 매트릭스(active matrix) 구동 소자, RFID 태그, 전계 방출 디스플레이(field emission display) 등 외에도 저전력 소자가 필요한 전자/정보 통신 기기에 다양하게 응용할 수 있다.
또한 본 실시 예에 의한 디스플레이 소자는 다양한 디스플레이 전자기기에 적용될 수 있다. 예를 들어, 액정 프로젝터, 텔레비전, 전자수첩, 휴대전화, POS 단말기 등의 전자기기에 적용될 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
1: 기판 2: 절연층
3: 시드층 4: 포지티브 포토레지스트
5: 나노와이어 6: 네가티브 포토레지스트
7: 소스/드레인 중 제1 전극 8: 소스/드레인 중 제2 전극
9: 백 게이트 전극 10: 페시베이션된 박막층

Claims (2)

  1. 기판에 절연층을 형성하는 단계와,
    상기 절연층 위에 시드층을 형성하는 단계와,
    상기 시드층을 부분 식각하기 위한 식각 방지층을 상기 시드층에 도포하는 단계와,
    상기 시드층을 부분 식각하는 단계와,
    상기 식각된 시드층의 수평 방향으로 나노와이어를 측면 성장시키는 단계와,
    상기 식각 방지층을 제거하고 상기 시드층 위에 소스/드레인 중 제1 전극을 형성하는 단계와,
    상기 나노와이어에서 상기 시드층의 반대쪽에 소스/드레인 전극 중 제2 전극을 형성하는 단계를 포함하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 나노와이어는 화학 반응에 의한 액상법에 의해 성장되는 것을 특징으로 하는 나노와이어 반도체 채널층을 갖는 박막 트랜지스터의 제조 방법.

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