KR20090104372A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 수직으로 교차하는 절연막 패턴 사이에 금속 촉매층이 규칙적으로 배열되도록 함으로써, 후속 나노 와이어 성장 시 규칙적으로 배열된 금속 촉매층에 의해 상기 나노 와이어가 수직하게 성장할 수 있도록 한다.
그리고, 상기 절연막 패턴과 상기 금속 촉매층이 교번으로 배열되어 있으므로, 나노와이어가 성장되지 않은 부분의 금속 촉매층과 상기 나노 와이어 사이에 오믹 접촉(Ohmic Contact)이 형성된다. 또한, 상기 나노 와이어 양측의 저부에 상기 금속 촉매층이 남아, 소스 라인(Source Line)의 저항이 감소되는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR FORMING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 나노 와이어를 성장시켜 규칙적으로 배열하는 방법에 관한 것이다.
최근 반도체 소자가 고집적화되면서 수 나노미터에서 수십 나노미터의 직경을 가지며, 그 길이는 직경의 수십배 이상으로 긴 특성을 가지는 나노 와이어(Nano-Wire)를 성장시켜 패턴을 형성하는 방법이 연구되고 있다.
이러한 나노와이어는 금속적 특성과 반도체적인 특성을 모두 가지고 있어 기존의 벌크 구조에서 나타나는 일반적인 성질과 달리 다양한 전기적, 화학적, 물리적 및 광학적 특성을 나타낸다.
이러한 특성을 이용하여 더욱 미세하고 집적화된 소자들을 구현할 수 있다.
나노와이어의 제조 방법으로는 화학적 중합방법, 전기화학적 중합방법, 화학기상 증착 방법(Chemical vapor deposition, CVD), 탄소열환원법(carbothermal reduction) 등의 방법이 있다. 이 가운데 화학적 중합방법은 가장 많이 사용되고 있는 방법으로 고분자 나노와이어의 대량 생산이 가능하며, 이에 의해 중합된 고분자 나노와이어는 다시 용매에 녹여 박막이나 스핀 캐스팅(spin casting) 방법 등으 로 시료를 제작하고 화학적 도핑 방법을 통해 전기적인 성질을 조절할 수 있다.
전기화학적 중합방법은 전해질 용액 속에 있는 단량체들이 전기장 내에서 라디칼(radical)을 형성하여 한쪽 전극으로 이동하면서 중합되는 방법으로 시료의 표면에 비교적 얇은 박막을 형성하는데 주로 이용되어 왔으며, 화학 중합시료와의 비교 대상으로 많이 연구되어 왔다.
또한, 화학기상 증착 방법은 최근에 등장한 방법으로 고진공에서 반도체 물질을 기판(substrate) 위에 증착하여 나노와이어를 합성하는 방법으로, 상기와 같은 나노와이어 제조 방법을 이용하여 반도체 소자의 미세 패턴을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 실리콘 기판 상부에 금속 촉매층을 얇게 증착시킨 후 어닐링(Annealing)을 통해 나노 와이어를 수직으로 성장시키는 방법이 사용되고 있는데, 이는 상기 나노 와이어를 개별적으로 선택할 수 없어 규칙적인 배열이 불가능하며, 소스 라인(Source Line)의 저항이 커서 고집적 소자를 구현하기 어려운 문제점이 있다.
본 발명은 수직으로 교차하는 절연막 패턴 사이에 금속 촉매층이 규칙적으로 배열되도록 함으로써, 후속 나노 와이어 성장 시 규칙적으로 배열된 금속 촉매층에 의해 상기 나노 와이어가 수직하게 성장할 수 있도록 한다.
그리고, 상기 절연막 패턴과 상기 금속 촉매층이 교번으로 배열되어 있으므로, 나노와이어가 성장되지 않은 부분의 금속 촉매층과 상기 나노 와이어 사이에 오믹 접촉(Ohmic Contact)이 형성된다.
또한, 상기 나노 와이어 양측의 저부에 상기 금속 촉매층이 남아, 소스 라인(Source Line)의 저항이 감소되는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
실리콘 기판 상부에 제 1 방향의 금속 촉매층 패턴을 형성하는 단계와,
상기 금속 촉매층 패턴을 마스크로 상기 실리콘 기판을 식각하여 리세스를 형성하는 단계와,
상기 리세스 포함하는 전체 상부에 절연막을 형성하는 단계와,
상기 절연막을 식각하여 상기 제 1 방향과 교차하는 제 2 방향의 절연막 패턴을 형성하며, 상기 절연막 패턴에 의해 상기 금속 촉매층 패턴이 규칙적으로 노출되는 단계와,
상기 금속 촉매층 패턴을 나노 핵으로 나노와이어를 성장시키는 단계를 포함하는 것을 특징으로 하고,
상기 금속 촉매층 패턴은 니켈(Ni), 코발트(Co), 철(Fe), 이트륨(Y), 란탄(La), 구리(Cu), 금(Au), 백금(Pt) 및 이들의 조합 중 어느 하나를 포함하는 것과,
상기 제 1 방향 및 제 2 방향은 서로 수직한 방향으로 교차하는 것과,
상기 절연막 패턴을 형성하는 단계는 상기 금속 촉매층 패턴에 의해 식각이 정지되는 것과,
상기 리세스에 절연막이 매립되는 것과,
상기 나노와이어는 에피텍셜 성장(Epitaxial Growth)하는 것과,
상기 나노와이어는 VLS(Vapor-Liquid-Solid) 공정 또는 VSS(Vapor-Solid -Solid) 공정을 진행하여 성장시키는 것과,
상기 나노 와이어를 성장시키는 단계는 어닐링 공정을 더 포함하는 것과,
상기 나노 와이어는 상기 금속 촉매층 패턴 상부에서 수직한 방향으로 성장하는 것과,
상기 나노와이어 성분은 3족과 5족 화합물 반도체 및 4족 반도체 원소인 것과,
상기 화합물 반도체는 Ga, In, Al 및 B을 포함하는 3족 원소 중 어느 하나와 N, P, As 및 Sb을 포함하는 5족 원소 중 어느 하나를 조합한 것과,
상기 4족 반도체 원소는 실리콘인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 수직으로 교차하는 절연막 패턴 사이에 금속 촉매층이 규칙적으로 배열되도록 함으로써, 후속 나노 와이어 성장 시 규칙적으로 배열된 금속 촉매층에 의해 상기 나노 와이어가 수직하게 성장할 수 있도록 한다.
또한, 상기 절연막 패턴과 상기 금속 촉매층이 교번으로 배열되어 있으므로, 나노와이어가 성장되지 않은 부분의 금속 촉매층은 상기 나노 와이어 사이에 오믹 접촉(Ohmic Contact)이 형성된다. 또한, 상기 나노 와이어 양측의 저부에 상기 금속 촉매층이 남아, 소스 라인(Source Line)의 저항이 감소되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 것으로, (ⅰ)은 사시도를 도시한 것이고, (ⅱ)은 상기 (ⅰ)의 X - X'에 따른 절단면을 도시한 단면도이고, (ⅲ)은 상기 (ⅰ)의 Y - Y'에 따른 절단면을 도시한 단면도이다.
도 1a 및 도 1b를 참조하면, 실리콘 기판(100) 상부에 일정 두께의 금속 촉매층(110)을 증착한다. 여기서, 금속 촉매층(110)은 니켈(Ni), 코발트(Co), 철(Fe), 이트륨(Y), 란탄(La), 구리(Cu), 금(Au), 백금(Pt) 및 이들이 조합 중 어느 하나를 포함한다.
다음에, 금속 촉매층(110)을 패터닝하여 금속 촉매층 패턴(110a)을 형성한다. 여기서, 금속 촉매층 패턴(110a)은 복수개의 라인(Line) 형태로 형성하며, 서로 평행한 방향을 갖도록 형성하는 것이 바람직하다.
이때, 금속 촉매층(110)은 광 노광 공정, 전자빔(E-Beam) 노광 공정 또는 나노 임프린트(Nano-Imprint) 노광 공정 등의 방법을 이용하여 패터닝(Patterning)할 수 있다.
도 1c를 참조하면, 금속 촉매층 패턴(110a)을 마스크로 실리콘 기판(100)을 식각하여 리세스(105)를 형성한다.
도 1d를 참조하면, 리세스(105)를 포함하는 전체 상부에 절연막(120)을 형성한다. 이때, 절연막(120)은 리세스(105)를 완전히 매립하고, 금속 촉매층 패턴(110a) 상측이 오픈되지 않도록 금속 촉매층 패턴(110a)의 상측보다 높게 형성한다.
도 1e를 참조하면, 절연막(120) 상부에 금속 촉매층 패턴(110a)과 교차하는 방향으로 서로 평행한 복수 개의 감광막 패턴(미도시)을 형성한다.
다음에, 상기 감광막 패턴(미도시)을 마스크로 절연막(120)을 식각하여 절연막 패턴(120a)을 형성한다. 여기서, 절연막 패턴(120a)은 금속 촉매층 패턴(110a) 과 수직하게 교차되도록 형성하는 것이 바람직하다.
이때, 절연막 패턴(120a)을 형성하기 위한 식각 공정 시 금속 촉매층 패턴(110a)이 식각 정지막 역할을 하여 금속 촉매층 패턴(110a)이 노출되면서 식각이 정지된다. 즉, 절연막 패턴(120a) 형성 후 금속 촉매층 패턴(110a)이 노출된다.
도 1e (ⅱ)을 참조하여 더욱 자세히 설명하면, 금속 촉매층 패턴(110a) 상부에 라인 형태의 절연막 패턴(120a)이 형성되어 있고, 절연막 패턴(120a) 사이에 금속 촉매층 패턴(110a)의 일부가 노출되어 있다.
그리고, 도 1e (ⅲ)을 참조하면, 절연막 패턴(120a) 형성 공정 시 금속 촉매층 패턴(110a)이 식각 정지막 역할을 하였으므로, 금속 촉매층 패턴(110a)과 수직한 방향으로 교차하는 절연막 패턴(120a)을 제외한 부분은 금속 촉매층 패턴(110a)과 동일한 높이가 될때까지 식각된다.
따라서, 금속 촉매층 패턴(110a) 사이에 절연막 패턴(120a)이 매립되어 있는 것을 알 수 있다.
따라서, 도 1e (ⅰ)의 사시도를 참조하면, 금속 촉매층 패턴(110a) 상부에 형성된 절연막 패턴(120a)과 금속 촉매층 패턴(110a) 사이에 매립되어 있는 절연막 패턴(110a)이 서로 수직한 방향으로 교차하고 있다.
따라서, 그 사이에 금속 촉매층 패턴(110a)이 규칙적으로 노출되어 있는 것을 알 수 있다.
도 1f를 참조하면, 절연막 패턴(120a)에 의해 노출된 금속 촉매층 패턴(110a)을 나노 핵으로 하여 나노 와이어(130)을 성장시킨다.
이때, 나노 와이어(130)는 구형 또는 타원형 단면을 가지며, 에피택셜 성장을 한다.
여기서, 나노 와이어(130)는 VLS(Vapor-Liquid-Solid) 또는 VSS(Vapor-Solid -Solid) 공정을 진행하여 성장시킬 수 있으며, 상기 VLS(Vapor-Liquid-Solid) 또는 VSS(Vapor-Solid -Solid) 공정은 반응로 내에서 진행할 수 있다.
나노 와이어(130) 성분은 3족과 5족 화합물 반도체 또는 4족 반도체 원소인 것이 바람직하며, 더 바람직하게는 GaP 원소 또는 실리콘 원소이다.
상기 3족과 5족 화합물 반도체는 Ga, In, Al 및 B을 포함하는 3족 원소 중 어느 하나와 N, P, As 및 Sb을 포함하는 5족 원소 중 어느 하나의 조합이며, 그 예로, GaN 및 InP등이 있다.
또한, 상기 4족 반도체 원소는 실리콘이다.
이때, 실리콘 원소를 포함하는 가스를 이용하면 실리콘 나노 와이어가 성장되고, Ga 원소 및 N 원소를 포함하는 가스를 이용하면 GaN 나노 와이어가 성장된다.
즉, 상기 반응로 내의 가스 분위기에 따라 실리콘 나노 와이어 또는 GaN 나노 와이어를 성장시킬 수 있다.
그리고, 나노 와이어(130) 성장 시 어닐링(Anealing) 공정을 추가적으로 진행할 수도 있다.
상기와 같이, 서로 교차하는 절연막 패턴 사이에 금속 촉매층을 규칙적으로 배열함으로써, 후속 나노 와이어 성장 시 규칙적으로 배열된 금속 촉매층에 의해 상기 나노 와이어가 수직하게 성장할 수 있다.
그리고, 상기 절연막 패턴과 상기 금속 촉매층이 교번으로 배열되어 있으므로, 나노와이어가 성장되지 않은 부분의 금속 촉매층은 절연막 패턴에 의해 오픈되지 않게 된다. 따라서, 소스 라인(Source Line)의 저항이 감소된다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도 및 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 실리콘 기판 105 : 리세스
110 : 금속 촉매층 110a : 금속 촉매층 패턴
120 : 절연막 120a : 절연막 패턴
130 : 나노 와이어

Claims (11)

  1. 실리콘 기판 상부에 제 1 방향의 금속 촉매층 패턴을 형성하는 단계;
    상기 금속 촉매층 패턴을 마스크로 상기 실리콘 기판을 식각하여 리세스를 형성하는 단계;
    상기 리세스 포함하는 전체 상부에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 제 1 방향과 교차하는 제 2 방향의 절연막 패턴을 형성하며, 상기 절연막 패턴에 의해 상기 금속 촉매층 패턴이 규칙적으로 노출되는 단계; 및
    상기 금속 촉매층 패턴을 나노 핵으로 나노와이어를 성장시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 촉매층 패턴은 니켈(Ni), 코발트(Co), 철(Fe), 이트륨(Y), 란탄(La), 구리(Cu), 금(Au), 백금(Pt) 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 방향 및 제 2 방향은 서로 수직한 방향으로 교차하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 절연막 패턴을 형성하는 단계는 상기 금속 촉매층 패턴에 의해 식각이 정지되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 나노와이어는 에피텍셜 성장(Epitaxial Growth)하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 나노와이어는 VLS(Vapor-Liquid-Solid) 공정 또는 VSS(Vapor-Solid -Solid) 공정을 진행하여 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 나노 와이어를 성장시키는 단계는 어닐링 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 나노 와이어는 상기 금속 촉매층 패턴 상부에서 수직한 방향으로 성장 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 나노와이어 성분은 3족과 5족 화합물 반도체 및 4족 반도체 원소인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 화합물 반도체는 Ga, In, Al 및 B을 포함하는 3족 원소 중 어느 하나와 N, P, As 및 Sb을 포함하는 5족 원소 중 어느 하나를 조합한 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 4족 반도체 원소는 실리콘인 것을 특징으로 하는 반도체 소자의 제조 방법.
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