KR100495866B1 - 어레이 구조의 분자 전자 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 분자자기조립(Molecular Self-Assembled)법이나 랭무어-블로짓 (Langmuir-Blodgett)법 등으로 형성한 단분자 박막(monolayer)을 전자 활성층(electroactive layer)으로 이용하는 분자 전자 소자(molecular electronics devices)에 관한 것으로, 금속-분자-금속이 수직 구조를 이루며 어레이(array) 형태로 구현이 가능한 분자 전자 소자 및 그 제조 방법을 제공한다. 본 발명은 기존의 방법으로 제작하기 어려운 어레이 형태의 소자를 용이하게 제조할 수 있도록 하며, 랭무어-블로짓(LB) 박막과 자기조립 박막 모두에 적용이 가능하다. 상, 하부 전극 사이에 소정의 기능기를 갖는 단분자 박막이 삽입된 분자 전자 소자는 분자의 특성에 따라 분자 다이오드, 분자 스위치, 분자 트랜지스터 등으로 작동될 수 있으며, 고집적 메모리 소자 및 논리 소자에도 적용이 가능하다. 또한, 얇은 박막과 유기물의 특징을 이용하면 유연한 전자 회로 소자(flexible electronic device)에도 적용이 가능하다.

Description

어레이 구조의 분자 전자 소자 및 그 제조 방법 {Array-type molecular electronic device and method of fabricating the same}
본 발명은 소정의 기능기를 갖는 분자의 전기적 특성을 이용하는 분자 전자 소자에 관한 것으로, 더욱 상세하게는 분자 다이오드, 분자 스위치, 분자 트랜지스터 등으로 작동될 수 있으며, 고집적 메모리 소자, 논리 소자, 유연한 전자 회로 소자에도 적용이 가능한 어레이 구조의 분자 전자 소자 및 그 제조 방법에 관한 것이다.
반도체 산업의 발달에 따라 전자회로 요소를 최소화하여 고집적화를 이루고자 하는 노력이 계속되고 있으나, 물리적 한계와 생산 비용의 증가로 인해 축소기술에 의한 성능 개선의 한계에 도달하고 있는 실정이다. 이러한 한계를 극복하기 위한 하나의 방편으로 최근들어 나노 크기의 분자를 전자 소자에 적용하고자 하는 노력이 진행되고 있다.
기존의 나노 반도체 소자는 다양하고 정교한 광 묘화(lithography) 기술을 이용한 "탑 다운(Top down)" 공정으로 제작된다. 그러나 반도체 소자의 초고집적화에 따른 선폭의 감소로 인해 여러가지 기술적인 문제가 발생되고 제조 공정의 기술적인 측면에서도 한계를 보이고 있다. 선폭이 100 나노미터(㎚) 이하로 감소되면 양자 효과가 크게 나타나며, 고밀도로 집적되어 있는 소자들로부터 방출되는 열의 영향으로 소자가 열화되는 등의 문제점들이 예측되고 있다. 더욱이 이러한 기술적인 문제가 해결된다 하더라도 향후 초고집적 반도체 칩을 생산하기 위해서는 제조 장비나 시설에 천문학적인 경비를 투자해야 하기 때문에 현재의 방식으로 나노 반도체 소자를 제조하는 것은 경제적이지 못하다는 결론을 얻을 수 있다.
이에 반하여, 분자 전자 소자는 원자 또는 분자 수준에서 소자를 조립하는 "버톰 업(Bottom up)" 공정으로 제작된다. 소정의 기능기를 갖는 원자나 분자는 설계 및 화학적 합성을 통해 제조가 가능하며, 제조 과정에서 각 분자의 구조를 정확하고 균일하게 제어할 수 있다. 이와 같이 제조된 분자는 자체가 이미 나노 미터 정도의 크기를 가지므로 이를 사용하면 나노 전자 소자를 용이하게 제조할 수 있다. 또한, 자기조립법이나 랭무어-블로짓법 등을 이용하여 한번의 공정으로 전극 위에 단분자 박막을 형성할 수 있으므로 제조 공정 측면에서 더 유리하며 경제적이다.
도 1a 및 도 1b는 종래 분자 전자 소자의 일예를 설명하기 위한 단면도이다.
종래에는 도 1a에 도시된 바와 같이 실리콘 기판(1)의 양면에 실리콘 질화막(2 및 3)을 각각 형성한다. 그리고 일면의 실리콘 질화막(2)과 실리콘 기판(1)을 식각하여 나노홀(4)을 형성한 후 다른 면의 실리콘 질화막(3)을 반응성 이온 식각(RIE) 공정으로 식각하여 비아홀(5)을 형성한다. 도 1b에 도시된 바와 같이 상기 비아홀(5) 내에 금(Au)을 증착하여 하부 전극(6)을 형성한 후 자기조립 방법으로 분자층(7)을 형성하고 상기 나노홀(4) 내에 티타늄(Ti; 8b)과 금(8a)을 증착하여 상부 전극(8)을 형성한다.
상기와 같이 실리콘 질화막(silicon nitride) 멤버레인에 나노홀을 형성하고, 나노홀에 하부 전극과 분자층을 형성하는 제조 기술은 Reed 등에 의하여 발표되었다 [Reed Mark A., "Molecular Sscale Electronic Devices", WO 0127972 A2 (2001.4.19) 참조, J. Chen, "Large On-Off Ratio Negative Differential Resistance in a Molecular Electronic Device", Science, vol. 268, pp. 1550-1552, 1999 참조].
상기와 같은 구조에서 나노홀의 하부 직경이 30nm 정도일 때 자기조립 박막의 결함이 최소화될 수 있다고 발표되었다. 그러나 상기 도 1의 구조는 하나의 분자 소자를 제조하여 특성을 관측하는 데는 유리하지만, 여러 개의 소자를 한번에 제작하여 집적화할 경우에는 공정이 복잡하기 때문에 수율 및 신뢰성 감소 등의 문제가 예상된다.
따라서 본 발명은 절연막에 나노 비아홀을 어레이 형태로 형성하고, 각 나노 비아홀에 분자층을 삽입하므로써 어레이 소자의 구현이 용이하며 구조적으로 안정된 어레이 구조의 분자 전자 소자 및 그 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 분자 전자 소자는 기판과, 상기 기판 상에 형성된 다수의 하부 전극과, 상기 하부 전극이 노출되도록 다수의 비아홀이 형성된 절연층과, 상기 각 비아홀 내에 삽입된 분자 박막과, 상기 분자 박막을 포함하는 상기 절연층 상에 형성된 다수의 상부 전극을 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 분자 전자 소자의 제조 방법은 기판 상에 하부 전극을 형성한 후 상기 하부 전극을 패터닝하는 단계와, 상기 전체 상부면에 절연층을 형성한 후 상기 절연층을 패터닝하여 상기 하부 전극의 소정 부분이 노출되도록 다수의 비아홀을 형성하는 단계와, 상기 각 비아홀 내에 소정의 기능기를 갖는 분자를 삽입하여 분자 박막을 형성하는 단계와, 상기 분자 박막을 포함하는 전체 상부면에 상부 전극을 형성한 후 상기 상부 전극을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
상기 기판은 실리콘, 화합물 반도체, 유리 또는 플라스틱으로 이루어지며, 상기 절연층은 실리콘 산화막 또는 유기 절연막인 것을 특징으로 한다.
상기 비아홀은 상부가 하부보다 넓은 사발 형태로 형성되며, 수 내지 수백 ㎚의 크기로 형성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 어레이 구조의 분자 전자 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 실리콘 또는 화합물 반도체 기판(21) 위에 기판 절연층(22)을 형성한 후 그 상부에 하부 전극(23)을 형성하고 도 3a 및 도 3b에 도시된 바와 같이 전자빔 묘화로 하부 전극(23)을 패터닝한다.
상기 기판 절연층(22)으로는 열성장(thermally grown) 혹은 화학기상증착(CVD) 방법으로 형성한 실리콘 산화막(SiO2)이나 실리콘 질화막을 사용한다. 상기 하부 전극(23)은 티타늄(Ti; 23a)과 금(23b)을 순차적으로 증착하여 형성하는데, 분자자기조립 박막의 형성을 위해 증착 시에는 고온 처리, 증착 후에는 급속열처리(Rapid Thermal Annealing; RTA)나 수소 가스 연소 장치(hydrogen torch)를 이용한 열처리를 실시하여 〈10Å 정도의 평탄도를 유지하도록 한다.
본 발명의 다른 실시예로서, 플라스틱이나 유리로 이루어진 기판(21)을 사용하는 경우 상기 기판 절연층(22)을 형성하지 않아도 된다.
도 2b를 참조하면, 평탄도가 유지되는 상기 하부 전극(23) 위에 상부 전극과의 단락회로가 형성되는 것을 방지하기 위해 절연층(24)을 형성한다. 상기 절연층(24)으로는 무기 또는 유기 절연막을 사용하는데, CVD 방법으로 형성한 실리콘 산화막(SiO2) 또는 실리콘 아크릴레이트 혹은 폴리이미드 등을 사용할 수 있다. 추후 삽입될 분자의 길이가 20Å 정도의 두께로 형성될 것임을 고려하여 절연층(24)의 두께를 최대한 얇게 형성하되, 상, 하부 전극을 통한 전압 파괴가 일어나지 않을 정도의 두께를 가지도록 한다. 예를 들어, 실리콘 산화막(SiO2)인 경우 500Å의 두께로 형성하고, 유기 절연막인 경우 200 내지 500Å의 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 상기 절연층(24) 상에 PMMA(Polymethyl Methacrylate)를 코팅한 후 전자빔 노광 및 현상 공정으로 약 100nm 정도의 홀 패턴(도시안됨)을 형성한다. 상기 홀 패턴을 마스크로 이용한 반응성 이온식각(Reactive Ion Etch; RIE) 공정으로 노출된 부분의 절연층(24)을 식각하여 상기 하부 전극(23)의 소정 부분이 노출되도록 나노 비아홀(25)을 형성한다. 이 때 상기 나노 비아홀(25)은 도 4a 및 도 4b에 도시된 바와 같이 상부가 하부보다 넓은 사발 모양(bowl shape)으로 형성하는데, 상기 반응성 이온식각(RIE) 조건을 조절하면 노출되는 하부 전극(23)의 직경이 50 내지 30nm 정도가 되도록 할 수 있다. 도 4a 및 도 4b는 반응성 이온식각(RIE) 공정으로 형성한 나노 비아홀(25)의 AFM 이미지이다.
본 발명은 절연층(24)을 형성한 후 전자빔 묘화로 나노 비아홀(25)을 도 3a 및 도 3b에 도시된 바와 같이 어레이 형태로 형성하므로써 웨이퍼 단위의 공정으로 대량 제작이 가능하다. 또한 반응성 이온식각(RIE)동안 하부 전극(23)의 표면이 일부 식각되기 때문에 하부 전극(23)의 평탄도를 더욱 양호하게 유지시킬 수 있다.
도 2d를 참조하면, 자기조립법이나 랭무어-블로짓(LB)법 등으로 나노 비아홀(25)에 소정의 기능기를 갖는 분자를 삽입하여 안정하고 균일한 단분자 박막(26)을 형성한다. 상기 나노 비아홀(25)이 형성된 기판(21)을 티올기를 가진 분자가 용해된 용액에 침지시키고 적당한 시간이 지나면 나노 비아홀(25) 내에 자기조립 박막(26)이 형성되는데, 전기적으로 활성을 가진 분자와 절연체로 작용하는 알칸 티올을 혼합하여 사용하면 혼합 자기조립 박막을 형성할 수 있다.
이 때 비아홀(25)의 고정된 크기에서 활성 분자(전도성 분자)의 밀도를 줄이기 위해 절연 특성을 갖는 알칸 티올기의 분자를 먼저 삽입한 후 연속적으로 절연성 분자들 사이에 활성 분자를 삽입하는 것이 바람직한데, 이 경우 단일 전도성 분자의 특성에 가까운 전기적 특성을 정밀하게 측정할 수 있다. 따라서 기본적으로 형성된 결함 사이트(defect site)에 활성 분자가 삽입되어 분자의 밀도가 감소되도록 함으로써 단일 분자의 특성을 보다 세밀하게 측정할 수 있게 된다.
도 2e를 참조하면, 상기 단분자 박막(26)을 포함하는 전체 상부면에 티타늄(Ti; 27a)과 금(27b)을 증착하여 상부 전극(27)을 형성한다. 이 때 증착 온도를 저온(<77K)으로 유지시키면 금속 입자들이 분자 표면에 증착되면서 열 에너지와 운동 에너지를 소멸하기 때문에 금속 원자들이 단분자 박막(26) 표면에 축적되면서 내부로 침투되어 전기적인 단락을 일으키는 현상이 방지된다. 금 원자들이 분자층으로 확산되는 것을 방지하기 위하여 티타늄(Ti; 27a)을 먼저 증착하고 이어서 금(27b)을 증착하는 것이 바람직하다.
이 후 상기 상부 전극(27) 위에 포토레지스트를 도포한 후 소정의 마스크를 사용하여 포토레지스트를 패터닝하고, 패터닝된 포토레지스트 패턴을 마스크로 이용한 이온 밀링(ion milling)으로 도 3a 및 도 3b와 같이 상부 전극(27)을 패터닝한다. 도 3a 및 도 3b는 하부 전극(23)과 상부 전극(27)이 매트릭스(Matrix) 형태로 구성된 어레이 구조의 일 예를 도시한다.
도 5a 및 도 5b는 스탭퍼(stepper) 장비를 사용하여 패터닝한 하부 전극(23)과 상부 전극(27)의 배열을 도시한다.
본 발명에서는 하기의 화학식 1 내지 화학식 6과 같은 구조의 분자를 사용하거나, 또는 상기 화학식 1 내지 화학식 6 중 어느 하나의 분자와 하기의 화학식 7의 분자를 적절히 혼합하여 사용할 수 있다.
CH3 - (CH2)n - SH
여기서, n은 7 내지 18 중 하나이다.
종래에는 도 1a 및 도 1b에 도시된 바와 같이 멤스(MEMS) 기술을 활용하여 박막(membrane)에 나노홀을 형성하고, 나노홀 내에 분자를 삽입하여 분자 전자 소자를 제조하였다. 그러나 이러한 기술은 고가의 장비를 필요로 하고, 제조 공정도 복잡하여 메모리 소자 혹은 논리회로 칩의 제작에는 적용하기에 어려움이 있다.
이에 본 발명은 어레이 형태로 구현이 가능하고 제조가 용이하며 안정적인 구조를 갖는 MIM 구조의 분자 전자 소자를 제공한다. 본 발명은 도 5a 및 도 5b에 도시된 바와 같이 하부 전극 및 절연층 형성, 그리고 전자빔 묘화(e-beam lithography) 공정을 위한 정렬마크(align mark) 노출 공정까지의 일련의 과정을 스탭퍼 장비를 이용하여 진행하기 때문에 기존의 일반적인 콘택 정렬기(contact aligner)에서 발생할 수 있는 마스크의 오정렬 또는 틀어짐 현상을 방지할 수 있다. 따라서 공정의 정밀도와 생산성을 향상시킬 수 있으며, 제조 시간을 감소시켜 자동화되고 집적화된 분자 전자 소자를 제작할 수 있도록 한다.
상기 분자 전자 소자는 상기 하부 전극(23)과 상부 전극(27)에 소정의 전압을 인가하면 상기 비아홀(25) 내에서 분자를 통한 전자의 이동이 발생되고, 전자가 국부적으로 뭉치거나 펼쳐지도록 하면 그에 따른 전류의 변화가 발생된다. 따라서 나노 비아홀(25)의 크기를 정확히 제어하는 것이 중요한데, 본 실시예에서는 나노 비아홀(25)이 정확하게 형성되었는 지를 확인하기 위해 비아홀(25)에 분자를 삽입하지 않은 상태에서 상부 전극(27)과 하부 전극(23)을 통해 전류를 흘리고 특성을 측정하였다. 그 결과 50Ω이하의 낮은 저항값을 나타내어 나노 비아홀이 확실히 형성되었음을 확인할 수 있었다.
도 6은 본 발명에 따라 제조된 분자 전자 소자들의 전류-전압 특성을 측정한 그래프로서, 대부분의 소자들이 다이오드와 같은 정류 특성을 나타내었다. 선 a는 화학식 4의 분자 구조를 갖는 소자이고, 선 b는 화학식 3의 분자 구조를 갖는 소자이며, 선 c는 화학식 4 및 7의 혼합된 분자 구조를 갖는 소자를 나타낸다. 다이오드 특성을 나타내는 어레이로 구성된 분자 전자 소자들은 AND, OR 등의 논리회로에 이용될 수 있음으로 일반적인 논리회로의 구현이 가능해진다.
도 7은 본 발명에 따라 제조된 분자 전자 소자들의 NDR 전류-전압 특성을 측정한 그래프로서, 양극(±) 전압을 인가하는 경우 PVR(Peak to Valley Ratio)은 14:1 정도로 나타났고, NDR은 -90μΩcm2의 전류-전압 특성을 보였다. 전압을 연속적으로 인가할 경우 NDR 특성은 점차 사라지고 다이오드 특성을 나타내는 분자의 특성도 본 발명의 실시예에 포함된다.
상술한 바와 같이 본 발명은 간단한 상, 하부 수직 구조를 가지고 고집적화에 유리한 분자 전자 소자 어레이의 제작 공정을 제공하며, 사용하는 분자의 특성에 따라 분자 다이오드, 분자 스위치 및 분자 트랜지스터 등으로 동작하여 고집적 메모리 및 논리 소자에 적용 가능한 분자 소자를 제공한다. 또한, 플라스틱 등으로 이루어진 기판을 사용하면 유연한 전자 회로 소자를 제작할 수 있으며, 이 경우 스마트 카드, 고주파 리더기(RF reader), 전자 주민증, 지능형 ID 칩 등에 적용이 가능하다.
도 1a는 종래의 분자 전자 소자를 설명하기 위한 단면도.
도 1b는 도 1a의 "A" 부분의 확대 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 분자 전자 소자의 제조 방법을 설명하기 위한 단면도.
도 3a는 본 발명에 따른 분자 전자 소자의 구조를 도시한 사시도.
도 3b는 도 3a의 A1 - A2 부분을 절취한 단면 사시도.
도 4a 및 도 4b는 도 2c에 도시된 나노 비아홀의 AFM 이미지.
도 5a 및 도 5b는 스탭퍼 장비를 사용하여 패터닝한 하부 전극과 상부 전극의 배열을 도시한 평면도.
도 6은 본 발명에 따라 제조된 분자 전자 소자들의 전류-전압 특성을 측정한 그래프.
도 7은 본 발명에 따라 제조된 분자 전자 소자들의 NDR 전류-전압 특성을 측정한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1, 21: 기판 2, 3: 실리콘 질화막
4: 나노홀 5: 비아홀
6, 23: 하부 전극 7: 분자층
8, 27: 상부 전극 8b, 23a, 27a: 티타늄
8a, 23b, 27b: 금 22: 기판 절연층
24: 절연층 25: 나노 비아홀
26: 단분자 박막

Claims (14)

  1. 기판과,
    상기 기판 상에 형성된 다수의 하부 전극과,
    상기 하부 전극이 노출되도록 다수의 비아홀이 형성된 절연층과,
    상기 각 비아홀 내에 삽입된 분자 박막과,
    상기 분자 박막을 포함하는 상기 절연층 상에 형성된 다수의 상부 전극을 포함하는 것을 특징으로 하는 분자 전자 소자.
  2. 제 1 항에 있어서, 상기 기판은 실리콘, 화합물 반도체, 유리 또는 플라스틱으로 이루어진 것을 특징으로 하는 분자 전자 소자.
  3. 제 1 항에 있어서, 상기 비아홀은 상부가 하부보다 넓은 사발 형태로 형성되며, 수 내지 수백 ㎚의 크기로 형성된 것을 특징으로 하는 분자 전자 소자.
  4. 제 1 항에 있어서, 상기 절연층은 CVD 방법으로 형성한 무기 또는 유기 절연막인 것을 특징으로 하는 분자 전자 소자.
  5. 제 1 항에 있어서, 상기 분자 박막은 유기 반도체 소재로 이루어지며, 상기 유기 반도체 소재는 하기의 화학식 8 내지 13 중 어느 하나의 분자 또는 하기 화학식 8 내지 13 중 어느 하나의 분자와 하기의 화학식 14의 분자가 혼합된 것을 특징으로 하는 분자 전자 소자.
    CH3 - (CH2)n - SH
    n은 7 내지 18 중 하나이다.
  6. 제 1 항에 있어서, 상기 하부 전극과 상부 전극이 매트릭스 형태로 배열된 것을 특징으로 하는 분자 전자 소자.
  7. 제 1 항에 있어서, 상기 하부 전극과 기판 사이에 형성된 기판 절연층을 더 포함하는 것을 특징으로 하는 분자 전자 소자.
  8. 기판 상에 하부 전극을 형성한 후 상기 하부 전극을 패터닝하는 단계와,
    상기 전체 상부면에 절연층을 형성한 후 상기 절연층을 패터닝하여 상기 하부 전극의 소정 부분이 노출되도록 다수의 비아홀을 형성하는 단계와,
    상기 각 비아홀 내에 소정의 기능기를 갖는 분자를 삽입하여 분자 박막을 형성하는 단계와,
    상기 분자 박막을 포함하는 전체 상부면에 상부 전극을 형성한 후 상기 상부 전극을 패터닝하는 단계를 포함하는 것을 특징으로 하는 분자 전자 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 하부 전극은 티타늄과 금을 증착하여 형성하되, 증착 과정 및 증착 후에 열처리하여 소정의 평탄도가 유지되도록 하는 것을 특징으로 하는 분자 전자 소자의 제조 방법.
  10. 제 8 항에 있어서, 상기 절연층은 상기 상부 및 하부 전극을 통한 절연파괴가 일어나지 않는 두께의 유기 절연물로 이루어지며, 상기 유기 절연물은 CVD 실리콘 산화막 또는 실리콘 질화막, 실리콘 아크릴레이트 또는 폴리이미드인 것을 특징으로 하는 분자 전자 소자의 제조 방법.
  11. 제 8 항에 있어서, 상기 분자 박막은 자기조립법이나 랭무어-블로짓법으로 형성하는 것을 특징으로 하는 분자 전자 소자의 제조 방법.
  12. 제 8 항에 있어서, 상기 분자 박막은 알칸 티올기가 있는 절연성 분자를 삽입한 후 상기 절연성 분자들 사이에 원하는 전도성 분자를 삽입하여 형성하는 것을 특징으로 하는 분자 전자 소자의 제조 방법.
  13. 제 8 항에 있어서, 상기 분자 박막은 혼합 자기조립 박막인 것을 특징으로 하는 분자 전자 소자의 제조 방법.
  14. 제 8 항에 있어서, 상기 상부 전극은 금으로 형성하며, 상기 금 증착시 상기 기판을 77K 이하의 온도로 유지시키는 것을 특징으로 하는 분자 전자 소자의 제조 방법.
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