KR100957647B1 - 나노크기 장치 - Google Patents

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Abstract

나노크기 장치(10, 20, 30, 60)와 그 제조 방법(40, 50, 70)은 (111) 수직 측벽(14a, 22e, 34a, 64a)을 구비한 나노선(14, 24, 34, 64)을 제공한다. 나노크기 장치는 [110] 방향으로 연마된 절연체 상 반도체 기판(12, 22, 32, 62)과, 나노선, 나노선(24, 34)의 대항하는 끝단에 위치한 전기 콘택(26, 35)을 구비한다. 방법(40, 50, 70)은 반도체층(22a, 32a) 내의 한 쌍의 아일랜드(22f, 43f) 사이에 확장되는 나노선(24, 34)을 형성(44, 54)하기 위해 절연체 상 반도체 기판의 반도체층(12a, 22a, 32a, 62a)을 에칭(42, 52, 72)하는 단계를 포함한다. 방법(50)은 전기 콘택(26, 36)을 형성하기 위해 한 쌍의 아일랜드 상에 전기적 전도 물질을 증착(56)하는 단계를 더 포함한다. 나노-pn 다이오드(60)는 제 1 나노-전극으로서의 나노선(64), 나노선(64) 상에 수직으로 스택된 pn-정션(66), 그리고 pn-정션의 (110) 수평 평면 끝단 상의 제 2 나노-전극(68)을 포함한다. 나노-pn 다이오드(60)는 절연체 상 반도체 기판(62) 상의 다이오드 어레이로 제조될 수도 있다.

Description

나노크기 장치{NANOWIRE DEVICE WITH (111) VERTICAL SIDEWALLS AND METHOD OF FABRICATION}
본 발명은 나노기술 및 나노크기 구조물의 제조에 관한 것이다. 특히, 본 발명은 습식 화학적 에칭을 이용하여 나노선(nanowire) 및 나노선을 갖는 장치를 제조하는 것에 관한 것이다.
초기 이후로 반도체 기술과 조화되는 경향은 장치의 크기는 점점 더 작아지고 장치의 밀도는 점점 더 높아지고 있다는 것이다. 그 결과, 최근에 폭발적인 증가세를 보여주고 있으며 상당한 관심을 불러일으키고 있는 반도체 기술 영역은 나노기술이다. 나노기술은 소위 나노크기 구조물의 제조 및 응용에 관한 것으로, 이러한 구조물은 종래의 반도체 구조물보다 대개 50 내지 100 배 정도 더 작은 크기를 갖는다. 전형적으로, 반응이온에칭(RIE)과 같은 건식 에칭과 결합된 나노-임프린팅(imprinting) 또는 e-빔 패터닝이 나노크기 구조물에 사용된 기법이다.
그러나 e-빔 리소그래피는 느리기 때문에 높은 수율 또는 생산 상황에서는 한정적으로 사용된다. 또한, e-빔 리소그래피는 나노크기 범위에서는 한정된 해상도를 갖는다. 나노-임프린팅이 실행 가능한 반면, 그와 함께 사용되는 RIE 공정은 결정 디그러데이션(degradation)을 일으키고, 패턴의 측벽에서 표면 조도(roughness)를 유도하고, 금속 이온으로 나노 구조물을 오염시키는 금속 마스크를 사용한다. 또한, 종래의 RIE 공정은 제조된 나노 구조물의 크기에 한계를 부과하는 경향이 있다. 예를 들어, RIE 에칭에 사용된 마스크는, 마스크가 절대적으로 정확한 라이팅(writing)을 갖는 마이크로 크기에서도 거친 상태로 남아있기 때문에 나노 패턴의 측벽 조도를 발생시키거나 심지어 악화시킨다.
e-빔 패터닝과 사용되던 나노-임프린팅과 사용되던, RIE 공정에 의해 제조된 나노 구조물의 측벽 상에 주어진 표면 조도는 나노크기에서는 받아들여질 수 없다. 예를 들어, 그러한 표면 조도는 나노 구조물의 성능 및 신뢰성과 충돌하여 예를 들어 나노선 간의 스페이스 또는 피치(pitch)와 같은 나노 구조 설계를 제한한다. 또한, RIE를 갖는 나노-임프린팅 또는 e-빔 패터닝을 사용하는 나노 구조물의 제조는 시간 낭비이다. 그러므로 종래와 같이 제조된 나노 구조물이 생산 품질에서는 손해가 많을 수 있다.
잠재적으로 보다 낮은 비용과 보다 높은 수율에서 낮은 표면 조도(즉, 보다 매끄러운 표면)를 가지며 보다 높은 나노크기 해상도와 보다 높은 신뢰성과 성능을 갖는 나노 구조물을 제조하는 것이 바람직할 것이다. 그렇게 제조된 나노 구조물이 나노기술의 영역에서 오랫동안 지속되어 온 필요를 해결할 수 있을 것이다.
본 발명의 몇몇 실시예에서, 나노크기 장치가 제공된다. 나노크기 장치는 [110] 방향으로 연마된 절연체 상 반도체(semiconductor-on-insulator) 기판을 포함한다. 나노크기 장치는 또한 (111) 수직 평면에 위치한 수직 측벽을 갖는 반도체 나노선을 포함한다. (111) 수직 측벽은 (110) 수평 표면으로부터 [110]-연마된 기판의 절연층까지 확장된다. 나노크기 장치는 또한 나노선의 반대쪽 끝에 위치한 전기 콘택을 포함한다.
본 발명의 다른 실시예에서, 나노-pn 다이오드가 제공된다. 나노-pn 다이오드는 [110] 방향으로 연마된 절연체 상 반도체 웨이퍼의 (111) 수직 평면에 위치한 평행한 수직 측벽을 갖는 제 1 나노 전극을 포함한다. 나노-pn 다이오드는 또한 제 1 나노 전극 상에 수직으로 쌓아올려진 나노-pn 정션을 가지며, 나노-pn 정션은 제 1 나노 전극의 (111) 평면을 공유하는 한 쌍의 수직 측벽을 갖는다. 나노-pn 정션은 또한 (110) 수평 평면 끝단(planar end)을 갖는다. 나노-pn 다이오드는 또한 나노-pn 정션의 (110) 수평 평면 끝단 상에 증착된 제 2 나노 전극을 포함한다.
본 발명의 또 다른 실시예에서, 나노크기 장치 및 나노-pn 다이오드를 제조하는 방법이 제공된다. 각각의 방법에서, [110] 방향으로 연마된 절연체 상 반도체 기판은 (111) 수직 평면에 위치한 수직 측벽을 갖는 반도체 나노선을 형성하도록 습식 에칭된다.
본 발명의 임의의 실시예는 전술한 특성 대신에 또는 그에 더하여 다른 특성을 갖는다. 본 발명의 몇몇 실시예의 이러한 특성 또는 다른 특성들은 후속하는 도면을 참조하여 구체화된다.
본 발명의 실시예의 다양한 특성들은 수반하는 도면과 관련지어진 후속하는 상세한 설명을 참조하여 보다 쉽게 이해될 것이며, 도면에서 동일한 구성 성분들은 동일한 참조번호로 지정된다.
도 1a는 본 발명의 실시예에 따른 나노크기 구조물의 실시예의 사시도,
도 1b는 본 발명의 실시예에 따른 나노크기 구조물의 다른 실시예의 사시도,
도 1c는 본 발명의 실시예에 따른 나노크기 구조물의 다른 실시예의 사시도,
도 2는 본 발명의 실시예에 따른 나노크기 장치의 실시예의 사시도,
도 3은 본 발명의 실시예에 따른 나노크기 장치의 다른 실시예의 사시도,
도 4는 본 발명의 실시예에 따른 나노크기 구조물을 제조하는 방법의 실시예의 흐름도,
도 5는 본 발명의 실시예에 따른 나노크기 장치를 제조하는 방법의 실시예의 흐름도,
도 6은 본 발명의 실시예에 따른 나노-pn 정션 다이오드의 실시예의 사시도,
도 7은 본 발명의 실시예에 따른 나노-pn 다이오드를 제조하는 방법의 실시예의 흐름도.
도 1a 내지 1c는 본 발명의 실시예에 따른 나노크기 구조물(10)의 실시예들의 사시도를 나타낸다. 나노크기 구조물(10)은 [110] 방향으로 연마된 반도체 기판(12)과 반도체층(12a) 내에 습식 화학적 에칭된 반도체 나노선(14)을 포함한다.
반도체 기판(12)은 반도체 웨이퍼(12, 12a) 또는 절연체 상 반도체 웨이퍼(12)이다. 도 1a 및 1b에 도시한 바와 같이, 절연체 상 반도체 웨이퍼(12)는 절연층(12b)에 접한 반도체층(12a)과 절연층(12b)에 접한 웨이퍼(12)의 잔여 지지 물질층(12c)을 포함한다. 반도체 웨이퍼(12, 12a)는 도 1c에 도시되어 있다. 그러므로 여기서 사용된'반도체층'이라는 용어는 달리 특정하지 않는 한 반도체 웨이퍼(12, 12a) 또는 반도체층(12a)을 갖는 절연체 상 반도체 웨이퍼(12)를 의미한다.
[110] 방향에 의해, 반도체 기판(12)(즉, 웨이퍼(12, 12a) 또는 반도체층(12a))의 주요 수평 평면 표면(12d)은 (110) 수평 격자 평면임을 의미한다. 여기서 각괄호 '[]'과 둥근 괄호 '()'의 사용은 각각 결정격자의 방향과 평면에 대응하며, 여기서 숫자 110 및 111과 함께 사용될 때, 해당 분야에서 알려진 표준 결정학적 명명법을 따름을 나타낸다. 또한, 반도체 기판(12)은 도 1a 내지 1c에서 점선으로 표시된 주요 수평 표면(12d)과 교차하는 다수개의 (111) 수직 격자 평면(12e)을 갖는다. 여기서 한정이 아닌 논의를 위한 목적으로, 결정 구조의 (110) 수평 격자 평면은 직각좌표계에 수평적으로 맞춰진 것으로 고려된다. (110) 수평 표면은 (110) 수평 평면이다. (111) 수직 격자 평면은 웨이퍼의 (110) 수평 표면과 거의 수직으로 교차한다. 그러므로 여기서 논의의 목적으로, (111) 수직 평면 은 웨이퍼의 (110) 수평 표면 또는 평면과 관련하여 거의 수직적으로 맞춰진 것으로 고려된다.
다시 도 1a 및 1b를 참조하면, 나노선(14)은 반도체층(12a)의 (110) 수평 표면(12d)으로부터 절연층(12b)의 위치에 의해 결정 및/또는 습식 화학적 에칭에 의해 결정된 반도체층(12a) 내의 깊이까지 수직적으로 확장된다. 나노선(14)은 수직 측벽(14a)을 갖는다. 측벽(14a)은 반도체층(12a)의 (111) 수직 격자 평면(12e)이거나 그와 정렬된다. 효과적으로, 나노선(14)은 한 쌍의 측벽을 갖고, 각각의 측벽은 (111) 수직 평면에 위치한다. 측벽(14a)은 특징적으로 매끄럽고 평탄한 표면을 갖고 그 표면은 본질적으로 아주 평탄한 데, 그 이유는 RIE와 같은 종래의 건식 에칭 기법이 아닌 나노선(14)을 형성하기 위한 습식 화학적 에칭을 사용하기 때문이다. 몇몇 실시예에서, 반도체층(12a)과 특히 나노선(14)은 나노선을 형성하기 위해 건식 에칭 기법(예를 들어, RIE)을 사용하던 때와 비교하여 특징적으로 감소된 결정 구조 손상을 갖는다. 또한, 몇몇 실시예에서, 나노선(14)은 이하에서 추가 기술하는 바와 같이 나노선을 형성하기 위해 건식 에칭 및 금속 에칭 마스크를 사용하던 때와 비교하여 보다 낮은 금속 이온 오염물질을 갖는다.
수평 방향보다는 훨씬 더 수직 방향으로 비등방성 에칭하기에 유리한 습식 화학적 에칭 용액이 본 발명의 나노크기 장치(10)를 형성하는데 특히 유용하다. 특히, (111) 수직 격자 평면에 비해 반도체의 (110) 수평 격자 평면을 보다 빨리 에칭하여 (111) 수직 격자 평면의 결정격자 매끄러움을 유지하는 습식 화학적 에칭 용액이 본 발명의 실시예에 특히 유용하다. 예를 들어, S. M. Sze에 의해 편집된 Wiley-Interscience Publication, John Wiley & Sons, Inc.의 1990년 판 High-Speed Semiconductor Devices의 Part I, Section 1.4, 33-51 페이지를 참조하라. 비등방성 습식 화학적 에칭된 나노선(14)은 전형적으로 나노선(14)의 폭 또는 두께 보다 더 큰 측벽 높이 또는 깊이를 갖는다. 또한, 나노선(14)은 전형적으로 나노선(14)의 높이 또는 폭보다 훨씬 큰 길이를 갖는다. 나노선(14)의 길이는 나노선(14)의 표면적을 보다 더 넓게 만든다. 이러한 상대적 크기는 여기서 기술한 본 발명의 다양한 실시예를 제한하려는 의도는 아니다. 반도체층(12a)을 습식 에칭하는 것은 나노크기 구조물을 제조하는 방법과 관련지어 이하에서 더욱 상세히 기술된다.
몇몇 실시예에서, 나노크기 구조물(10)은 반도체층(12a) 내에 습식 화학적 에칭된 다수개의 공간 분리된 나노선(14)을 포함한다. 도 1b 및 1c는 다수개의 공간 분리된 나노선(14)을 갖는 나노크기 구조물(10)의 다른 실시예의 사시도를 나타낸다. 도 1b는 절연체 상 반도체 웨이퍼(12) 내의 다수개의 나노선(14)을 보여준다. 도 1c는 반도체 웨이퍼(12, 12a) 내의 다수개의 나노선(14)을 보여준다. 이러한 실시예에서, 다수개의 나노선(14)은 서로 평행하고 나노크기 범위에 속하는 나노선(14) 간 간격을 갖는다. 습식 화학적 에칭된 나노선 측벽(14a)은 건식 화학적 에칭된 나노선에 비해 아주 매끄럽고, 그 결과 인접하는 나노선(14)으로부터 전기적 격리를 파괴하지 않고도 측벽들은 원한다면 나노크기로 가깝게 위치(예를 들어, 하나 또는 그 이상의 인접하는 (111) 수직 격자 평면의 원자 또는 결정 간격)시킬 수 있게 된다. 예를 들어, 몇몇 실시예에서, 나노선의 폭은 수십 마이크론에서 시작하는 범위를 갖고, 나노선(14)간의 간격은 약 5 ㎚에서 약 100 ㎚에 이르는 범위를 가질 수 있다.
몇몇 실시예에서, 나노크기 구조물(10)은 자극물에 대한 나노선의 반응을 측정 또는 모니터링하는 수단을 추가적으로 포함한다. 예를 들어, 나노선(14)은 반도체 물질층(12a)으로 만들어진다. 반도체 나노선(14)은 자극물에 특징적으로 반응한다. 몇몇 실시예에서, 나노선(14)은, 특성에 영향을 미치는 자극물에 나노선(14)이 노출될 때 반도체 물질의 전도성 또는 저항성과 같은 전기적 특성 그리고 진동 또는 움직임과 같은 물리적 특성 둘 다 또는 그 중 하나에서 변화를 나타낼 것이다. 나노선(14)의 특성 변화 또는 반응 메커니즘은 측정 또는 모니터링 수단을 사용하여 측정될 수 있다. 그러므로 몇몇 실시예에서, 나노크기 구조물(10)은, 예를 들어 장치에 인접한 환경에서의 변화를 감지하는 감지기 또는 외부 전력원에 반응하여 전류를 전달하는 다이오드와 같은 나노크기 장치가 될 수 있다.
도 2는 본 발명의 실시예에 따른 나노크기 장치(20)의 실시예를 나타내는 사시도이다. 나노크기 장치(20)는 [110] 방향으로 연마된 절연체 상 반도체 기판(22)을 포함한다. 도 1a 및 1b에 도시된 나노크기 구조물(10)에 대해 전술한 바와 같이, 절연체 상 반도체 기판(22)은 (110) 수평 평면 표면(22d)을 갖는 반도체층(22a), 절연층(22b) 그리고 기판을 지지하는 층(22c)인 잔여부를 포함한다. 절연층(22b)은 반도체층(22a)과 지지층(22c) 사이에 인접하여 위치한다. 나노크기 장치(20)는 또한 반도체층(22a)의 (111) 수직 격자 평면(22e)을 따라 반도체층(22a) 내에 습식 화학적 에칭된 나노선(24)을 포함한다. 나노크기 장치(20)는 또한 반도체층(22a)의 메사(mesa) 또는 아일랜드(island) 상에 형성된 나노선 길이의 반대쪽 끝단에 위치한 전기 콘택(26)을 포함한다. 도 2에 도시한 바와 같이, 이러한 실시예의 나노선(24)은 나노선 폭 또는 나노선 높이에 비해 길이가 훨씬 더 크다. 나노선 길이는 나노크기 장치(20)의 의도된 사용에 기초한 설계적 선택사항으로 여기서 한정하려는 것은 아니다. 그러나 나노선(24)의 길이를 증가시킴으로써, 나노선 표면적은 부수적으로 증가된다. 그에 따라 나노선(24)이 길어짐에 따라 나노선(24)은 장치(20)에 인접한 환경 변화에 더욱 민감해진다. 그러므로 도 2에 도시된 장치(20)는 실시예에 따라 감지 장치 또는 감지기(20)가 될 수 있다.
도 3은 본 발명의 실시예에 따른 전기 콘택(36) 사이에 미로형 나노선(34)을 갖는 나노크기 감지기(30)의 실시예의 사시도를 나타낸다. 미로형 나노선(34)은 단위 감지기 면적 당 나노선 표면적을 증가시켜 동일한 감지기 풋프린트(footprint) 내의 나노선 민감도를 증가시킨다. 이러한 실시예는 반도체 웨이퍼(32, 32a)가 제 1 방향에 맞추어진 (111) 수직 격자 평면(32e) 세트와 제 2 방향에 맞추어진 (111) 수직 격자 평면(32e) 세트를 가진다는 사실을 이용하는데, 이들 세트들은 (110) 수평 평면(32d)과 교차할 뿐만 아니라 서로 교차하도록 각(예를 들어, 각 A 및 B)을 이루며 떨어져 있다. (111) 수직 격자 평면(32e)을 따라 반도체층(32a)을 습식 화학적 에칭하는 동안에, 나노선(34)의 각각의 미로 부분(34b)은 각을 이루며 떨어져 있는 세트들 모두의 (111) 수직 격자 평면(32e)과 정렬한다. [110] 연마된 실리콘에 대해, (111) 수직 평면(32e)은 약 109 도와 약 70 도(예를 들어, 실리콘 결정 구조에서 각 A = 109.47 도, 각 B = 70.53 도)의 각을 이루며 떨어져 있다. 그 결과, 각각의 미로 부분(34b)은 각각의 각 방향으로 특징적이며 아주 매끄러운 측벽(34a)을 가지며, 그에 따라 미로 부분(34b)들은 인접하는 미로 부분(34b) 사이에 단락이 없이 나노크기만큼 작게 떨어져 있을 수 있다.
도 2와 도 3을 다시 참조하면, 전기 콘택(26, 36)은 반도체층(22a, 32a)의 격리된 메사 또는 아일랜드(22f, 32f) 각각 위에 그에 의해 지지되도록 형성된다. 전기 콘택(26, 36) 각각은 해당 분야에서 알려진 전도성 방법으로 만들어지며, 나노선(24, 34)의 반도체 물질에 전기적으로 연결되도록 이하에서 추가적으로 기술된다.
도 4는 본 발명의 실시예에 따른 나노크기 구조물을 제조하는 방법(40)의 실시예의 흐름도를 나타낸다. 제조 방법(40)은 [110] 방향으로 연마된 반도체 기판을 화학적 에칭 용액을 이용하여 습식 에칭하여(42), 반도체 기판에 나노선을 형성하는(44) 것을 포함한다. 에칭 용액은 (110) 수평 격자 평면 보다는 훨씬 더 천천히 반도체의 (111) 수직 격자 평면을 비등방성 에칭하여, (111) 수직 격자 평면을 따라 반도체층 내에 상대적으로 깊은 트렌치를 생성한다. 인접하는 트렌치 사이가 형성된 나노선이다. 구조물(10)과 장치(20, 30)에 대해 앞서 언급한 바와 같이, 방법(40)으로 습식 에칭(42)된 반도체 기판은 반도체층 또는 웨이퍼, 또는 반도체층을 갖는 절연체 상 반도체 웨이퍼가 될 수 있다. 나노선은 반도체층 내의 깊이로부터 반도체 기판의 (110) 수직 평면 표면까지 수직으로 확장된다. 절연체 상 반도체 웨이퍼를 사용하는 실시예에서, 나노선은 웨이퍼의 절연층의 깊이로부터 수직적으로 확장된다. 나노선은 반도체층의 본질적으로 아주 매끄러운 (111) 수직 격자 평면에 위치한 수직 측벽을 갖는다. 나노선은 실시예에 따라 넓거나 깊은 것에 비해 상대적으로 훨씬 더 길 수 있으며, 또한 넓은 것보다도 훨씬 더 깊을 수 있다. 그러나 나노선의 형상과 크기는 제조된 나노크기 구조물의 사용에 의존한다. 이러한 나노선의 형상과 크기는 에칭 마스크와 예시적으로 이하에서 기술되는 사용된 습식 에칭(42) 공정의 파라미터에 의해 제어된다.
본 발명의 다양한 실시예를 위해, 기판 또는 웨이퍼의 반도체 물질은 다이아몬드 결정 구조 또는 섬아연광(zinc blende) 결정 구조를 가진다. 그러므로 여기서 사용된 것과 같은'반도체'라는 용어는 다이아몬드 결정 구조 또는 섬아연광 결정 구조를 갖는 반도체 물질을 의미하도록 정의된다. 다이아몬드 결정 구조를 갖는 반도체 물질은 실리콘(Si)과 게르마늄(Ge)을 포함하고, 화합물 반도체 SiGe를 포함하는데, IV족 원소로 한정되는 것은 아니다. 섬아연광 결정 구조를 갖는 화합물 반도체는 예를 들어 알루미늄, 갈륨 그리고 인듐 중의 임의의 안티몬화물(antimonides), 비소화물(arsenides) 및 인화물(phosphides)과 같은 III-V족 원소와, 예를 들어 ZnS, CdS, CdTe 및 CdSe과 같은 II-VI족 원소를 포함하지만 그에 한정되지는 않는다.
여기서 특정 예들은, '절연체 상 실리콘(silicon-on-insulator)' 또는 'SOI'웨이퍼를 포함하는, 반도체 물질로서의 '실리콘'과 관련지어 설명될 수도 있지만, 앞서 정의한 바와 같이 임의의 다른 반도체 물질이 실리콘을 대체할 수도 있고 본 발명의 다양한 실시예 범주 내에 여전히 존재할 수 있음이 당업자에게 명백해야 한다. 또한, 여기서 보여준 방법에 따라, 임의의 다른 반도체 물질의 다른 처리와 습식 에칭(42)을 위해 사용된 파라미터 및 시약은 당업자에게 알려져 있고, 과도한 실험없이 대체될 수 있을 것이다.
다른 반도체 물질을 처리하기에 유용한 공정 및 물질을 보다 상세히 제공하는 참고 문헌은 1990년 7월에 Artech House에 발표된 Ralph E. Williams의 Modern GaAs Processing Methods; 1999년 4월에 Wiley-Interscience의 pp. 295-309에 발표된 Osamu Wada(편집자), Hideki Hasegawa(편집자)의 InP -Based Materials and Devices: Physics and Technology; 2000년 8월 1일에 Taylor & Francis에 발표된 M. O. Manasreh(편집자)의 InP and Related Compounds: Materials, Applications and Devices(반도체와 초격자의 광전자 특성); 그리고 1992년 9월 1일에 Wiley-Interscience에 발표된 Sadao Adachi의 Physical Properties of III-V Semiconductor Compounds: InP , InAs , GaAs, GaP , InGaAs , and InGaAsP를 포함하며 각각의 문헌은 여기서 참고 문헌으로 포함되었다. 이러한 문헌들과 마찬가지로 여기서 참고 문헌으로 포함된 1990년에 John Wiley & Sons, Inc.의 A Wiley-Interscience Publication에 발표된 S. M. Sze에 의해 편집된 High-Speed Semiconductor Devices와 1981년에 발표된 John Wiley & Sons사의 S. M. Sze 편집의 Physics of Semiconductor Devices 두 번째 판과 같은 다른 문헌들도 당업자에게는 쉽게 이용 가능할 것이므로, 앞에서 정의한 바와 같이 다른 반도체 물질들도 과도한 실험없이 여기서 실시예에 사용될 수 있다.
[110] 방향으로 연마된 실리콘 웨이퍼 및 SOI 웨이퍼는 웹사이트 주소 http://www.isonics.com을 가지며 콜로라도주의 골든(Golden)과 메릴랜드주의 컬럼 비아(Columbia)에 위치한 Isonics Corp.사로부터 쉽게 얻을 수 있을 것이다. [110] 방향으로 연마된 실리콘 웨이퍼 및 SOI 웨이퍼의 또 다른 공급원은 웹사이트 주소 http://www.soitec.com을 가진 메사추세츠주의 피보디(Peabody)에 위치한 SOITEC USA Inc.이다. [110] 방향으로 연마된 앞서 정의한 다른 반도체 물질의 웨이퍼는 또한 이들 공급원과 당업자에게 알려진 다른 공급원으로부터 얻어질 수 있다.
실리콘층의 습식 에칭(42)은 예를 들어 수산화칼륨(potassium hydroxide : KOH) 용액, 에틸렌디아민 피로카테크콜(ethylene diamine pyrocatechcol : EDP) 용액 또는 테트라메틸 수산화암모늄 (tetramethyl ammonium hydroxide : TMAH) 용액과 같은 에칭 용액에 실리콘층의 (110) 수평 평면 표면을 노출시키는 것을 수반할 수 있으며, 상기 각각의 용액은 실리콘을 (111) 수직 평면을 따라 비등방성으로 에칭한다. 실시예에서는, 약 7 um/min.의 에칭 비를 생성하는 약 120 ℃의 온도에서, 대략 44 중량 퍼센트(wt. %)로 물과 균형을 이루는 수산화칼륨 (KOH-H2O))을 포함하는 에칭 용액으로 에칭 마스크를 통해 실리콘을 에칭한다. 에칭 온도는 실시예에 따라 약 실온 또는 약 25 ℃로부터 약 150 ℃까지 변할 수도 있다. 또한, KOH 용액의 농도는 실시예에 따라 약 5 wt. %로부터 약 70 wt. % 까지 변할 수도 있다.
또 다른 실시예에서, 실리콘은 약 110 ℃의 온도에서 약 500 ml의 NH2(CH2)2NH2, 약 88 g의 C2H4(OH)2, 약 234 ml의 H2O를 포함하는 EDP 에칭 용액으로 에칭 마스크를 통해 에칭된다. 또 다른 실시예에서, 실리콘은 테트라메틸 수산화암모늄(TMAH) 에칭 용액으로 에칭 마스크를 통해 에칭된다. 이하에서 추가적으로 기술하는 바와 같이 TMAH는 KOH 에칭 용액과 함께 사용된 것과는 다른 에칭 마스크 물질의 사용을 허락한다.
그러한 에칭 용액 중의 임의의 하나에 노출시키는 것은 실리콘 물질을 비등방성으로 제거하여 에칭 마스크에 의해 정의된 것과 같이 실리콘층 내에 트렌치를 형성한다. 예를 들어, KOH, EDP 또는 TMAH와 같은 에칭 용액은 다른 평면, 예를 들어 (110) 수평 평면을 에칭하는 것보다 100배 정도 느린 속도로 실리콘 기판 내의 (111) 수직 평면을 공격 또는 에칭한다. 그 결과, [110] 연마된 실리콘층을 에칭 마스크로 에칭할 때 상대적으로 깊고 좁은 트렌치가 거의 100:1의 깊이 대 폭 비로 생성될 수 있다.
또한, 용액 농도 및 온도와 더불어 에칭 시간을 조절하는 것은 목표 깊이에 도달하는 것을 촉진시킨다. 대부분의 실시예에 있어서, 목표 깊이는 실리콘층이 SOI 웨이퍼의 절연층까지 에칭될 때 달성된다. 절연층은 전형적으로 예를 들어 실리콘 이산화물 또는 실리콘 질화물이다. 절연층은 KOH, EDP 또는 TMAH에 의한 추가 비등방성 에칭을 느리게 만들거나 기본적으로 차단하기 위한 '스톱(stop)'으로 작용하는데, 이는 이들 에칭용액이 실리콘 에칭에 비해 실리콘 이산화물 또는 실리콘 질화물은 효과적으로 에칭하지 못하기 때문이다.
또 다른 실시예에서, GaAs 화합물 반도체(III-V족 섬아연광 화합물 반도체)는 약 1:1:100 비율의 H2SO4:H2O2:H2O 용액을 사용하여 (111) 수직 평면을 따라 에칭되기도 한다(예를 들어, 여기에 참고 문헌으로 포함된 S. Hirose 등의 Appl. Phys. Letts. 74(1999) 964-966 참조). 또한, III-V족 화합물 반도체와 같은 몇몇 반도체 웨이퍼에 대해서는 건식 및 습식 에칭 공정을 조합하여 사용하는 것도 여기서 기술한 다양한 실시예의 범주에 속한다. 예를 들어, 건식 에칭된 표면을 매끄럽게 하기 위해 건식 에칭(예를 들어 RIE)한 후에 습식 에칭을 이용하는 것이 (111) 수직 평면을 액세스하는데 사용되기도 한다.
제조방법(40)에 따라, 형성된 나노선의 수직 측벽은 종래의 건식 화학적 에칭 공정으로 에칭된 수직 측벽에 비해 아주 매끄러운 표면을 갖는다. 몇몇 실시예에서, 습식 에칭(42)된 반도체층은 또한 RIE와 같은 종래의 건식 화학적 에칭 공정으로 에칭된 반도체에 비해 감소된 결정 구조 손상을 갖는다. 본 발명의 방법을 통해 제조된 결과적인 나노크기 구조물은 앞서 논의한 바와 같이 종래의 방법으로 제조된 나노크기 구조물에 비해 더 신뢰할만하며 내구성이 있다.
제조방법(40) 동안에 웨이퍼로 습식 에칭(42)될 수 있는 나노선의 개수는 제조될 최종 나노크기 구조물에 의존하며 여기에서 제한요건으로 고려되지는 않는다. 달성된 최종 나노크기 구조물은 사용된 습식 및/또는 리소그래피 기술의 능력과 반도체 내의 (111) 수직 격자 평면의 원자 스페이스 중의 하나 또는 그 이상에 의해 제한된다.
습식 에칭(42)은 에칭될 패턴을 갖는 에칭 마스크로 (110) 수평 평면을 마스킹하는 것을 포함한다. 몇몇 실시예에서, 마스크 물질은 웨이퍼의 (110) 수평 표면상에 증착 및/또는 성장한다. 전형적인 마스크 물질은 반도체 물질의 열 산화층, 예를 들어 예시적인 반도체 웨이퍼 또는 SOI 웨이퍼 상의 이산화 실리콘층이다. 이산화 실리콘은 KOH 에칭 용액을 사용할 때 에칭 마스크 물질로서 잘 작용한다. 이산화 실리콘의 열 산화층은 열을 사용하는 알려진 기법에 따라 그리고 몇몇 실시예에서는 제조방법(40)을 위해 제어된 분위기 내에서 산소를 주입함으로써 예시적인 웨이퍼의 (110) 수평 표면상에 성장할 수도 있다. 대안적으로 또는 추가적으로, 산화층은 예를 들어, 약 400 ℃에서 플라즈마 강화 화학 기상 증착법(PECVD)을 사용하여 실리콘 상에 증착될 수 있다. 열 산화층은 예를 들어 PECVD 산화층보다 KOH 습식 에칭 용액에 더욱 저항력이 있다.
다른 실시예에서, 마스크층은 산화물질, 폴리머 물질 그리고 반도체 웨이퍼를 비등방성으로 에칭하는데 사용되는 에칭 용액에 의한 공격에 저항하는 화합물질 중에서 선택된다. 예를 들어, 산화물, 폴리머 또는 화합물 마스크층은 실리콘 또는 SOI 웨이퍼를 에칭하는 동안에 KOH, EDP 그리고 TMAH 공격 중의 하나 이상을 견딜 것이다. 마스크 물질은 당업자에게 알려져 있으므로 소정의 에칭 용액에 대한 마스크 물질은 과도한 실험없이 쉽게 결정된다. 산화물, 폴리머 또는 화합물 마스크층은 예를 들어 알려진 기법을 사용하여 (110) 수평 표면 위로 스핀 코팅을 통해 증착 또는 공급될 수도 있다. 습식 에칭(42)과 금속 에칭 마스크 대신에 이러한 마스크층 중의 임의의 하나를 사용하는 것은, 본질적으로 제거되지 않는다면, 금속 에칭 마스크를 통해 종래의 건식 화학적 에칭된 반도체층에 비해 반도체층의 금속 이온 오염을 감소시킨다.
일단 성장 및/또는 증착되면, 마스크층은 나노 구조물을 형성하기 위해 반도체 웨이퍼를 습식 에칭(42)하는 후속공정에 에칭 마스크로 작용하도록 패턴화된다. 여기에서 사용된 바와 같이, '패터닝(patterning)' 또는 '패턴화된(patterned)'은 예를 들어 마스크층 내에 정의되고 생성된 최종 패턴 또는 최종 패턴을 정의하고 생성하는 것을 지칭한다. 그에 따라, '패터닝' 또는 '패턴화된'은 그러한 최종 패턴을 정의하고 생성하기 위해 사용된 공정으로 제한되지는 않는다. 특히, 몇몇 실시예에서, 마스크층을 패턴화하는 것은 예를 들어, 제공된 레지스트(예를 들어, 포토레지스트) 또는 유사한 마스킹 물질 또는 마스킹 공정 또는 이온 밀링(milling)과 더불어 포토리소그래피, 임프린트 리소그래피 및 전자-빔 리소그래피를 포함하는 임의의 기법을 포함할 수도 있으며, 이에 한정되는 것은 아니다. 그러한 패터닝으로 마스크층의 일부가 예를 들어 건식 및 습식 화학적 에칭 중의 하나 또는 둘 다에 의해 선택적으로 또는 비선택적으로 제거된다. 몇몇 실시예에서, 플라즈마(예를 들어, RIE) 또는 이온 빔을 사용하는 것(이에 한정되지는 않음)과 같은 건식 화학적 에칭이 마스크층에 패턴을 에칭하는데 이용될 수도 있다.
예를 들어, RIE가 마스크층을 선택적으로 에칭하는데 사용될 수도 있다. 열 산화물 마스크층을 사용하는 몇몇 실시예에서, 포토레지스트 마스크가 해당 분야에서 알려진 종래의 포토리소그래피 기법을 사용하여 예시적인 산화물 마스크층 상에 패터닝된다. 이어서, 예를 들어 포토레지스트 마스크를 통해 산화물 마스크층을 패터닝하기 위한 RIE에 트리플루오로메탄(CHF3)과 아르곤(Ar) 가스가 사용된다. 일단 산화물 마스크층이 RIE에 의해 패터닝되면, 포토레지스트 마스크는 알려진 기법을 사용하여 제거된다.
마스크층의 일부를 선택적으로 제거하는 것(즉, 패터닝)은 반도체 웨이퍼의 이후 공정(42)에 대한 에칭 마스크를 생성한다. 에칭 마스크는 하부에 놓인 반도체 웨이퍼 또는 기판의 (110) 수평 표면의 선택된 부분은 노출시키는 반면, 다른 부분은 반도체 웨이퍼를 습식 에칭(42)하는 것으로부터 보호되거나 노출되지 않도록 남겨둔다. 에칭 마스크에 의해 정의된 마스크 에지는 나노선 측벽이 반도체 웨이퍼 내에서 에칭(42)될 (110) 수평 표면상에 위치한다. 특히, 에칭 마스크의 에지는 웨이퍼의 (110) 수평 표면과 하나 이상의 (111) 수직 격자 평면이 교차하는 것을 따라 놓이거나 그에 맞추어 정렬된다. 이어서 웨이퍼는 전술한 바와 같이 (111) 수직 평면을 따라 노출된 (110) 표면 부분으로부터 에칭 마스크의 에지를 따라 습식 에칭(42)된다. 습식 에칭 공정의 추가적인 정보 및 설명에 대해서는, 예를 들어, 여기에서 참고 문헌으로 포함된 M. Saif Islam 등이"Apparatus for Imprinting Lithography and Fabrication Thereof"라는 명칭으로 2004년 4월 16일에 출원하여 공동 계류 중인 미국 출원번호 10/826,056을 참조하라.
습식 에칭된 반도체 웨이퍼는 기본적으로 평행하는 트렌치들을 가지며, 각각의 트렌치는 측벽과 바닥면을 갖는다. 트렌치 측벽은 형성된 나노선의 (111) 수직 평면 측벽이다. 트렌치는 나노선을 다른 나노선과 같은 반도체 웨이퍼 내에 에칭된 인접하는 또는 평행한 구조물로부터 분리시키고, 웨이퍼 내에서 트렌치는 트렌치 측벽들 사이에 폭 또는 스페이스를 갖는다. 절연체 상 반도체 웨이퍼가 사용되는 곳에서, 트렌치의 바닥면은 절연체 상 반도체 웨이퍼의 절연층이다. 트렌치의 바닥면의 절연층은 나노선을 평행하는 또는 인접하는 나노 구조물로부터 전기적으로 격리시킨다. 트렌치의 바닥면은 트렌치의 수직 측벽에 비해 수평적으로 확장되거나 거의 수평이다. 트렌치의 바닥면은 웨이퍼의 절연층으로 인해 기본적으로 평탄하다. 반도체 웨이퍼가 사용되는 곳에서, 트렌치의 바닥면은 웨이퍼의 반도체 물질이다. 전기적 격리는 보다 넓은 트렌치를 통해 달성될 수 있으며, 이는 인접하는 나노선 또는 다른 나노 구조물 사이의 스페이스를 증가시킨다. 반도체 웨이퍼 내의 트렌치의 바닥면은 절연체 상 반도체 웨이퍼의 평탄한 트렌치 바닥면에 비해 거의 V-형상 또는 U-형상을 갖는다.
습식 에칭(42)이 완료되면, 에칭 마스크는 제거된다. 예를 들어, 열 산화물 에칭 마스크는 알려진 산화물 제거 기법에 따라 불화수소산(HF)을 사용하여 제거된다.
도 1a, 1b 및 1c는 제조방법(40)의 몇몇 실시예에 따른 습식 에칭(42)을 완료함으로써 달성될 수 있는 형성된(44) 나노선 구조물을 도시하고 있다. 나노선의 폭과 트렌치의 폭은 기본적으로 인접하거나 평행한 나노크기 구조물의 피치를 결정한다. 몇몇 실시예에서, 인접하는 나노선의 피치는 예를 들어 약 10 ㎚에서 약 200㎛에 이르는 범위를 가질 수 있다. 도 1a, 1b 및 1c는 추가적으로 웨이퍼 종류에 의존하는 각각의 트렌치 바닥면의 상대적인 형상을 보여준다.
도 5는 본 발명의 실시예에 따른 나노크기 장치 제조 방법의 실시예의 흐름도를 도시하고 있다. 나노크기 장치 제조 방법(50)은 절연체 상 반도체 웨이퍼의 반도체층을 에칭하는 단계(52)를 포함한다. 제조 방법(50)은 나노선의 대항하는 양쪽 끝에 나노선 및 반도체 아일랜드 또는 메사 모두를 형성(54)하기 위해 반도체층을 습식 에칭(52)하는 것을 제외하고는 나노크기 구조물을 제조하는 방법(40)에 대해 전술한 것과 유사하다. 몇몇 실시예에서, 반도체 아일랜드는 나노선과 동시에 형성된다. 달리 말하면, 반도체 아일랜드는 나노선의 습식 에칭(52)과 동시에 반도체층 내에 습식 화학적 에칭(52)된다. 나노선과 반도체 아일랜드를 동시에 형성(54)하는 것은 나노선 패턴과 아일랜드를 포함하는 에칭 마스크 패턴을 사용하여 달성된다. 이러한 실시예에서, 반도체 아일랜드는, 도 3을 참조하여 추가적으로 기술한 바와 같이 나노선 (111) 수직 평면과 교차하는 (111) 수직 격자 평면뿐만 아니라 나노선을 갖는 (111) 수직 격자 평면을 따라 형성될 수도 있다. 다른 실시예에서, 반도체 아일랜드는 나노선과는 별도로 형성(54)된다. 그러한 분리 형성(54)은 나노선을 형성(54)하기 위해 사용된 습식 에칭 공정(52)과 비교하여, 필요하다면, 다른 에칭 마스크 및/또는 다른 에칭 공정 또는 에칭 물질의 사용을 허락한다.
반도체 아일랜드는 기본적으로 나노선의 전기적 연결을 지원한다. 나노크기 장치를 제조하는 방법(50)은 반도체 나노선의 각 끝에 전기적 연결을 형성하기 위해 반도체 아일랜드의 (110) 수평 표면상에 전도성 물질을 증착(56)하는 단계를 더 포함한다. 전도성 아일랜드는 나노선의 전기적 또는 물리적 특성을 측정 또는 모 니터링하기 위해 본질적으로 격리된 전기적 콘택 또는 패드이다. 몇몇 실시예에서, 전도성 물질을 증착(56)하는 것은, 예를 들어 스퍼터링(sputtering), 증착(evaporation), 화학 기상 증착 또는 분자 빔 성장(epitaxy) 중의 하나 이상에 의해 달성될 것이다. 금, 은, 알루미늄, 구리, 플래티늄, 니켈 그리고 금속-반도체 합금(이에 한정되지는 않음) 중의 하나 이상을 포함하는 전도성 물질이 전기적 콘택을 형성하는데 사용될 수 있다. 실리콘 또는 SOI 웨이퍼에 대해서는, 티타늄-실리사이드로 한정되지는 않지만 이를 포함하는 금속-실리사이드 합금이 전기적 콘택을 형성하는데 사용될 수 있다. 대안적으로, 이에 한정되지는 않지만 높게 도핑된 폴리실리콘을 포함하는 전도성 비금속 물질 또한 전기적 콘택을 형성하는데 사용될 수도 있다. 그러한 비금속은 CVD 또는 e-빔 증착을 사용하여 아일랜드의 표면상에 증착된 후 열적으로 어닐링(annealing)된다. 또한, 금은 빠른 열 공정과 어닐링을 사용하는 GaAs 반도체 물질 상에 증착될 수 있다. 앞서 언급한 증착 공정 및 물질과, 전도성 아일랜드를 형성하기 위한 리소그래피 또는 다른 패터닝 기법을 사용하는 패터닝 방법은 당업자에게 알려져 있다. 당업자에 의해 쉽게 고안되는 이들 기법과 다른 물질 및 공정은 본 발명의 실시예의 범주에 속한다.
몇몇 실시예에서, 방법(50)은 도 2 및 3에 도시한 나노크기 장치(20, 30)를 제조하는데 사용된다. 제조된 나노크기 장치는 임의의 사용 회수에 이용 가능하다. 나노선의 특징에 의존하여, 외부 환경에 대한 전기적 반응 및 물리적 반응 중의 하나 또는 둘 다는 변화에 대해 측정 또는 모니터링 될 수 있고 감지되거나 검출될 다양한 환경적 상황과 연관될 수 있다. 또한, 나노크기 장치는 예를 들어, 스위치, 다이오드 또는 증폭기, 또는 전자 장치의 구성성분으로 작용할 수 있다.
다른 실시예에서, 제조된 나노크기 장치는 나노 다이오드이다. 도 6은 본 발명의 실시예에 따른 나노-pn 다이오드 어레이(60)의 실시예의 사시도를 나타낸다. 나노-pn 다이오드 어레이(60)는 [110] 방향으로 연마된 반도체 기판(62)을 포함한다. 반도체 기판(62)은 앞서 정의한 바와 같이 절연체 상 반도체 웨이퍼이며, 다이오드 어레이(60)는 웨이퍼(62)의 지지층(62c)과 절연층(62b) 상에 위치하는 웨이퍼(62)의 반도체층(62a) 내에 형성된다.
나노-pn 다이오드 어레이(60)는 또한 반도체층(62a) 내에 제 1 나노-전극(64) 세트를 포함한다. 제 1 나노-전극(64)은 본질적으로 전술한 바와 같이 나노크기 구조물(10) 또는 나노크기 장치(20)의 나노선(14, 24)과 같은 나노선이다. 제 1 나노-전극(64) 세트는 웨이퍼(62)의 절연층(62b)과 접한다. 세트 중의 각각의 제 1 나노-전극(64)은 공간적으로 떨어져 있거나 접하는 제 1 나노-전극(64)과 전기적으로 격리되어 있다. 제 1 나노-전극(64)은 그 넓이나 높이보다 길이가 더 크며 도 6에서와 같이 서로 평행하게 놓여져 있다. 또한, 제 1 나노-전극(64)은 반도체 결정 구조물 내에서 제 1 (111) 수직 격자 평면 세트의 (111) 수직 격자 평면에 놓인 수직 측벽(64a)을 갖는다. 제 1 나노-전극(64)은 반도체층(62a)의 제 1 (111) 수직 평면 세트를 따라 반도체층(62a)에서 습식 화학적 에칭된다. 그에 따라, 제 1 나노-전극(64)의 수직 측벽(64a)은 습식 화학적 에칭으로 인해 적어도 평탄하거나 아주 매끄러우며, 그 결과 제 1 나노-전극(64)은 서로 전기적으로 단락됨이 없이 아주 가까이 위치할 수 있게 된다.
제 1 나노-전극(64)은 RIE와 같은 건식 화학적 에칭된 나노크기 구조물에 비해 더 매끄러운 수직 측벽을 갖는다. 또한, 제 1 나노-전극(64)은 건식 화학적 에칭을 이용해 에칭된 나노-구조물에 비해 결정 손상이 덜하다. 또한, 제 1 나노-전극(64)은 건식 화학적 에칭 및 금속 마스크를 사용하여 종래와 같이 형성된 나노-구조물에 비해 금속 이온 오염도 훨씬 덜하다.
제 1 나노-전극(64)은 높게 도핑되지 않은 (즉, 가볍게 도핑된, 도핑된 또는 도핑되지 않은) 반도체에 비해 제 1 나노-전극(64)을 전기적으로 보다 더 도전시키는 높게 도핑된 반도체이다. 몇몇 실시예에서, 제 1 나노-전극(64)은 n-전도 유형의 도핑제(dopant)로 높게 도핑된다. 다른 실시예에서, 제 1 나노-전극(64)은 p-전도 유형의 도핑제로 높게 도핑된다. 높게 도핑된 반도체를 생성하기 위한 도핑 농도뿐만 아니라 p- 또는 n-전도 유형도 당업자에게 알려져 있다. 예를 들어, 높게 도핑된 반도체의 도핑 농도는 약 1018/㎤에서 약 1021/㎤에 이를 수 있다.
나노-pn 다이오드 어레이(60)는 또한 제 1 나노-전극(64)에 수직으로 접하는 나노-pn 정션(66) 세트를 포함한다. 도 6에 도시한 바와 같이, 각각의 제 1 나노-전극(64)은 전극(64)의 수평 표면(64b)에 수직으로 접하는 (또는 그 위에 포개지는) 나노-pn 정션(66) 세트를 갖는다. 나노-pn 정션(66) 세트는 제 1 나노-전극(64)의 수직 측벽의 (111) 수직 평면과 동일한 제 1 세트의 (111) 수직 평면을 공유하는 평행하는 제 1 수직 측벽(66a)을 갖는다. 나노-pn 정션(66) 세트는 또한 제 1 (111) 수직 평면 세트와 교차하는 수직 평면을 따라 대항하는 제 2 수직 측 벽(66b)을 갖는다.
몇몇 실시예에서, 대항하는 제 2 수직 측벽(66b)은 반도체 물질(62a)의 제 2 (111) 수직 격자 평면 세트의 평행하는 (111) 수직 평면이다. 제 2 (111) 수직 평면 세트는 예를 들어 도 3과 관련지어 앞서 기술한 각 A 및 B와 같이 소정 각에서 제 1 (111) 수직 평면 세트와 교차한다. 실리콘 반도체에 대해서, 교차하는 (111) 수직 평면은 약 109 도(각 A)와 약 70 도(각 B)에서 교차한다. 평행하는 수직 측벽(66b)은 수직 측벽(66a)과 유사한 습식 화학적 에칭을 사용하여 형성되며, 이는 제조 방법(70)과 관련하여 이하에서 추가적으로 기술된다.
다른 실시예에서, 대응하는 제 2 수직 측벽(66b)은 제 2 (111) 수직 격자 평면 세트의 (111) 수직 평면과 접한다. 이러한 다른 실시예의 수직 측벽(66b)은 건식 에칭 공정을 통해 형성되며, 이는 제조 방법(70)과 관련하여 이하에서 추가적으로 기술된다. 그 결과, 각각의 나노-pn 정션(66)은 전술한 바와 같이 두 쌍의 대응하는 수직 측벽(66a, 66n)을 갖는다.
도 6에 도시한 바와 같이, 각각의 나노-pn 정션(66) 세트는 각각의 제 1 나노-전극(64) 위에 수직으로 쌓여진다. 단지 단순화를 위해, 각각의 제 1 나노-전극(64)은 여기서 나노-pn 다이오드 어레이(60)의 '칼럼(column)'으로 지칭될 수 있으며, 나노-전극(64) 상의 각각의 나노-pn 정션(66)은 여기서 나노-pn 다이오드 어레이(60)의 칼럼과 교차하는 '로우(row)'로 지칭될 수 있다.
나노-pn 정션(66) 세트는 습식 화학적 에칭의 결과로써 적어도 아주 매끄러운 수직 측벽(66a)을 갖는다. 수직 측벽(66b)도 실시예에 따라 아주 매끄러울 수 있다. 적어도 습식 에칭된 아주 매끄럽거나 평탄한 (111) 수직 측벽(66a)을 갖는 것은 건식 화학적 에칭을 이용하여 종래와 같이 형성한 나노-pn 정션에 비해 pn-정션(66)을 보다 더 매끄럽거나 평탄하게 만든다. 또한, 나노-pn 정션(66) 세트는 또한 종래의 건식 화학적 에칭 및 금속 에칭 마스크를 사용하여 형성한 pn-정션에 비해 감소된 결정 손상 및 적은 금속 이온 오염을 갖는다.
세트의 각각의 나노-pn 정션(66)은 제 1 나노-전극(64)의 수평 표면(64b)과 밀착된 제 1 정션층(66c)을 포함한다. 제 1 정션층(66c)은 제 1 나노-전극(64)과 동일한 전도 유형으로 도핑된다. 세트의 각각의 나노-pn 정션(66)은 또한 반대의 전도 유형으로 도핑된 수직 스택(stack) 내의 제 1 정션층(66c)에 접하는 제 2 정션층(66d)을 포함한다. 예를 들어, 제 1 나노-전극(64)이 n-유형 도핑제로 높게 도핑될 때, 제 1 정션층(66c)은 또한 n-유형 도핑제로 높게 또는 가볍게 도핑될 수 있다. 제 2 정션층(66d)은 p-유형 도핑제로 가볍게 도핑된다. 몇몇 실시예에서, 제 1 정션층(66c)의 도핑 농도는 약 5 x 1015/㎤에서 약 1018/㎤에 이른다. 제 2 정션층(66d)의 도핑 농도는 약 5 x 1015/㎤에서 약 1018/㎤에 이른다. 이러한 도핑 농도 범위는 여기서 비한정적인 예로서 제공된다. 당업자는 다양한 전도 레벨을 달성하기 위한 도핑 농도를 잘 안다. 그러한 모든 도핑 농도는 본 발명의 실시예의 범주에 속한다.
나노-pn 다이오드 어레이(60)는 절연층(62b)으로부터 나노-pn 정션(66)의 높이에 거의 가깝도록 확장되는 동일한 로우에서의 인접하는 나노-pn 정션(66) 간(즉 나노-pn 정션(66)의 각각의 로우 내의 나노선 칼럼 간)의 스페이스(65) 내에 비전도성 지지 물질을 더 포함한다. 몇몇 실시예에서, 비전도성 지지 물질은 절연층(62b)으로부터 제 1 및 제 2 나노-pn 정션층(66c, 66d) 사이의 인터페이스 또는 정션 이하의 높이까지 확장되도록 나노선 로우 사이에도 위치한다(도시 안 됨). 비전도성 지지 물질은 적어도 어레이(60)의 나노-pn 다이오드가 동작하는 온도 범위 내에서 지지 물질로 기능하기 위해 충분한 강성을 갖는 비전도성 폴리머 또는 화합물, 또는 웨이퍼(62)의 반도체 물질의 산화물 또는 질화물로부터 선택된다. SOI 웨이퍼에 있어서, 비전도성 지지 물질은 예를 들어 이산화 실리콘, 질화 실리콘, 글라스 및 벤조시클로부탄(BCB) 폴리머 중의 하나를 포함하지만 그에 한정되지는 않는다.
몇몇 실시예에서, 나노-pn 다이오드 어레이(60)는 또한 제 1 정션층(66c)에 대항하는 제 2 정션층(66d)에 수직으로 접하는 나노-pn 정션(66) 상에 선택 물질층(67)을 포함한다. 선택층(67)은 어레이(60)의 다이오드의 동작을 강화하거나 변경하기 위해 나노-pn 다이오드 어레이(60)의 몇몇 실시예에 포함된다. 도 6은 예로서 만이고 한정하려는 것이 아닌 것으로 선택층(67)을 도시하고 있다.
선택층(67)은 예를 들어, 여기서 전체 내용이 참고 문헌으로 포함된 미국 특허번호 6,459,095에 기술된 바와 같이, 전기적으로 어드레싱할 수 있는 분자 종류와 같은 스위칭 분자를 포함할 수 있다. 또한, 예로서, 여기서 전체 내용이 참고 문헌으로 포함된 Yong Chen 등의 "Nanoscale Molecular-Switch Devices Fabricated by Imprint Lithography", Applied Physics Letters, Vol. 82, No. 10, (10 Mar. 2003) pp. 1610-1612를 참조하라.
나노-pn 다이오드 어레이(60)는 또한 나노-pn 정션(66)의 수평 표면에 접하는 제 2 나노-전극(68) 세트를 포함한다. 선택층(67)도 포함하는 실시예에서, 층(67)은 제 2 나노-전극(68)과 정션(66)의 수평 표면 사이에 존재한다. 세트의 제 2 나노-전극(68)은 나노-pn 다이오드 어레이(60) 내의 pn-정션(66)의 '로우'를 따라 확장된 전기적 전도성 물질의 연장된 스트립(strip) 또는 바(bar)를 포함한다. 몇몇 실시예에서, 제 2 나노-전극(68)은 교차하는 각 B에서의 방향 내에서 제 1 나노-전극(64)의 방향으로 확장된다. 각각의 제 2 나노-전극(68)은 기본적으로 나노-pn 정션(66)의 각각의 로우를 따라 세트의 제 1 나노-전극(64)과 교체한다. 칼럼 사이의 각각의 로우에서 스페이스(65) 내의 비전도성 지지 물질은 전극(68)이 하나의 로우 내의 인접하는 나노-pn 정션(66)을 효과적으로 가로지르는 영역 내에서 제 2 나노-전극(68) 세트를 물리적으로 지지한다. 몇몇 실시예에서, 제 2 나노-전극(68)은 알루미늄, 금, 은, 구리, 플래티늄 그리고 니켈 또는 당업자가 사용가능한 다른 금속 중에서 선택된 하나 이상의 금속 물질로 만들어진다. 실리콘 반도체에 대해서는 예를 들어 티타늄-실리사이드 합금이 대안적으로 사용될 수도 있다. 다른 실시예에서, 제 2 나노-전극(68)은 전기적으로 전도성을 갖는 비금속으로 만들어진다. 실리콘 반도체에 대해서는 예를 들어 높게 도핑된 폴리실리콘 물질과 같은 비금속이 사용될 수도 있다.
제 2 나노-전극(68) '크로스-바' 세트와 임베디드(embedded) 제 1 나노-전극(64) 나노선 세트는 (예를 들어, 칼럼 및 로우 단위로) 한번에 나노-pn 다이오드 어레이(60) 내의 하나 이상의 개별적인 나노-pn 정션(66)을 어드레싱하기 위해 외부적으로 액세스 가능하다. 나노-pn 다이오드 어레이(60)는 제 1 나노-전극(64)과 제 2 나노-전극(68) 중의 개별적인 것들의 끝단(64c, 68c)과 연속하거나 그에 연결된 전도성 트레이스(trace) 또는 리드(lead)(즉, 핀)를 더 포함할 수 있다. 전도성 트레이스 또는 리드는 어레이(60)의 선택된 나노-pn 정션(66)을 프로빙(probing) 또는 어드레싱하기 위해 다이오드 어레이(60)로부터 외부로 확장된다.
종래의 나노-pn 다이오드는 반도체 내의 너무 얇은 p 및 n 층으로 인해 낮은 장치 성능을 갖는 경향이 있다. 종래의 제조 기법으로 인해, 장치 성능을 개선하기 위해서 종래의 방법으로는 p 및 n 층을 충분히 두껍게 만들 수 없다. RIE, 금속 에칭 마스크, 화학 및 기계 연마(CMP)를 이용한 평탄화 등을 포함하는 종래의 공정은 보다 두꺼운 p 및 n 층을 사용하는 제조를 절대적으로 힘들게 만든다. 본 발명의 실시예에 따르면, 반도체 결정 구조의 (111) 수직 격자 평면을 따라 습식 화학적 에칭된 [110] 방향으로 연마된 반도체 물질은 장치의 성능 및 신뢰성을 향상시키고 종래의 나노-pn 다이오드에 비해 그 제조를 수월하게 만든다. 예를 들어, p 및 n 층은 다이오드의 성능 및 품질을 보다 더 좋게 만들 수 있을 정도로 충분히 두꺼운 반면, pn 정션의 폭(즉, 나노선의 폭)은 두께보다 더 작다. 또한, 습식 화학적 에칭된 반도체 물질은 (111) 수직 평면의 아주 매끄러운 수직 측벽을 제공한다. 그러므로 pn 정션과 전극은 다이오드 어레이(60) 내에서 독립적으로 보다 근접하게 위치할 수 있는 반면 전기적 단락은 피한다. 또한, 정의에 의하면 그러한 습식 화학적 에칭된 반도체의 결정 구조는 RIE를 이용하는 건식 화학적 에칭에 의해 손상되지 않는다. 또한, 정의에 의하면 그러한 습식 화학적 에칭된 반도체는 RIE 동안에 금속 에칭 마스크에 의해 금속 이온으로 오염되지 않는다. 본 발명의 나노-pn 다이오드 어레이(60)는 종래의 나노-pn 다이오드에 비해 제조가 더 용이하고 구조적으로 보다 신뢰할 수 있으며 성능의 관점에서 보다 신뢰할 수 있다.
도 7은 본 발명의 실시예에 따라 나노-pn 다이오드 어레이를 제조하는 방법(70)의 실시예의 흐름도를 보여준다. 제조 방법(70)은 제 1 (111) 수직 결정 평면을 따라 [110] 방향으로 연마된 절연체 상 반도체 웨이퍼의 도핑된 반도체층을 습식 에칭하는 단계(72)를 포함한다. 절연체 상 반도체 웨이퍼는 도핑된 반도체층, 내부 절연층, 그리고 웨이퍼의 잔여부 또는 지지층을 포함한다. 도핑된 반도체층은 (110) 수평 평면 표면으로부터 절연층으로 습식 에칭(72)된다. 습식 에칭(72)의 결과, 반도체층의 두께와 동일한 높이를 갖는 공간적으로 떨어진 평행하는 나노선 세트가 형성된다. 세트의 각각의 나노선은 제 1 세트의 (111) 수직 평면의 평행하는 수직 측벽을 갖는다. 각각의 나노선의 폭과 피치는 나노크기 범위에서 각각 독립적이다.
도핑된 반도체층은 반도체층의 맨 안쪽 하위층, 반도체층의 중간 하위층 그리고 중간 하위층에 접하는 바깥 하위층을 포함한다. 맨 안쪽 하위층은 웨이퍼의 절연층과 접하고 제 1 전도 유형의 제 1 도핑 농도를 갖는다. 중간 하위층은 맨 안쪽 하위층과 접하고 제 1 전도 유형의 제 2 도핑 농도를 갖는다. 바깥 하위층은 제 2 전도 유형의 제 3 도핑 농도를 갖는다. 제 1 도핑 농도는 약 1018/㎤에서 약 1021/㎤ 또는 당업자에게 높게 도핑된 반도체와 동등한 것으로 이해되는 다른 농도까지의 범위에 속한다. 제 2 도핑 농도 및 제 3 도핑 농도는 독립적으로 약 1015/㎤에서 약 1018/㎤ 또는 당업자에게 가볍게 도핑된 반도체와 동등한 것으로 이해되는 다른 농도까지의 범위에 속한다. 몇몇 실시예에서 제 2 도핑 농도는 '높게 도핑된' 또는 기본적으로 제 1 도핑 농도와 동등할 수도 있다.
몇몇 실시예에서, 절연체 상 반도체 웨이퍼는 전술 한 바에 따라 이미 도핑된 것을 살 수도 있다. 다른 실시예에서, 제조 방법(70)은 붕소 또는 인의 이온 주입을 이용하는 것과 같이 해당 분야에서 알려진 표준 도핑 기법을 사용하여 반도체층을 도핑하는 단계를 더 포함한다.
도 7을 다시 참조하면, 제조 방법(70)은 밀봉 물질로 나노선 세트를 밀봉 또는 두르는 단계(74)를 더 포함한다. 밀봉 단계(74)는 밀봉제를 공급하고 나노선 세트의 (110) 수평 표면이 노출될 때까지 평행한 수평 평면을 따라 밀봉제를 제거하는 단계를 포함한다. 공급된 밀봉제는 상기 세트의 인접하는 평행한 나노선 사이를 채운다. 밀봉제는 후속하는 공정 동안에 나노선을 보호하고 이하에서 추가로 기술하는 바와 같이 다이오드 어레이의 외부 전극에 지지 기능을 추가적으로 제공한다. 밀봉제는 고체 상태로 충분히 단단하거나 양생되며 후속하는 공정 동안과 다이오드 어레이가 동작하는 온도 범위에서 단단하게 유지된다.
밀봉제는 밀봉 물질과 실시예에 따라 표면 위에 스핀 코팅되거나 예를 들어 CVD 또는 PECVD를 이용하여 성장 또는 증착될 수 있다. 적용된 기법은 당업자에게 알려져 있다. 밀봉 물질은 산화물, 질화물, 화합물 그리고 폴리머 물질을 포함하지만 그에 한정되지는 않는다. 스펀-온(spun-on) 글라스 또는 벤조시클로부탄(BCB)은 밀봉제로서 유용한 몇몇 물질의 예이다. 절연체 상 반도체 웨이퍼에 대해, 이산화 실리콘 또는 질화 실리콘도 밀봉 물질로서 유용하다.
몇몇 실시예에서, 당업자가 잘 아는 기법에 따라 화학 연마와 기계 연마 중의 하나 또는 둘 다가 나노선의 (110) 수평 표면이 노출될 때까지 (110) 수평 평면에 평행한 수평 평면을 따라 밀봉제를 제거하는데 사용된다. 다른 실시예에서, 밀봉제는 알려진 기법을 사용하여 나노선의 (110) 수평 표면이 노출되도록 역 에칭(etch back)된다. 나노선 세트의 (110) 수평 표면은 이하에서 기술하는 바와 같이 후속하는 공정 동안에 노출된다.
몇몇 실시예에서, 제조 방법(70)은 어레이의 다이오드의 동작 또는 기능을 강화, 수정 또는 변경하기 위해 임베디드 나노선의 (110) 수평 표면에 물질층을 제공하는 단계를 더 포함할 수 있다. 미국특허번호 6,459,095 B1을 고려하여 앞서 언급한 바와 같이 스위칭 분자가 한정 사항이 아닌, 예로서 사용될 수도 있다. 다이오드 어레이에 물질층을 사용하는 것은 제조 방법(70)에 대해서는 선택 사항이다. 선택물질은 실시예에 따라 노출된 (110) 수평 표면상의 셀프-어셈블된 모노층(self-assembled monolayer : SAM) 또는 랑뮈에-블로젯(Langmuir-Blodgett) 막으로서 제공될 수 있다. 당업자는 랑뮈에-블로젯막과 SAM 증착 또는 성장을 잘 안다.
도 7을 다시 참조하면, 제조 방법(70)은 임베디드 나노선의 수평 표면상에 바깥 전극 세트를 형성하는 단계(76)를 더 포함하고, 그에 따라 상기 세트의 바깥 전극은 나노선 세트의 노출된 (110) 수평 표면 및/또는, 만약 포함된다면, 그 위의 대응하는 선택 물질과의 브리지 및 콘택을 형성하기 위해 나노선 사이의 밀봉제를 가로질러 확장된다. 바깥 전극 세트는, 나노선의 길이를 따라 (칼럼을 나타내는) 임베디드 나노선과 교차하는 (로우를 나타내는) 공간적으로 떨어져 있는 전극 크로스-바 세트를 궁극적으로 제공하는 표면상에, 당업자에게 알려져 있거나 당업자가 사용가능한, 전기적으로 전도성이 있는 물질을 제공, 성장 또는 증착하고 패터닝하는 기법을 사용하여 형성(76)될 수 있다. 그러한 기법은 예를 들어 증착, 스퍼터링, CVD, PECVD, e-빔, SAM 성장 또는 여기서 언급한 다른 선택적이거나 비선택적인 증착 기법, 그리고 패터닝을 위한 다른 사용가능한 리소그래피 공정을 포함하지만 그에 한정되지는 않는다.
제조 방법(70)은 칼럼 크로스의 나노선과 로우의 전극 크로스-바가 위치한 곳에서 나노선 위에 pn-다이오드를 형성하기 위해 마스크로서 전극 크로스-바 세트를 사용하여 밀봉된 나노선을 에칭하는 단계(78)를 더 포함한다. 각각의 개별적인 다이오드는 임베디드 나노선의 일부분으로부터 형성된 pn-정션을 갖는다. 개별적인 다이오드의 pn-정션을 형성하는 나노선의 일부분은 전술한 도핑된 반도체층의 바깥 하위층과 중간 하위층을 포함한다.
몇몇 실시예에서, 건식 화학적 에칭 공정이 본질적으로 동시에 다이오드를 형성하기 위해 전극 크로스-바의 로우 사이에 나노선의 반도체 물질과 밀봉제를 모두를 에칭(78)하는데 사용된다. 해당 분야에서 알려진 RIE 또는 다른 건식 에칭 기법이 에칭을 위해 사용될 수도 있다.
다른 실시예에서, 습식 화학적 에칭 공정이 밀봉제가 아니라 반도체 나노선을 에칭(78)하기위해 사용된다. 이 실시예에서, 전극 크로스-바와 밀봉제는 기본적으로 습식 에칭용 마스크를 제공한다. 전술한 습식 화학적 에칭 기법은, 나노선이 형성된 제 1 (111) 평면 세트와 교차하도록 각을 이루며 떨어져 있는 반도체층의 제 2 (111) 수직 평면 세트를 따라 에칭하는 추가적인 이점을 갖도록 에칭하는 데에 사용될 수 있다. 본 실시예에 따라 다이오드를 형성하기 위한 습식 에칭(78) 후에, 선택적으로 로우 사이에 잔류하는 밀봉제는 RIE 또는 다른 건식 에칭 공정과 같은 건식 에칭 공정 또는 습식 에칭 공정으로 제거될 수 있다. 그르므로 습식 에칭 공정과 건식 에칭 공정 중의 하나 또는 모두가 로우 사이의 나노선 물질과 밀봉제를 선택적으로 제거하는 데에 사용되기도 한다.
개별적인 다이오드를 형성하기 위한 에칭(78) 동안에, (110) 수평 표면으로부터 측정된 바와 같이, 나노선과 밀봉제는 전극 크로스-바 로우 사이로부터 나노선의 바깥 하위층과 중간 하위층 사이의 계면 아래(즉, pn-정션 아래)의 적어도 소정 깊이까지 에칭(78)된다. 로우 사이의 밀봉제의 일부를 제거함으로써, 밀봉 물질의 본래의 절연 특성 및/또는 다른 특성은 pn-다이오드의 동작과 충돌하지 않는다. 달리 말하면, 일정량의 밀봉제가 몇몇 실시예에서 pn-다이오드의 로우 사이에 잔류할 수도 있지만 다이오드 성능에 해를 끼칠 만큼 충분하지는 않다. 중요하게, 로우 내의 pn-다이오드 사이의 밀봉제는 제거되지 않기 때문에 밀봉제는 각각의 로우에서 브리지를 형성하는 전극 크로스-바에 단단한 지지력을 제공한다.
나노-pn 다이오드 어레이를 제조하는 방법(70)은 어레이의 로우 및 칼럼의 전극을 프로빙함으로써 개별적으로 액세스 가능하거나 어드레싱 가능한 pn-정션 다이오드를 제공한다. 반도체 나노선은 제 1 도핑 농도를 갖는 하위층과 나노선의 넓이 또는 깊이(두께) 보다 더 큰 나노선 길이를 추가로 갖는다. 각각의 반도체 pn-정션은 겹쳐진 층 관계의 제 3 도핑 농도를 갖는 하위층과 제 2 도핑 농도를 갖는 하위층을 갖는다. 각각의 pn-정션은 반도체 나노선의 길이의 일부이지만 나노선과 거의 동일한 폭을 갖는다.
몇몇 실시예에서, 제조 방법(70)은 도 6에 도시된 나노-pn 다이오드 어레이(60)를 형성하는데 사용된다. 방법(70)은 다이오드 구조를 제조하기 위해 습식 에칭 대신에 RIE를 사용하는 종래의 제조 방법과 함께 사용가능한 것보다 더 두꺼운 반도체 도핑 하위층을 사용하는 것을 허락한다. 더 두꺼운 하위층은 구조적인 면과 성능 면 모두에서 보다 신뢰할만한 다이오드 구조를 제공한다. 또한, 다이오드 제조 동안에 RIE 건식 에칭 공정을 덜 사용할수록, 다이오드 어레이의 반도체 물질에 결정 구조 손상이 덜 발생한다. 또한, [110]-연마된 반도체의 습식 화학적 에칭은 여기에 기술한 바와 같이 반도체의 (111) 수직 격자 평면을 따라 비등방성 에칭을 이용하고 장치의 신뢰성을 희생함이 없이 소정의 공간에서 보다 더 밀집된 나노크기 구조물을 제공한다.
방법(70)의 또 다른 실시예(도시 안 됨)에서, 도핑된 반도체층을 습식 에칭(72)하는 단계는 나노선 세트 상의 pn-정션 수직 기둥 세트를 형성하는 단계를 더 포함한다. 반도체층은 pn-정션 기둥을 형성하기 위해 제 1 (111) 평면과 교차하는 제 2 (111) 수직 격자 평면을 따라 추가 습식 에칭된다. 몇몇 실시예에서 도핑된 반도체층은 제 2 (111) 평면 세트를 따라 (110) 수평 표면으로부터 거의 맨 안쪽 하위층과 중간 하위층 사이의 수평 계면까지 습식 에칭된다. 달리 말하면, 계면은 반도체층에서 제 1 도핑 농도로부터 제 2 도핑 농도까지 도핑 농도에 변화가 존재하는 곳을 정의한다. 다른 실시예에서, 계면은 제 1 도핑 농도로부터 제 3 도핑 농도까지 도핑 농도에 변화가 존재하는 곳(예를 들어, 제 1 도핑 농도와 제 2 도핑 농도가 거의 동등한 곳)을 정의한다.
제 2 (111) 수직 평면 세트는 제 1 (111) 평면 세트의 에칭에 이어서 또는 동시에 에칭되기도 한다. 그 결과, 반도체 나노선 세트가 제 1 (111) 수직 평면의 평행하는 (111) 수직 측벽을 갖도록 형성되고 pn-정션 수직 기둥 세트가 형성된 나노선의 수평 표면상에 습식 에칭(72) 동안 형성된다. pn-정션 기둥은 대응하는 각각의 나노선 상에 서로 간격을 두고 떨어져 있으며, 제 1 세트의 대항하는 (111) 수직 측벽 쌍과 제 2 세트의 대항하는 (111) 수직 측벽 쌍을 구비하고 또한 수직 기둥의 자유 끝단에 (110) 수평 표면을 갖는다.
방법(70)의 실시예에 따른 습식 에칭(72) 후, 에칭된 구조물은 밀봉단계(74)에 대해 전술한 바와 같이 밀봉되고, 형성단계(76)에 대해 전술한 바와 같이 그 상부에 형성된 바깥 전극을 구비한다. 그러나 이러한 실시예에서, 바깥 전극 세트는 자유 끝단의 (110) 수평 표면과 접촉하기 위해 pn-정션 수직 기둥의 로우를 가로질러 형성되는데 이는 pn-정션 기둥이 이미 형성되어 있기 때문이다. 또한, 방법(70)의 이러한 실시예에서, 다이오드를 형성하기 위해 바깥 전극의 로우 내에 밀봉제와 나노선 물질 모두를 에칭(78)하는 대신에, 밀봉제만이 앞서 말한 이유로 로우 사이에서 에칭된다.
그 결과, 임베디드 나노선들은 동일한 나노선 상의 인접하는 pn-정션 기둥들을 칼럼 형태로 전기적으로 연결시키고 전극 크로스-바들은 인접하는 나노선 상의 인접하는 pn-정션 기둥들을 로우 형태로 전기적으로 연결시킨다. 상호 연결된 pn-정션들은 칼럼과 로우에 의해 상호 액세스 가능한 pn-다이오드들의 어레이를 형성한다. 이러한 실시예는 어레이의 pn-다이오드를 형성하기 위해 습식 화학적 에칭만을 사용하는 것을 이용한다. 건식 에칭 공정이 사용될 수도 있지만 pn-다이오드가 형성된 후에 밀봉제를 제거하는 것으로 한정된다.
따라서 나노크기 구조물, 나노크기 장치, 나노-pn 다이오드 및 그들의 제조 방법들의 실시예들이 기술되었다. 전술한 실시예들은 단지 본 발명의 원리를 나타내는 많은 특정 실시예 중의 일부만을 보여준 것으로 이해되어야 한다. 명확하게, 당업자는 후속하는 청구범위에 의해 정의된 바와 같이 본 발명의 범주로부터 출발하지 않고도 많은 다른 정렬을 쉽게 고안할 수 있다.

Claims (10)

  1. [110] 방향으로 연마된 절연체 상의 반도체(semiconductor-on-insulator : SOI) 기판(12, 22, 32, 62)과,
    상기 [110]-연마된 기판(12, 22, 32, 62)의 (111) 수직 격자 평면(12e, 22e, 32e, 64a)인 (111) 수직 측벽(14a, 22e, 34a, 64a)을 구비하되, 상기 (111) 수직 측벽(14a, 22e, 34a, 64a)은 (110) 수평 표면(12d, 14b, 22d, 32d, 64b)으로부터 상기 [110]-연마된 기판(12, 22, 32, 62)의 절연층(12b, 22b, 32b, 62b)까지 확장되는, 반도체 나노선(14, 24, 34, 64)과,
    상기 나노선(14, 24, 34, 64)의 반대쪽의 끝단에 위치한 전기 콘택트(26, 36)를 포함하는
    나노크기 장치(10, 20, 30, 60).
  2. 제 1 항에 있어서,
    상기 나노선(14, 24, 34, 64)이 상기 (111) 수직 격자 평면(12, 22e, 32e, 64a) 중 평행하는 평면을 따라 상기 [110]-연마된 기판(12, 22,32, 62) 내에서 비등방성으로 습식 화학적 에칭(40, 42, 52, 72)됨에 따라, 상기 (111) 수직 측벽(14a, 22e, 34a, 64a)이 본질적으로 평탄하거나 원자적으로(atomically) 매끄럽게 되는
    나노크기 장치(10, 20, 30, 60).
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 나노선(14, 24, 34, 64)이 건식 화학적 에칭에 의해 형성된 나노선에 비해 더 매끄러운 수직 측벽 표면(14a, 22e, 34a, 64a)과 감소된 결정 구조 손상 중의 하나 또는 양자 모두를 갖는
    나노크기 장치(10, 20, 30, 60).
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 [110]-연마된 기판(12, 22, 32, 62)이 IV족 원소로 된 반도체 또는 화합물 반도체, III-V족 원소로 된 화합물 반도체, 및 II-VI족 원소로 된 화합물 반도체로부터 선택된 반도체층(12a, 22a, 32a, 62a)을 갖는
    나노크기 장치(10, 20, 30, 60).
  5. 제 4 항에 있어서,
    상기 [110]-연마된 절연체 상의 반도체 기판(12, 22, 32, 62)이 상기 [110] 방향으로 연마된 절연체 상의 반도체 (SOI) 웨이퍼인
    나노크기 장치(10, 20, 30, 60).
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 나노선(34)은 상기 나노선의 길이를 따라 상기 나노선(34)의 표면적을 증가시키는 미로형 패턴을 구비하며, 상기 나노선(34)에 인접하는 자극물에 대한 상기 나노선(34) 내의 반응 메커니즘은 상기 전기 콘택트(36)를 사용하여 측정가능하고, 상기 미로형 패턴은 상기 나노선(34)의 다수개의 미로 부분(34b)을 구비하며, 미로 부분(34b) 내의 상기 나노선(34)의 상기 수직 측벽(34a)은 제 1 세트의 (111) 수직 격자 평면과 제 2 세트의 (111) 수직 격자 평면 모두의 (111) 수직 평면(32e)을 가지고, 상기 제 1 및 제 2 세트는 각을 이루며 교차하도록 떨어져 상기 미로형 패턴의 정의를 촉진하는
    나노크기 장치(30).
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 장치(10, 20, 30, 60)가 나노-감지기, 나노-다이오드(60), 나노-증폭기, 나노-스위치 및 전자 회로의 나노-구성요소 중에서 선택되는
    나노크기 장치(10, 20, 30, 60).
  8. 제 7 항에 있어서,
    상기 장치가 나노-pn 다이오드(60)이며,
    상기 다이오드(60)는,
    상기 나노선(64)의 상기 (111) 수직 평면(64a)을 공유하는 수직 측벽(66a) 쌍과 (110) 수평 평면 끝단을 더 구비하며, 상기 반도체 나노선(64) 상에 수직으로 스택(stack)된 나노-pn 정션(66)과,
    상기 나노-pn 정션(66)의 상기 (110) 수평 평면 끝단 상에 증착된 나노-전극(68)을 더 포함하는
    나노크기 장치(10, 20, 30, 60).
  9. 제 8 항에 있어서,
    상기 나노선(64)은 제 1 전도 유형과 제 1 도핑 농도를 가지며, 상기 pn-정션(66)은 상기 나노선(64)에 인접하여 상기 제 1 전도 유형과 제 2 도핑 농도를 갖는 제 1 층(66c)과, 상기 제 1 층(66c) 상에 스택되어 제 2 전도 유형과 제 3 도핑 농도를 갖는 제 2 층(66d)을 포함하는
    나노크기 장치(60).
  10. 제 8 항에 있어서,
    상기 나노-전극(68)은 금속, 금속-반도체 합금 및 도핑된 비금속 중의 하나이며, 상기 다이오드(60)는 선택적으로 상기 pn-정션(66)의 상기 (110) 수평 끝단과 상기 나노-전극(68) 사이에 스위칭 물질(67)을 더 포함하는
    나노크기 장치(60).
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