CN1997588A - 具有(111)垂直侧壁的纳米线装置及其制造方法 - Google Patents

具有(111)垂直侧壁的纳米线装置及其制造方法 Download PDF

Info

Publication number
CN1997588A
CN1997588A CNA2005800232597A CN200580023259A CN1997588A CN 1997588 A CN1997588 A CN 1997588A CN A2005800232597 A CNA2005800232597 A CN A2005800232597A CN 200580023259 A CN200580023259 A CN 200580023259A CN 1997588 A CN1997588 A CN 1997588A
Authority
CN
China
Prior art keywords
nano
semiconductor
nano wire
nanometer
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800232597A
Other languages
English (en)
Inventor
S·M·伊斯拉姆
Y·陈
S·-Y·王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hewlett Packard Development Co LP
Original Assignee
Hewlett Packard Development Co LP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Development Co LP filed Critical Hewlett Packard Development Co LP
Publication of CN1997588A publication Critical patent/CN1997588A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00—Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/81—Array wherein the array conductors, e.g. word lines, bit lines, are made of nanowires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Weting (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

一种纳米尺寸装置10、20、30、60和制造方法40、50、70提供了具有(111)垂直侧壁14a、22e、34a、64a的纳米线14、24、34、64。该纳米尺寸装置包含沿[110]方向抛光的绝缘体上半导体衬底12、22、32、62，该纳米线，以及位于纳米线24、34对立端部的电接触26、36。方法40、50、70包含湿法刻蚀42、52、72该绝缘体上半导体衬底的半导体层12a、22a、32a、62a，以形成44、54在半导体层22a、32a内一对岛22f、32f之间延伸的纳米线24、34。方法50进一步包括在该对岛上沉积56导电材料，以形成电接触26、36。纳米pn二极管60包含作为第一纳米电极的纳米线64、垂直堆叠在纳米线64上的pn结66、以及在该pn结的(110)水平平面端部上的第二纳米电极68。纳米pn二极管60可以制造为绝缘体上半导体衬底62上的二极管阵列。

Description

具有(111)垂直侧壁的纳米线装置及其制造方法
技术领域
本发明涉及纳米技术和纳米尺寸结构的制造。具体而言，本发明涉及使用湿法化学刻蚀制造纳米线及具有纳米线的装置。
背景技术
半导体技术自其开始就一直呈现朝向越来越小装置尺寸和越来越高装置密度的方向发展的趋势。结果，近来迅猛增长并引起广泛兴趣的半导体技术领域为纳米技术。纳米技术涉及制造和应用所谓的纳米尺寸结构，即，尺寸通常比常规半导体结构小50至100倍的结构。通常，用于制造纳米尺寸结构的技术为，电子束图案化或纳米压印与例如反应离子刻蚀(RIE)的干法刻蚀相组合。
然而，电子束光刻速度慢，因此限制了其在高生产量或生产率情形中的应用。此外，电子束光刻在纳米尺寸范围的分辨率有限。尽管纳米压印是可行的，但是其中所使用的RIE工艺导致晶体退化，在图案的侧壁内引入表面粗糙度，并使用了通过金属离子污染纳米结构的金属掩模。此外，传统RIE工艺趋于对所制造的纳米结构的尺寸施加限制。例如，RIE刻蚀中使用的掩模模仿或者甚至恶化纳米图案侧壁粗糙度，因为掩模在微米尺寸级保持粗糙，即使采用极精确的写入。
无论是使用电子束图案化或者使用纳米压印，通过RIE工艺制造的纳米结构的侧壁上所形成的表面粗糙度在这种纳米尺度下是不能接受的。例如，这种表面粗糙度影响纳米结构性能和可靠性，并限制纳米结构设计，例如纳米线之间的间距或节距。此外，采用RIE通过电子束图案化或纳米压印制造纳米结构是耗时的。因此，传统制造的纳米结构的生产量成本昂贵。
因此，期望这样来制造纳米结构，该纳米结构具有更高可靠性和性能以及具有更小表面粗糙度(即，更平滑的表面)的纳米尺寸分辨率，且潜在地成本更低和生产量更高。这样制造的纳米结构可解决纳米技术领域的长期需要。
发明内容
在本发明一些实施方案中，提供了一种纳米尺寸装置。该纳米尺寸装置包括沿[110]方向抛光的绝缘体上半导体衬底。该纳米尺寸装置进一步包括具有垂直侧壁的半导体纳米线，该垂直侧壁为(111)垂直面。该(111)垂直侧壁从(110)水平表面延伸到沿[110]方向抛光衬底的绝缘体层。该纳米尺寸装置进一步包括位于纳米线相对端部的电接触。
在本发明其他实施方案中，提供了一种纳米pn二极管。该纳米pn二极管包括第一纳米电极，其具有平行的垂直侧壁，该垂直侧壁为沿[110]方向抛光的绝缘体上半导体晶片的(111)垂直面。该纳米pn二极管进一步包括垂直堆叠于第一纳米电极上的纳米pn结，使得该纳米pn结具有一对垂直侧壁，该垂直侧壁共用该第一纳米电极的(111)面。该纳米pn结进一步具有(110)水平平面端部。该纳米pn二极管进一步包括沉积在该纳米pn结的(110)水平平面端部上的第二纳米电极。
在本发明的另外实施方案中，提供了制造该纳米尺寸装置和该纳米pn二极管的方法。在各个方法中，湿法刻蚀沿[110]方向抛光的绝缘体上半导体衬底，从而形成具有(111)垂直面的垂直侧壁的半导体纳米线。
本发明的特定实施方案除了上述特征之外具有其他特征，或者具有替代上述特征的其他特征。以下参考附图详细地描述本发明一些实施方案的这些和其他特征。
附图说明
参考结合附图进行的如下详细描述，本发明实施方案的各种特征将变得更容易理解，附图中相同的附图标记表示相同的结构元件，附图中：
图1A示出了根据本发明实施方案的纳米尺寸结构的一个实施方案的透视图。
图1B示出了根据本发明实施方案的纳米尺寸结构的另一个实施方案的透视图。
图1C示出了根据本发明实施方案的纳米尺寸结构的另一个实施方案的透视图。
图2示出了根据本发明实施方案的纳米尺寸装置的一个实施方案的透视图。
图3示出了根据本发明实施方案的纳米尺寸装置的另一个实施方案的透视图。
图4示出了根据本发明实施方案的纳米尺寸结构制造方法的实施方案的流程图。
图5示出了根据本发明实施方案的纳米尺寸装置制造方法的实施方案的流程图。
图6示出了根据本发明实施方案的纳米pn结二极管阵列的实施方案的透视图。
图7示出了根据本发明实施方案的纳米pn二极管制造方法的实施方案的流程图。
发明详述
图1A至1C示出了根据本发明实施方案的纳米尺寸结构10的实施方案的透视图。纳米尺寸结构10包括沿[110]方向抛光的半导体衬底12，以及在半导体层12a内湿法化学刻蚀形成的半导体纳米线14。
半导体衬底12为半导体晶片12、12a或者绝缘体上半导体晶片12。绝缘体上半导体晶片12包括毗邻绝缘体层12b的半导体层12a以及毗邻绝缘体层12b的晶片12的其余支持材料12c，如图1A和1B所示。半导体晶片12、12a示于图1C。因此，术语“半导体层”这里用于表示半导体晶片12、12a或者具有半导体层12a的绝缘体上半导体晶片12，除非另外说明。
[110]方向是指半导体衬底12的(即，晶片12、12a或半导体层12a的)主水平平面表面12d为(110)水平晶面。这里使用方括号“[]”和圆括号“()”分别表示晶向和晶面，这些括号在此用于包围例如110和111的数字，且在此遵从本领域已知的结晶学命名方法。此外，半导体衬底12具有多个(111)垂直晶面12e，晶面12e与主水平表面12d相交，如图1A至1C虚线所示。出于这里讨论的目的而非限制性地，认为晶体结构的(110)水平晶面相对于笛卡儿坐标系是水平取向的。(110)水平表面为(110)水平面。(111)垂直晶面近似垂直相交晶片的(110)水平表面。因此出于这里讨论的目的，认为(111)垂直面相对于晶片的(110)水平表面或面是近似垂直取向的。
参考图1A和1B，纳米线14从半导体层12a的(110)水平表面12d垂直延伸到半导体层12a内由湿法化学刻蚀指示的深度和/或绝缘体层12b的位置指示的深度。纳米线14具有垂直侧壁14a。侧壁14a为半导体层12a的(111)垂直晶面12e并与其对准。实际上，纳米线14具有一对侧壁，各个侧壁为(111)垂直面。由于使用湿法化学刻蚀形成纳米线14，而不是使用例如反应离子刻蚀(RIE)的传统干法刻蚀技术，侧壁14a具有特征性平滑的平面表面，其基本上是原子级平面。在一些实施方案中，相对于干法刻蚀技术(例如RIE)用于形成纳米线的情形，半导体层12a和特别是纳米线14具有特征性减小的晶体结构损伤。此外在一些实施方案中，相对于干法刻蚀和金属刻蚀掩模用于形成纳米线的情形，纳米线14具有更少的金属离子污染，如下文所进一步描述。
有利于使沿垂直方向刻蚀远大于沿水平方向刻蚀的各向异性刻蚀的湿法化学刻蚀溶液尤其适用于获得本发明的纳米尺寸装置10。具体而言，对半导体内(110)水平晶面的刻蚀远快于对(111)垂直晶面的刻蚀，由此维持(111)垂直晶面的晶格平滑的湿法化学刻蚀溶液尤其适用于本发明的实施方案。见例如S.M.Sze编辑的High-SpeedSemiconductor Devices，A Wiley-Interscience Publication，John Wiley & Sons，Inc.，1990，至少Part I，Section 1.4，pp33-51。各向异性湿法化学刻蚀的纳米线14通常侧壁高度或深度大于纳米线14的宽度或厚度。此外，纳米线14的长度通常远大于纳米线14的高度或宽度。纳米线14长度促进纳米线14具有更大表面积。这些相对尺度并非旨在限制这里所描述的本发明的各种实施方案。在下文中相对于纳米尺寸结构制造方法更详细地描述对半导体层12a的湿法刻蚀。
在一些实施方案中，纳米尺寸结构10包括在半导体层12a内湿法化学刻蚀形成的多个分离纳米线14。图1B和1C示出了具有多个纳米尺寸分离纳米线14的纳米尺寸结构10的其他实施方案的透视图。图1B示出了绝缘体上半导体晶片12内的多个纳米线14。图1C示出了半导体晶片12、12a内的多个纳米线14。在这些实施方案中，纳米线14相互平行，纳米线14之间的间距在纳米尺寸范围以内。相对于干法化学刻蚀的纳米线，湿法化学刻蚀的纳米线侧壁14a相当平滑，使得如果需要则这些纳米线可以纳米尺寸地紧密间隔(例如，一个或多个相邻(111)垂直晶面的原子或晶体间距)，而不危害其与相邻纳米线14的电隔离。例如，在一些实施方案中，纳米线的宽度为零点几微米，纳米线14之间的间距范围为约5nm至约100μm。
在一些实施方案中，纳米尺寸结构10进一步包括用于测量或监控纳米线对刺激的响应的装置。例如，纳米线14由层12a的半导体材料制成。半导体纳米线14特征性地响应刺激。在一些实施方案中，当纳米线14暴露于影响其特性的刺激时，纳米线14将呈现电学特性或物理特性之一或二者兼有的变化，该电学特性为例如半导体材料的导电率或电阻率，该物理特性为例如半导体材料的振动或运动。使用该测量或监控装置可以测量纳米线14的特征变化或响应机制。因此在一些实施方案中，纳米尺寸结构10可以是纳米尺寸装置，例如检测与该装置相邻的环境变化的传感器，或者响应于例如外部电源而传送电流的二极管。
图2示出了根据本发明实施方案的纳米尺寸装置20的实施方案的透视图。纳米尺寸装置20包括沿[110]方向抛光的绝缘体上半导体衬底22。如前所述对于图1A和1B所示纳米尺寸结构10，绝缘体上半导体衬底22包括具有(110)水平平面表面22d的半导体层22a、绝缘体层22b以及衬底的其余支持层22c。绝缘体层22b毗邻并介于半导体层22a和支持层22c之间。纳米尺寸装置20进一步包括在半导体层22a内湿法化学刻蚀形成、沿半导体层22a的(111)垂直晶面22e的纳米线24。纳米尺寸装置20进一步包括位于纳米线长度对立端部、形成于半导体层22a的平台或岛22f上的电接触26。如图2所示，本实施方案的纳米线24长度远大于纳米线宽度或纳米线高度。纳米线长度为基于纳米尺寸装置20预期用途的设计选择，在此并非限制。然而，通过增大纳米线24的长度，纳米线表面积伴随着增大。因此，纳米线24越长，纳米线24对毗邻装置20的环境变化越敏感。因此，根据实施方案，图2所示装置20可以是检测装置或传感器20。
图3示出了根据本发明实施方案的纳米尺寸传感器30的实施方案的透视图，其中该纳米尺寸传感器30在电接触36之间具有曲折的纳米线34。曲折纳米线34增大了每单位传感器面积的纳米线表面积，并因此增大相同传感器复盖区的纳米线灵敏度。本实施方案利用如下方面，即，半导体晶片32、32a具有沿第一方向取向的一组(111)垂直晶面32e和沿第二方向取向的一组(111)垂直晶面32e，这两组垂直晶面以一定角度间隔而彼此相交(例如夹角为A和B)，还与(110)水平面32d相交。在沿(111)垂直晶面32e对半导体层32a进行湿法化学刻蚀期间，纳米线34的各个曲折部分34b与两个以一定角度间隔的(111)垂直晶面32e对准。对于沿[110]抛光的硅，(111)垂直晶面32e角度间隔约109度和约70度(例如在硅晶体结构中，角度A＝109.47度，角度B＝70.53度)。因此，各个曲折部分34b沿各个角方向具有特征性原子级平滑侧壁34a，使得曲折部分34b可以尽可能小地以纳米尺寸分隔开而相邻曲折部分34b之间不短路。
再参考图2和图3，电接触26、36分别形成于半导体层22a、32a的隔离平台或岛22f、32f上并由该平台或岛22f、32f支持。各个电接触26、36由本领域中已知以及下文中进一步描述的导电方法形成，从而提供与纳米线24、34的半导体材料的电连接。
图4示出了根据本发明实施方案的纳米尺寸结构制造方法40的实施方案的流程图。制造方法40包括使用化学刻蚀溶液湿法刻蚀42沿[110]方向抛光的半导体衬底，从而在该半导体衬底内形成44纳米线。该刻蚀溶液各向异性地进行刻蚀，对半导体的(111)垂直晶面的刻蚀远慢于其(110)水平晶面，使得沿(111)垂直晶面在半导体层内产生相对深的沟槽。在相邻沟槽之间是形成的纳米线。如前对结构10和装置20、30所描述，在方法40中被湿法刻蚀42的半导体衬底可以是半导体层或晶片或者具有该半导体层的绝缘体上半导体晶片。纳米线从半导体层内某一深度垂直地延伸到该半导体衬底的水平平面表面(110)。在使用绝缘体上半导体晶片的实施方案中，纳米线从该晶片的绝缘体层某一深度垂直地延伸。该纳米线具有垂直侧壁，其为半导体层的基本上原子级平滑的(111)垂直晶面。根据实施方案，纳米线长度可相对地远大于其宽度或深度，且另外地，深度可相对地远大于其宽度。然而，纳米线的形状和尺寸取决于所制造的纳米尺寸结构的用途。纳米线的这种形状和尺寸由例如所使用的湿法刻蚀42的刻蚀掩模和参数控制，这在下文中描述。
出于本发明各种实施方案的目的，衬底或晶片的半导体材料具有金刚石晶体结构或闪锌矿晶体结构。因此，如这里所使用的术语“半导体”被定义为指具有金刚石晶体结构或闪锌矿晶体结构的半导体材料。具有金刚石晶体结构的半导体材料包含但不限于IV族元素，例如硅(Si)和锗(Ge)，并包含SiGe的化合物半导体。具有闪锌矿晶体结构的化合物半导体包含但不限于III-V族元素，例如铝、镓和铟中任何一个的磷化物、砷化物及碲化物，以及II-VI族元素，例如znS、CdS、CdTe和CdSe。
尽管本文中参考“硅”作为半导体材料，包含“绝缘体上硅”或“SOI”晶片，描述了具体示例，但是本领域技术人员应该清楚，如上文定义的任何其他半导体材料可以替代硅，且仍落在本发明各种实施方案的范围之内。此外，根据本文中所揭示的方法，任意其他这种半导体材料的湿法刻蚀42及其他工艺中使用的反应物和参数对于本领域技术人员而言是已知的，且无需过多实验可进行替代。
更详细地提供可用于加工其他半导体材料的材料和工艺的参考文献包括但不限于Modern GaAs Processing Methods by Ralph E.Williams，Artech House，(1990年7月)、InP-Based Materials andDevices：Physics and Technology by Osamu Wada(Editor)、HidekiHasegawa(Editor)，Wiley-Interscience，(April 1999)，pp.295-309、InP and Related Compounds：Materials，Applicationsand Devices(Optoelectronic Properties of Semiconductors andSuperlattices)，M.O.Manasreh(Editor)，Taylor & Francis，(2000年8月1日)、以及Physical Properties of III-VSemiconductor Compounds：InP，InAs，GaAs，GaP，InGaAs，andInGaAsP by Sadao Adachi，Wiley-Interscience，(1992年9月1日)，各个参考文献在此引入作为参考。这些及其他参考文献，例如High-Speed Semiconductor Devices，Edited by S.M.Sze，AWiley-Interscience Publication，John Wiley & Sons，Inc.，1990和S.M.Sze，Physics of Semiconductor Devices，Second Edition，John Wiley & Sons，1981也于此引入作为参考，本领域技术人员可以容易地获得这些参考文献，因此也可以在此处的实施方案中使用上文中定义的其他半导体材料而无需过多实验。
可以从位于Golden，CO and Columbia，MD的Isonics Corp.容易获得沿[110]方向抛光的硅晶片和SOI晶片，该公司的网页地址为http://www.isonics.com。沿[110]方向抛光的硅晶片和SOI晶片的另一个来源为SOITEC USA Inc.，Peabody，MA，该公司的网页地址为ht tp://www.soitec.com。可以从这些来源或者本领域技术人员已知的其他来源获得沿[110]方向抛光的其他上述半导体材料的晶片。
通过将硅层的(110)水平平面表面暴露于刻蚀溶液，例如氢氧化钾(KOH)溶液、乙二胺磷苯二酚(ethylene diamine pyrocatechcol、EDP)溶液、四甲基氢氧化铵(TMAH)溶液，由此可以实现对硅层的湿法刻蚀42，其中各种溶液沿(111)垂直面各向异性刻蚀硅。在一个实施方案中，使用刻蚀掩模，采用包括约44重量百分比(wt％)氢氧化钾，其余为水的刻蚀溶液(KOH-H2O)，在约120摄氏度(℃)的温度下刻蚀硅，刻蚀速率约7μm/min。根据实施方案，刻蚀温度范围为约室温或约25℃至约150℃。此外，根据实施方案，KOH溶液的浓度范围可以为约5wt％至约70wt％。
在另一个实施方案中，使用刻蚀掩模，采用包括约500mlNH2(CH2)2NH2：约88g C2H4(OH)2：约234ml H2O的EDP刻蚀溶液，在约110℃的温度下刻蚀硅。在又一个实施方案中，使用刻蚀掩模，采用四甲基氢氧化铵(TMAH)的刻蚀溶液刻蚀硅。TMAH使得可以使用与KOH刻蚀溶液所使用的刻蚀掩模材料不同的刻蚀掩模材料，如下文所进一步描述。
暴露于任何一种这些刻蚀溶液，各向异性地除去硅材料，从而在硅层内形成由刻蚀掩模定义的沟槽。例如，诸如KOH、EDP或TMAH的刻蚀溶液侵蚀或刻蚀硅衬底内(111)垂直面的速率比刻蚀其他面例如(110)水平面的速率慢一百倍。因此，当通过刻蚀掩模刻蚀沿[110]方向抛光的硅层时，可以产生深度/宽度纵横比几乎为100∶1的相对深的窄沟槽。
此外，调整刻蚀时间以及溶液浓度与温度，有利于到达目标深度。对于大多数实施方案，在硅层被刻蚀至SOI晶片的绝缘体层时，即获得目标深度。绝缘体层通常为例如二氧化硅材料或氮化硅材料。绝缘体层作为“终止层”以减缓或者基本上阻止KOH、EDP或TMAH的进一步各向异性刻蚀，因为这些刻蚀溶液相对于硅刻蚀而言都不会有效地刻蚀二氧化硅或氮化硅。
在另一个示例中，使用比例约1∶1∶100的H2SO4∶H2O2∶H2O溶液，可以沿(111)垂直面刻蚀GaAs化合物半导体(III-V族闪锌矿化合物半导体)(例如见S.Hirose等人，Appl.Phys.Letts.74(1999)964-966，该文献在此引入作为参考)。此外，在此处所述各种实施方案的范围之内，对于例如III-V族化合物半导体的某些半导体晶片，可以使用干法和湿法刻蚀工艺的组合。例如，可以使用垂直干法刻蚀(例如RIE)并随后通过湿法刻蚀以平滑干法刻蚀的表面，由此获得(111)垂直面。
相对于使用传统干法化学刻蚀工艺刻蚀的垂直侧壁，根据方法40形成的纳米线的垂直侧壁具有原子级平滑表面。相对于使用传统干法化学刻蚀工艺例如RIE刻蚀的半导体，在一些实施方案中湿法刻蚀42的半导体层进一步具有减少的晶体结构损伤。与上述传统方法制造的纳米尺寸结构相比，使用本发明方法制造的最终纳米尺寸结构更可靠且耐久。
在方法40期间可在晶片内湿法刻蚀42的纳米线的数目取决于待制造的最终纳米尺寸结构，在此不应理解为是限制。所获得的最终纳米尺寸结构受到刻蚀能力和/或所使用的光刻技术以及另外的半导体内(111)垂直晶面的原子间距中的一个或多个限制。
湿法刻蚀42包括使用具有待刻蚀图案的刻蚀掩模掩蔽(110)水平表面。在一些实施方案中，掩模材料沉积和/或生长在晶片的(110)水平表面上。典型的掩模材料为半导体材料的热氧化物层，例如示范性的硅晶片或SOI晶片上的二氧化硅层。当使用KOH刻蚀溶液时，二氧化硅作为刻蚀掩模材料可以起到很好的效果。根据通过加热的已知技术，且在一些实施方案中出于方法40的目的而在受控气氛中引入氧气，二氧化硅热氧化物层可生长在该示范性晶片的(110)水平表面上。备选地或者另外地，使用等离子体增强化学气相沉积(PECVD)在例如约400℃下，氧化物层可沉积在硅上。与例如PECVD氧化物层相比，热氧化物层对KOH湿法刻蚀溶液的阻挡作用更大。
在其他实施方案中，掩模层选自氧化物材料、聚合物材料和复合材料，其中这些材料抵抗各向异性刻蚀半导体晶片所使用的刻蚀剂溶液的侵蚀。例如，在硅或SOI晶片的刻蚀期间，该氧化物、聚合物或复合掩模层将抵抗KOH、EDP和TMAH中一个或多个的侵蚀。掩模材料对于本领域技术人员而言是已知的，使得无需过多实验即可确定特定刻蚀溶液使用的掩模材料。例如使用已知技术，可以将氧化物、聚合物或复合掩模层通过旋转涂敷而沉积或涂敷到(110)水平表面上。相对于常规地通过金属刻蚀掩模而干法化学刻蚀的半导体层，使用湿法刻蚀42以及任一这些掩模层材料替代金属刻蚀掩模可以减小(如果没有显著消除)该半导体层的金属离子污染。
一旦生长和/或沉积之后，该掩模层被图案化以用作对半导体晶片的后续湿法刻蚀42的刻蚀掩模，以形成纳米结构。如此处使用的“图案化”或“图案化的”是指例如定义和产生最终图案，或者在掩模层中定义和产生的最终图案。因此，“图案化”或“图案化的”不限于用于如此定义和产生这种最终图案的任意工艺。具体而言，在一些实施方案中，图案化掩模层可包括任何技术，包括但不限于例如光学光刻、压印光刻和电子束光刻，连同涂敷抗蚀剂(例如光敏抗蚀剂)或相似掩模材料或掩模工艺，或者离子研磨。通过这种图案化，例如通过干法和湿法化学刻蚀之一或二者兼有，选择性地或者无选择性地除去一部分掩模层。在一些实施方案中，在掩模层中刻蚀图案可以采用干法化学工艺，例如但不限于使用等离子体(例如RIE)或者离子束。
例如，RIE可用于选择性刻蚀掩模层。在使用热氧化物掩模层的一些实施方案中，使用本领域已知的传统光学光刻技术在示范性氧化物掩模层上图案化光敏抗蚀剂掩模。随后，例如在RIE中使用三氟甲烷(CHF3)和氩气(Ar)气体，通过该光敏抗蚀剂掩模图案化该氧化物掩模层。一旦使用RIE图案化该氧化物掩模层，则使用已知技术除去该光敏抗蚀剂掩模。
选择性除去部分掩模层(即，图案化)产生用于半导体晶片随后工艺42的刻蚀掩模。该刻蚀掩模暴露半导体晶片或衬底的底下(110)水平表面的选定部分，而未暴露其他部分或者保护其他部分从而没有湿法刻蚀42半导体晶片。刻蚀掩模定义的掩模边缘确定(110)水平表面上的位置，其中纳米线侧壁将在这些位置被刻蚀42到半导体晶片内。具体而言，刻蚀掩模的边缘沿晶片的一个或多个(111)垂直晶面与(110)水平表面的交线布置或者与其对准。随后如前所述沿刻蚀掩模的边缘、沿着(111)垂直面从暴露的(110)表面部分，湿法刻蚀42该晶片。湿法刻蚀工艺的另外信息和阐述，见例如共同待审的专利申请M.SaifIslam等于2004年4月16提交的No.10/826,056，题为″Apparatusfor Imprinting Lithography and Fabrication Thereof″， 与此引入作为参考。
湿法刻蚀的半导体晶片基本上具有平行的沟槽，各个沟槽具有侧壁和底部。沟槽侧壁为所形成的纳米线的(111)垂直平面侧壁。沟槽将纳米线与半导体晶片中刻蚀的相邻或平行结构例如其他纳米线分离，使得该沟槽具有介于沟槽侧壁之间的宽度或间距。使用绝缘体上半导体晶片时，沟槽底部为该绝缘体上半导体晶片的绝缘体层。该沟槽底部的绝缘体层将纳米线与平行或相邻的纳米结构电隔离。沟槽底部相对于沟槽垂直侧壁是近似水平的或者横向延伸。由于晶片的绝缘体层，该沟槽底部基本上为平面。当使用半导体晶片时，沟槽底部为晶片的半导体材料。使用更宽的沟槽以增大相邻纳米线或其他纳米结构之间的间距，可以实现电隔离。相对于绝缘体上半导体晶片的平面沟槽底部，半导体晶片中沟槽底部近似为V形或U形。
当湿法刻蚀42完成时，除去刻蚀掩模。例如，根据除去氧化物的已知技术，使用氢氟酸(HF)除去热氧化物刻蚀掩模。
图1A、1B和1C示出了根据方法40的一些实施方案完成湿法刻蚀42之后可获得的所形成44的纳米线结构。纳米线宽度和沟槽宽度基本上规定了相邻或平行纳米尺寸结构的节距。在一些实施方案中，相邻纳米线的节距范围为例如约10nm至约200μm。图1A、1B和1C还示出了取决于晶片类型的各个沟槽底部的相对形状。
图5示出了根据本发明实施方案的纳米尺寸装置制造方法的实施方案的流程图。纳米尺寸装置制造方法50包括湿法刻蚀52绝缘体上半导体晶片的半导体层。制造方法50类似于上述纳米尺寸结构制造方法40，不同之处为，湿法刻蚀52半导体层从而形成54纳米线以及该纳米线对立端部的半导体岛或平台。在一些实施方案中，该半导体岛与纳米线同时形成。换而言之，与湿法刻蚀52纳米线同时发生的是在半导体层内湿法化学刻蚀52该半导体岛。通过使用包含岛并具有纳米线图案的刻蚀掩模图案，由此实现同时形成54半导体岛和纳米线。在一些实施方案中，可以沿(111)垂直晶面与纳米线一起形成半导体岛，还可以沿与纳米线(111)垂直面相交的(111)垂直晶面形成半导体岛，如参考图3的进一步描述。在其他实施方案中，与纳米线分离地形成54半导体岛。这种分离的形成54使得，如果需要则可以使用相对于形成54纳米线的湿法刻蚀工艺52不同的刻蚀掩模和/或不同刻蚀工艺或刻蚀材料。
半导体岛实际上为用于与纳米线电连接的支持。纳米尺寸装置制造方法50进一步包括在半导体岛的(110)水平表面上沉积56导电材料，以形成与半导体纳米线各个端部的电连接。导电岛为用于测量或监控纳米线的电学或物理特性的基本上隔离的电接触或焊盘。在一些实施方案中，例如可以通过溅射、蒸镀、化学气相沉积和分子束外延中的一种或多种实现导电材料的沉积56。可以用于形成电接触的导电材料包含但不限于：金、银、铝、铜、铂、镍和金属-半导体合金中的一种或多种。对于硅或SOI晶片，金属硅化物合金包含但不限于硅化钛可用于形成该电接触。备选地，导电非金属材料，包含但不限于重掺杂多晶硅也可以用于该电接触。使用CVD或电子束蒸镀，随后进行热退火，可将这些非金属沉积在岛的表面上。此外，可以使用快速热处理和退火，将金沉积在GaAs半导体材料上。用于形成导电岛的上述沉积工艺和材料以及使用光刻进行图案化的方法或者其他图案化技术，对于本领域技术人员而言是已知的。本领域技术人员可以容易设想的是这些技术和其他材料及处理落在本发明实施方案的范围之内。
在一些实施方案中，方法50用于制造纳米尺寸装置20、30，如图2和3所示。所制造的纳米尺寸装置可用于许多用途。根据纳米线特性，可以测量或监控对环境的电学响应和物理响应之一或者二者及其变化，并将这些响应和变化与待检测或探测的多种环境条件相关联。此外，该纳米尺寸装置可作为例如开关、二极管、放大器或者电子电路的元件。
在其他实施方案中，所制造的纳米尺寸装置为纳米二极管。图6示出了根据本发明实施方案的纳米pn二极管阵列60的实施方案的透视图。纳米pn二极管阵列60包括沿[110]方向抛光的半导体衬底62。半导体衬底62为上文定义的绝缘体上半导体晶片，其中二极管阵列60形成于晶片62的半导体层62a内，该半导体层62a位于晶片62的绝缘体层62b和支持层62c上。
纳米pn二极管阵列60进一步包括半导体层62a内的一组第一纳米电极64。该第一纳米电极64基本上为纳米线，例如如前所述的纳米尺寸结构10或纳米尺寸装置20的纳米线14、24。第一纳米电极64组毗邻晶片62的绝缘体层62b。该组的各个第一纳米电极64与相邻的第一纳米电极64分隔开或者电隔离。第一纳米电极64的长度大于宽度或高度，在图6中相互平行地取向。此外，第一纳米电极64具有垂直侧壁64a，该垂直侧壁为半导体晶体结构中第一组(111)垂直晶面的(111)垂直晶面。第一纳米电极64在半导体层62a内沿半导体层62a的第一组(111)垂直面被湿法化学刻蚀。因此，第一纳米电极64的垂直侧壁64a至少由于该湿法化学刻蚀而成为原子级平滑或平面，使得第一纳米电极64可以紧密排列而没有发生电学短路。
相对于通过干法化学刻蚀例如使用RIE的纳米尺寸结构，第一纳米电极64具有更平滑的垂直侧壁。此外，相对于使用干法化学刻蚀所刻蚀的纳米结构，第一纳米电极64具有更少的晶体损伤。另外，相对于常规使用干法化学刻蚀和金属掩模的纳米结构，第一纳米电极64具有更少的金属离子污染。
第一纳米电极64为重掺杂半导体，使得第一纳米电极64相对于非重掺杂的(即，轻掺杂，掺杂，或者不掺杂的)半导体具有更好的导电性。在一些实施方案中，第一纳米电极64重掺了n导电类型的掺杂剂。在其他实施方案中，第一纳米电极64重掺了p导电类型的掺杂剂。p或n导电类型以及产生重掺杂半导体的掺杂剂浓度，对于本领域技术人员而言是已知的。例如，重掺杂半导体的掺杂剂浓度范围为约1018/cm3至约1021/cm3。
纳米pn二极管阵列60进一步包括垂直毗邻第一纳米电极64的一组纳米pn结66。如图6所示，各个第一纳米电极64具有垂直毗邻(或者堆叠于)电极64的水平表面64b的一组纳米pn结66。该组纳米pn结66具有平行的第一垂直侧壁66a，该第一垂直侧壁66a共用与第一纳米电极64的垂直侧壁的(111)垂直面相同的第一组(111)垂直面。该组纳米pn结66进一步具有沿垂直面的对立第二垂直侧壁66b，该第二垂直侧壁与第一组(111)垂直面相交。
在一些实施方案中，对立的第二垂直侧壁66b为半导体62a材料的第二组(111)垂直晶面的平行的(111)垂直面。第二组(111)垂直面与第一组(111)垂直面相交形成角度，例如先前结合图3所述的角度A和B。对于硅半导体，这种相交的(111)垂直面的夹角为约109度(角A)和约70度(角B)。使用类似于垂直侧壁66a的湿法化学刻蚀形成这种平行的垂直侧壁66b，这将在下文中结合制造方法70进一步描述。
在其他实施方案中，对立的第二垂直侧壁66b毗邻第二组(111)垂直晶面的(111)垂直面。使用干法刻蚀工艺形成这些其他实施方案的垂直侧壁66b，这在下文中结合制造方法70进一步描述。结果，如前所述，各个纳米pn结66具有两对对立的垂直侧壁66a、66b。
如图6所示，各组纳米pn结66看上去垂直地堆叠在各个第一纳米电极64上。仅仅出于简化的目的，各个第一纳米电极64可称为该纳米pn二极管阵列60的“列”，纳米电极64上各个纳米pn结66在此可称为与纳米pn二极管阵列60的列相交的“行”。
由于该湿法化学刻蚀，纳米pn结66组具有至少原子级平滑的垂直侧壁66a。根据实施方案，垂直侧壁66b也可以是原子级平滑的。至少经过湿法刻蚀，原子级平滑或者平面的(111)垂直侧壁66a使这种pn结66较干法化学刻蚀常规形成的纳米pn结更为平滑和平整。此外，相对于使用传统干法化学刻蚀和金属刻蚀掩模形成的pn结，该纳米pn结66组还具有减少的晶体损伤和很少的金属离子污染。
该组的各个纳米pn结66包括直接毗邻第一纳米电极64水平表面64b的第一结层66c。该第一结层66c掺杂了与第一纳米电极64相同的导电类型。该组的各个纳米pn结66还包括毗邻垂直叠层内第一结层66c的第二结层66d，该第二结层66d掺杂了相反的导电类型。例如，当第一纳米电极64重掺杂n型掺杂剂时，第一结层66c也可以重掺杂或者轻掺杂n型掺杂剂。第二结层66d轻掺杂p型掺杂剂。在一些实施方案中，第一结层66c的掺杂剂浓度范围为约5×1015/cm3至约1018/cm3。第二结层66d的掺杂剂浓度范围为约5×1015/cm3至约1018/cm3。在此提供这些掺杂剂浓度范围作为非限制性的示例。本领域技术人员熟知获得不同导电水平的掺杂浓度。所有这些掺杂浓度落在本发明实施方案的范围之内。
纳米pn二极管阵列60进一步包括介于相同行的相邻纳米pn结66之间(即，介于各个纳米pn结66行的纳米线列之间)的间隔65内的不导电支持材料，其中该不导电支持材料从绝缘体层62b延伸至近似接近纳米pn结66的高度。在一些实施方案中，该不导电的支持材料还可介于纳米线行之间，其中该材料从绝缘体层62b延伸到低于第一和第二纳米pn结层66c、66d之间的界面和结(未示出)的高度。该不导电支持材料选自晶片62的半导体材料的氧化物或氮化物，或者为具有足够刚性至少在阵列60的纳米pn二极管工作温度范围内可作为支持材料的不导电聚合物或复合材料。对于SOI晶片，该不导电支持材料包含但不限于例如，二氧化硅、氮化硅、玻璃和苯并环丁烷(BCB)聚合物中的一种。
在一些实施方案中，纳米pn二极管阵列60还可包括纳米pn结66上的可选材料层67，该材料层67垂直毗邻与第一结层66c对立的第二结层66d。在纳米pn二极管阵列60的一些实施方案中包含该可选层67，从而调整或者增强阵列60的二极管的工作。图6示范性但非限制性地示出了该可选层67。
可选层67可包括开关分子，例如USPN 6,459,095 B1中描述的电学可寻址分子物种，该专利申请在此全部引入作为参考。还可见例如Yong Chen等，″Nanoscale Molecular-Switch DevicesFabricated by Imprint Lithography″，Applied Physics Letters，Vol.82，No.10，(10 Mar.2003)pp.1610-1612，其全文也在此全部引入作为参考。
纳米pn二极管阵列60进一步包括与纳米pn结66的水平表面相邻的第二纳米电极68组。在还包含可选层67的实施方案中，层67位于结66水平表面和第二纳米电极68组之间。该组的第二纳米电极68包括导电材料的伸长的条或棒，沿纳米pn二极管阵列60内pn结66的“行”延伸。在一些实施方案中，第二纳米电极68沿与第一纳米电极64成夹角B的方向延伸。各个第二纳米电极68基本上跨过沿纳米pn结66各行的该组的第一纳米电极64。列间各行的间隔65内不导电支持材料，在电极68实际上桥架在一行内相邻纳米pn结66的区域中，物理上支持第二纳米电极68组。在一些实施方案中，第二纳米电极68由金属材料制成，例如铝、金、银、铜、铂和镍中的一种或多种，或者是本领域技术人员可以获得的其他金属。对于硅半导体，例如可以备选地使用硅化钛合金。在其他实施方案中，由提供导电的非金属制成第二纳米电极68。对于硅半导体，例如可以使用诸如重掺杂多晶硅材料的非金属。
第二纳米电极68组纵横布置，嵌入的第一纳米电极64组纳米线可从外部访问，从而每次可寻址(例如通过列和行)纳米pn二极管阵列60内的一个或多个单一纳米pn结66。纳米pn二极管阵列60可进一步包括导电迹线或引线(即引脚)，其分别连接到第一纳米电极64和第二纳米电极68的各个端部64c、68c或者与它们连续。导电迹线或引线从二极管阵列60向外延伸，用于探测或寻址阵列60的选定纳米pn结66。
由于半导体内p层和n层太薄，传统纳米pn二极管趋于具有低的装置性能。由于传统制造技术，p层和n层传统上无法制作得足够厚以改善装置性能。包括RIE、金属刻蚀掩模、使用化学机械抛光(CMP)的平整化等的传统工艺，使得使用更厚的p层和n层进行制造变得极具挑战性。根据本发明实施方案，沿半导体晶体结构的(111)垂直晶面湿法化学刻蚀的沿[110]方向抛光的半导体材料，改善了装置性能和可靠性，另外还使其相对于传统纳米pn二极管来讲更容易制造。例如，p层和n层足够厚以实现二极管更佳的性能和质量，而pn结的宽度(即，纳米线的宽度)远小于厚度。此外，湿法化学刻蚀的半导体材料提供了为(111)垂直面的原子级平滑垂直侧壁。因此，pn结和电极在二极管阵列60中可以更接近地独立布置，同时避免电学短路。另外，这种湿法化学刻蚀半导体的晶体结构当然不会受使用RIE的干法化学刻蚀的损伤。此外，这种湿法化学刻蚀半导体当然不会受到RIE期间金属刻蚀掩模的金属离子污染。与传统纳米pn二极管相比，本发明的纳米pn二极管阵列60从性能的角度而言更为可靠，结构上更可靠，且还更容易制造。
图7示出了根据本发明实施方案的纳米pn二极管阵列制造方法70的实施方案的流程图。该制造方法70包括沿第一组(111)垂直晶面来湿法刻蚀72沿[110]方向抛光的绝缘体上半导体晶片的掺杂半导体层。该绝缘体上半导体晶片包括掺杂半导体层、内部绝缘体层和晶片的其余或支持层。掺杂半导体层从(110)水平平面表面湿法刻蚀72至绝缘体层。湿法刻蚀72的结果为，形成了一组分隔的平行的纳米线，其高度等于该半导体层的厚度。该组的各个纳米线具有平行的垂直侧壁，该垂直侧壁为第一组的(111)垂直面。各个纳米线的宽度和节距在纳米尺寸范围是彼此独立的。
该掺杂半导体层包括该半导体层的最内部子层、该半导体层的中间子层、以及毗邻该中间子层的外部子层。最内部子层毗邻晶片的绝缘体层，并具有第一导电类型的第一掺杂剂浓度。该中间子层毗邻最内部子层，并具有第一导电类型的第二掺杂剂浓度。该外部子层具有第二导电类型的第三掺杂剂浓度。第一掺杂剂浓度范围为约1018/cm3至约1021/cm3，或者本领域技术人员理解为等效于重掺杂半导体的其他浓度。在一些实施方案中，第二掺杂剂浓度可以是“重掺杂的”或者基本上等于第一掺杂剂浓度。
在一些实施方案中，可以购买根据上述描述预先掺杂的绝缘体上半导体晶片。在其他实施方案中，方法70进一步包括使用本领域中已知的标准掺杂技术掺杂该半导体层，例如离子注入硼或磷。
再次参考图7，制造方法70进一步包括将该纳米线组嵌入或封装74到封装材料。封装74包括涂敷封装剂和沿平行的水平面除去该封装剂，直到该组纳米线的(110)水平表面被暴露。所涂敷的封装剂填充该组的相邻平行纳米线之间。该封装剂在后续工艺期间保护纳米线，并进一步提供了对二极管阵列外部电极的支持功能，如下文进一步描述。该封装剂在固态或固化形式时具有足够的刚性，并在后续工艺期间以及二极管阵列工作的温度范围内保持刚性。
根据封装剂材料和实施方案，可以使用例如CVD或PECVD在表面上生长或沉积，或者在该表面上旋涂该封装剂。涂敷技术对于本领域技术人员而言是已知的。封装剂材料包括但不限于氧化物材料、氮化物材料、复合材料和聚合物材料。玻璃上旋涂和苯并环丁烷(BCB)为可用作封装剂的一些材料的示例。对于绝缘体上硅晶片，二氧化硅或氮化硅还可用作封装剂材料。
在一些实施方案中，根据本领域技术人员熟知的技术，使用化学抛光和机械抛光之一或二者以沿平行于(110)水平面的水平面除去该封装剂，直到纳米线的(110)水平表面被暴露。在其他实施方案中，使用已知技术回刻蚀封装剂以暴露纳米线的(110)水平表面。该组纳米线的(110)水平表面被暴露用于后续工艺，如下文所述。
在一些实施方案中，制造方法70可进一步包括将材料层涂敷到嵌入纳米线的(110)水平表面，以改变、调整或增强该阵列的二极管的功能或工作。例如但非限制性的，可以使用上文结合USPN 6,459,095 B1所述的开关分子。在二极管阵列中使用材料层对于方法70是可选的。根据实施方案，该可选材料可以被涂敷在暴露的(110)水平表面上成为Langmuir-Blodgett膜或自组装单层(SAM)。本领域技术人员熟知Langmuir-Blodgett膜和SAM沉积或生长。
再次参考图7，制造方法70进一步包括在嵌入纳米线的水平表面上形成76一组外部电极，使得该组的外部电极延伸跨过纳米线之间的封装剂，从而桥接和接触该组纳米线的暴露(110)水平表面，和/或其上相应的可选材料(如果包含该可选材料)。可以使用本领域技术人员已知或可获得的任何技术用于在表面上涂敷、生长或沉积及图案化导电材料，由此形成76该外部电极组，最终提供一组分隔的电极横条(代表行)，该电极横条与沿纳米线长度方向的嵌入纳米线组(代表列)相交。这些技术包含但不限于例如蒸镀、溅射、CVD、PECVD、电子束、SAM生长或者此处提到的其他选择性或非选择性沉积技术，以及用于图案化的任何可使用的光刻工艺。
制造方法70进一步包括使用该电极横条组为掩模来刻蚀78封装纳米线，从而在行的电极横条与列的纳米线交叉位置的纳米线上形成pn二极管。各个二极管分别具有由嵌入纳米线的一部分形成的pn结。如前所述，形成各个二极管的pn结的纳米线部分包括掺杂半导体层的外部子层和中间子层。
在一些实施方案中，使用干法化学刻蚀工艺基本上同时刻蚀78电极横条行之间的纳米线半导体材料与封装剂，从而形成二极管。可以使用RIE或本领域中已知的其他干法刻蚀技术进行该刻蚀。
在另一个实施方案中，使用湿法化学刻蚀工艺刻蚀78半导体纳米线，而不刻蚀封装剂。在本实施方案中，电极横条和封装剂基本上提供了用于湿法刻蚀的掩模。上述湿法化学刻蚀技术可用于进行刻蚀，其附加优点为沿着与形成纳米线的第一组(111)面相交成夹角的半导体层的第二组(111)垂直面进行刻蚀。在湿法刻蚀78以形成根据本发明的二极管之后，可以使用湿法刻蚀工艺或者干法刻蚀工艺例如RIE或其他干法刻蚀工艺，以除去可选地残留在行之间的封装剂。因此，湿法刻蚀工艺和干法刻蚀工艺之一或二者可用于选择性除去行之间的封装剂和纳米线材料。
在刻蚀78形成各个二极管期间，纳米线和封装剂从电极横条行之间被至少刻蚀78到，从(110)水平表面测量的，纳米线中间子层和外部子层之间界面以下(即，pn结以下)的深度。通过除去行之间的一些封装剂，封装材料的任何固有介电特性和/或其他特性并不干扰pn二极管的工作。换而言之，在一些实施方案中某些数量的封装剂会残留在pn二极管行之间，但是不足以对二极管性能产生负面影响。重要的是，一行内pn二极管之间的封装剂未被除去，使得封装剂为桥接各行中的电极横条提供了刚性支持。
纳米pn二极管阵列制造方法70提供了pn结二极管，通过探测该阵列的行和列的电极可以访问或寻址各个pn结二极管。半导体纳米线具有第一掺杂剂浓度的子层，且纳米线长度大于纳米线宽度或深度(厚度)。各个半导体pn结具有第二掺杂剂浓度的子层和具有第三掺杂剂浓度的子层，这些子层呈叠层关系。各个pn结为半导体纳米线长度的一小部分，但是宽度近似等于纳米线的宽度。
在一些实施方案中，方法70用于制造图6所示纳米pn二极管阵列60。和使用RIE替代湿法刻蚀的传统制造方法相比，方法70可以使用更厚的掺杂半导体子层来制造二极管结构。更厚的子层提供了更加可靠的二极管结构，无论是结构上还是性能上都更为可靠。此外，在制造二极管期间使用RIE干法刻蚀工艺越少，对二极管阵列的半导体材料的晶体结构损伤越少。此外，沿[110]方向抛光半导体的湿法化学刻蚀如这里所述利用了沿半导体的(111)垂直晶面的各向异性刻蚀的优点，并在特定空间内提供更致密的密集纳米结构而不牺牲装置可靠性。
在方法70的另一个实施方案(未示出)中，湿法刻蚀72掺杂半导体层进一步包括在纳米线组上形成pn结垂直柱(pillar)组。沿与第一组(111)面相交的第二组(111)垂直晶面进一步湿法刻蚀该半导体层，以形成该pn结柱。在一些实施方案中，掺杂半导体层沿第二组(111)面从(110)水平表面被湿法刻蚀至约最内部子层和中间子层之间的水平界面。换而言之，该界面定义半导体层内从第一掺杂剂浓度到第二掺杂剂浓度发生掺杂剂浓度变化的位置。在其他实施方案中，该界面定义掺杂剂浓度从第一掺杂剂浓度改变到第三掺杂剂浓度的位置(例如，第一掺杂剂浓度和第二掺杂剂浓度近似相等的位置)。
可以与刻蚀第一组(111)面同步或者在其之后刻蚀该第二组(111)垂直面。结果，形成该半导体纳米线组，其具有第一组(111)垂直面的平行(111)垂直侧壁，而且在湿法刻蚀72期间，在所形成的纳米线的水平表面上形成pn结垂直柱组。该pn结柱相互分隔位于各自纳米线上，并具有第一组对立的(111)垂直侧壁对和第二组对立的(111)垂直侧壁对，且在垂直柱的自由端部具有(110)水平表面。
在根据方法70的该实施方案的湿法刻蚀72之后，封装所刻蚀的结构，如前结合封装74所述，并进一步在其上形成外部电极，如前结合形成76所述。然而，在本实施方案中，该外部电极组形成为交叉pn结垂直柱行以接触自由端的(110)水平表面，这是因为该pn结柱已经形成。此外，在方法70的本实施方案中，并非刻蚀78外部电极行内部的封装剂和纳米线材料以形成二极管，而是出于上述原因仅刻蚀行之间的封装剂。
结果，嵌入纳米线将相同纳米线上的相邻pn结柱电连接在一起作为列，且电极横条将位于相邻纳米线上的相邻pn结柱电连接在一起作为行。互连的pn结形成pn二极管阵列，通过列和行可以访问各个pn二极管阵列。该实施方案具有仅使用湿法化学刻蚀以形成pn二极管阵列的优点。可以使用干法刻蚀工艺，但是该工艺限于在形成pn二极管之后除去封装剂。
因此，已经描述了纳米尺寸结构、纳米尺寸装置、纳米pn二极管及其制造方法的实施方案。应该理解，上述实施方案纯粹是阐述代表本发明原理的许多具体实施方案的一部分。显然，在不背离所附权利要求书界定的本发明范围的情况下，本领域技术人员可以容易地构思许多其他布置。

Claims (10)

1.一种纳米尺寸装置10、20、30、60，包括：
沿[110]方向抛光的绝缘体上半导体衬底12、22、32、62；
具有垂直侧壁14a、22e、34a、64a的半导体纳米线14、24、34、64，所述侧壁为沿[110]方向抛光的衬底12、22、32、62的(111)垂直晶面12e、22e、32e、64a，所述(111)垂直侧壁14a、22e、34a、64a从(110)水平表面12d、14b、22d、32d、64b延伸到沿[110]方向抛光的衬底12、22、32、62的绝缘体层12b、22b、32b、62b；以及
位于所述纳米线14、24、34、64相对端部的电接触26、36。
2.如权利要求1所述的纳米尺寸装置10、20、30、60，其中所述纳米线14、24、34、64沿与所述(111)垂直晶面12e、22e、32e、64a平行的方向被各向异性地湿法化学刻蚀40、42、52、72于[110]方向抛光的衬底12、22、32、62内，使得所述(111)垂直侧壁14a、22e、34a、64a基本上是平面的或者原子级平滑。
3.如权利要求1至2任何一个所述的纳米尺寸装置10、20、30、60，其中相对于通过干法化学刻蚀形成的纳米线，所述纳米线14、24、34、64具有更平滑的垂直侧壁表面14a、22e、34a、64a和减小的晶体结构损伤中的一个或二者兼有。
4.如权利要求1至3任何一个所述的纳米尺寸装置10、20、30、60，其中所述沿[110]抛光的衬底12、22、32、62具有半导体层12a、22a、32a、62a，所述半导体层选自IV族元素的半导体或化合物半导体、III-V族元素的化合物半导体以及II-VI族元素的化合物半导体。
5.如权利要求1至4任何一个所述的纳米尺寸装置10、20、30、60，其中所述沿[110]抛光的绝缘体上半导体衬底12、22、32、62为沿[110]方向抛光的绝缘体上硅(SOI)晶片。
6.如权利要求1至5任何一个所述的纳米尺寸装置30，
其中所述纳米线34具有沿着所述纳米线的长度、增大纳米线34表面积的曲折图案，以及纳米线34内对毗邻纳米线34的刺激响应机制，使用电接触36可以测量所述刺激，
且其中所述曲折图案包括纳米线34的多个曲折部分34b，曲折部分34b内所述纳米线34的垂直侧壁34a包括由第一组(111)垂直晶面和第二组(111)垂直晶面组成的(111)垂直晶面32e，所述第一和第二组以一定角度间隔而相交成角度A、B，所述角度有助于定义所述曲折图案。
7.如权利要求1至6任何一个所述的纳米尺寸装置10、20、30、60，其中所述装置10、20、30、60选自电子电路的纳米元件、纳米开关、纳米放大器、纳米二极管60和纳米传感器。
8.如权利要求1至7任何一个所述的纳米尺寸装置10、20、30、60为纳米pn二极管60，所述二极管60进一步包括：
垂直堆叠在半导体纳米线64上的纳米pn结66，使得纳米pn结66具有共用纳米线64的(111)垂直面64a的一对垂直侧壁66a，所述纳米pn结66还具有(110)水平平面端部；以及
沉积在所述纳米pn结66的(110)水平平面端部上的纳米电极68。
9.如权利要求8所述的纳米尺寸装置60，其中所述纳米线64具有第一导电类型和第一掺杂剂浓度，pn结66包括毗邻纳米线64并具有第一导电类型和第二掺杂剂浓度的第一层66c，以及堆叠在第一层66c上并具有第二导电类型和第三掺杂剂浓度的第二层66d。
10.如权利要求8至9任何一个所述的纳米pn装置60，其中所述纳米电极68为金属、金属-半导体合金和掺杂非金属中的一种，且其中所述二极管60可选地进一步包括介于所述pn结66的(110)水平端部和纳米电极68之间的开关材料67。
CNA2005800232597A 2004-07-09 2005-06-28 具有(111)垂直侧壁的纳米线装置及其制造方法 Pending CN1997588A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/888,628 2004-07-09
US10/888,628 US7692179B2 (en) 2004-07-09 2004-07-09 Nanowire device with (111) vertical sidewalls and method of fabrication

Publications (1)

Publication Number Publication Date
CN1997588A true CN1997588A (zh) 2007-07-11

Family

ID=35540404

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800232597A Pending CN1997588A (zh) 2004-07-09 2005-06-28 具有(111)垂直侧壁的纳米线装置及其制造方法

Country Status (8)

Country Link
US (1) US7692179B2 (zh)
EP (1) EP1765725B1 (zh)
KR (1) KR100957647B1 (zh)
CN (1) CN1997588A (zh)
AT (1) ATE438586T1 (zh)
DE (1) DE602005015856D1 (zh)
TW (1) TW200608456A (zh)
WO (1) WO2006083310A2 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101927978A (zh) * 2009-06-22 2010-12-29 国际商业机器公司 具有平行板电极的自对准纳米尺寸器件
CN103123939A (zh) * 2011-11-18 2013-05-29 陈家进 半导体纳米线的固态光学组件及其控制方法
CN103648968A (zh) * 2011-06-29 2014-03-19 Lg伊诺特有限公司 纳米线制造方法
CN103839824A (zh) * 2012-11-21 2014-06-04 英飞凌科技德累斯顿有限责任公司 制造半导体器件的方法
CN106449486A (zh) * 2016-10-27 2017-02-22 杭州电子科技大学 一种制备可控硅表面纳米结构的电磁耦合装置
CN107462609A (zh) * 2017-09-29 2017-12-12 江西师范大学 纳米气敏传感器及其形成方法
CN107651650A (zh) * 2017-09-29 2018-02-02 江西师范大学 耦合纳米机械振子及其形成方法
CN107697883A (zh) * 2017-09-29 2018-02-16 江西师范大学 耦合纳米机械振子及其形成方法
CN112458429A (zh) * 2020-11-12 2021-03-09 山东省科学院海洋仪器仪表研究所 一种耐砂蚀雨蚀金刚石红外窗口及其制备方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872645B2 (en) 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
US7202173B2 (en) * 2004-12-20 2007-04-10 Palo Alto Research Corporation Incorporated Systems and methods for electrical contacts to arrays of vertically aligned nanorods
US20060134392A1 (en) * 2004-12-20 2006-06-22 Palo Alto Research Center Incorporated Systems and methods for electrical contacts to arrays of vertically aligned nanorods
US7569905B2 (en) * 2004-12-20 2009-08-04 Palo Alto Research Center Incorporated Systems and methods for electrical contacts to arrays of vertically aligned nanorods
US7329942B2 (en) * 2005-05-18 2008-02-12 Ching-Fu Tsou Array-type modularized light-emitting diode structure and a method for packaging the structure
JP2009507397A (ja) * 2005-08-22 2009-02-19 キュー・ワン・ナノシステムズ・インコーポレイテッド ナノ構造およびそれを実施する光起電力セル
KR100672721B1 (ko) * 2005-12-29 2007-01-22 동부일렉트로닉스 주식회사 플래쉬 메모리의 제조방법
US7638431B2 (en) * 2006-09-29 2009-12-29 Hewlett-Packard Development Company, L.P. Composite nanostructure apparatus and method
US7514282B2 (en) * 2007-01-04 2009-04-07 Sharp Laboratories Of America, Inc. Patterned silicon submicron tubes
KR101356694B1 (ko) * 2007-05-10 2014-01-29 삼성전자주식회사 실리콘 나노와이어를 이용한 발광 다이오드 및 그 제조방법
EP2212685B1 (en) * 2007-11-20 2017-05-17 Nxp B.V. An ionization chamber and method producing the same
FR2924108B1 (fr) 2007-11-28 2010-02-12 Commissariat Energie Atomique Procede d'elaboration, sur un materiau dielectrique, de nanofils en materiaux semi-conducteur connectant deux electrodes
TWI403457B (zh) * 2008-05-28 2013-08-01 Univ Nat Taiwan One - dimensional micro - nanometer structure transplantation method
US8014185B2 (en) * 2008-07-09 2011-09-06 Sandisk 3D Llc Multiple series passive element matrix cell for three-dimensional arrays
US7733685B2 (en) * 2008-07-09 2010-06-08 Sandisk 3D Llc Cross point memory cell with distributed diodes and method of making same
TWI381536B (zh) * 2008-08-29 2013-01-01 Univ Nat Taiwan 微奈米結構ｐｎ二極體陣列薄膜太陽能電池及其製作方法
US20100108132A1 (en) * 2008-10-30 2010-05-06 General Electric Company Nano-devices and methods of manufacture thereof
US7910407B2 (en) * 2008-12-19 2011-03-22 Sandisk 3D Llc Quad memory cell and method of making same
US7923812B2 (en) * 2008-12-19 2011-04-12 Sandisk 3D Llc Quad memory cell and method of making same
FR2941325B1 (fr) * 2009-01-22 2011-04-22 Commissariat Energie Atomique Procede de realisation d'une homojonction pn dans une nanostructure
US20110260134A1 (en) * 2009-01-26 2011-10-27 Jianhua Yang Thermally Stable Nanoscale Switching Device
US8252189B2 (en) * 2009-05-19 2012-08-28 Korea University Research And Business Foundation Nano structure fabrication
US8623288B1 (en) 2009-06-29 2014-01-07 Nanosys, Inc. Apparatus and methods for high density nanowire growth
US9202954B2 (en) * 2010-03-03 2015-12-01 Q1 Nanosystems Corporation Nanostructure and photovoltaic cell implementing same
EP2378557B1 (en) * 2010-04-19 2015-12-23 Imec Method of manufacturing a vertical TFET
US8409690B2 (en) * 2010-05-07 2013-04-02 Intel Corporation Patterned nanowires
US8193095B2 (en) 2010-05-28 2012-06-05 National Taiwan University Method for forming silicon trench
WO2012094208A1 (en) * 2011-01-05 2012-07-12 Children's Medical Center Corporation Nanowired three dimensional tissue scaffolds
TWI460121B (zh) * 2012-07-27 2014-11-11 Univ Nat Taiwan Science Tech 圖形化矽奈米線陣列及矽微結構之製作方法
US8653599B1 (en) 2012-11-16 2014-02-18 International Business Machines Corporation Strained SiGe nanowire having (111)-oriented sidewalls
US9082911B2 (en) 2013-01-28 2015-07-14 Q1 Nanosystems Corporation Three-dimensional metamaterial device with photovoltaic bristles
US8786361B1 (en) 2013-03-08 2014-07-22 Hamilton Sundstrand Corporation High accuracy analog interface processing circuit
US20140264998A1 (en) 2013-03-14 2014-09-18 Q1 Nanosystems Corporation Methods for manufacturing three-dimensional metamaterial devices with photovoltaic bristles
US9954126B2 (en) 2013-03-14 2018-04-24 Q1 Nanosystems Corporation Three-dimensional photovoltaic devices including cavity-containing cores and methods of manufacture
KR102085526B1 (ko) 2013-10-01 2020-03-06 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR101517481B1 (ko) * 2013-10-07 2015-05-04 광주과학기술원 자기구조물을 구비하는 발광다이오드 및 그 제조방법
TWI635274B (zh) * 2017-01-09 2018-09-11 麥博森股份有限公司 生物感測器裝置
US10533963B2 (en) 2017-01-09 2020-01-14 Mobiosense Corp. Biosensor device
US10892326B2 (en) * 2017-03-30 2021-01-12 Intel Corporation Removal of a bottom-most nanowire from a nanowire device stack
US10935514B2 (en) * 2017-08-10 2021-03-02 International Business Machines Corporation Low power combustible gas sensing

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090635A (en) * 1992-11-17 2000-07-18 Gte Laboratories Incorporated Method for forming a semiconductor device structure having a laser portion
US5962863A (en) * 1993-09-09 1999-10-05 The United States Of America As Represented By The Secretary Of The Navy Laterally disposed nanostructures of silicon on an insulating substrate
US5883012A (en) * 1995-12-21 1999-03-16 Motorola, Inc. Method of etching a trench into a semiconductor substrate
JP3567052B2 (ja) * 1996-09-02 2004-09-15 三菱電機株式会社 半導体のマイクロマシニング方法
US6459095B1 (en) * 1999-03-29 2002-10-01 Hewlett-Packard Company Chemically synthesized and assembled electronics devices
JP3775493B2 (ja) * 2001-09-20 2006-05-17 セイコーエプソン株式会社 マスクの製造方法
US20040136866A1 (en) * 2002-06-27 2004-07-15 Nanosys, Inc. Planar nanowire based sensor elements, devices, systems and methods for using and making same
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
JP2004207479A (ja) 2002-12-25 2004-07-22 Pioneer Electronic Corp 半導体レーザ装置及びその製造方法
US6897098B2 (en) * 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device
US20050212531A1 (en) * 2004-03-23 2005-09-29 Hewlett-Packard Development Company, L.P. Intellectual Property Administration Fluid sensor and methods

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476530B2 (en) 2009-06-22 2013-07-02 International Business Machines Corporation Self-aligned nano-scale device with parallel plate electrodes
CN101927978A (zh) * 2009-06-22 2010-12-29 国际商业机器公司 具有平行板电极的自对准纳米尺寸器件
US8802990B2 (en) 2009-06-22 2014-08-12 International Business Machines Corporation Self-aligned nano-scale device with parallel plate electrodes
US9695499B2 (en) 2011-06-29 2017-07-04 Lg Innotek Co., Ltd. Nanowire manufacturing kit having nanowire manufacturing substrate and nanowire adhesive film and nanowire manufactured using the same
CN103648968A (zh) * 2011-06-29 2014-03-19 Lg伊诺特有限公司 纳米线制造方法
CN103123939A (zh) * 2011-11-18 2013-05-29 陈家进 半导体纳米线的固态光学组件及其控制方法
CN103839824A (zh) * 2012-11-21 2014-06-04 英飞凌科技德累斯顿有限责任公司 制造半导体器件的方法
US9437440B2 (en) 2012-11-21 2016-09-06 Infineon Technologies Dresden Gmbh Method for manufacturing a semiconductor device
US9837280B2 (en) 2012-11-21 2017-12-05 Infineon Technologies Dresden Gmbh Methods for manufacturing semiconductor devices
CN106449486A (zh) * 2016-10-27 2017-02-22 杭州电子科技大学 一种制备可控硅表面纳米结构的电磁耦合装置
CN106449486B (zh) * 2016-10-27 2023-07-21 杭州电子科技大学 一种制备可控硅表面纳米结构的电磁耦合装置
CN107462609A (zh) * 2017-09-29 2017-12-12 江西师范大学 纳米气敏传感器及其形成方法
CN107651650A (zh) * 2017-09-29 2018-02-02 江西师范大学 耦合纳米机械振子及其形成方法
CN107697883A (zh) * 2017-09-29 2018-02-16 江西师范大学 耦合纳米机械振子及其形成方法
CN112458429A (zh) * 2020-11-12 2021-03-09 山东省科学院海洋仪器仪表研究所 一种耐砂蚀雨蚀金刚石红外窗口及其制备方法
CN112458429B (zh) * 2020-11-12 2021-09-10 山东省科学院海洋仪器仪表研究所 一种耐砂蚀雨蚀金刚石红外窗口及其制备方法

Also Published As

Publication number Publication date
ATE438586T1 (de) 2009-08-15
WO2006083310A2 (en) 2006-08-10
WO2006083310A3 (en) 2006-10-05
KR100957647B1 (ko) 2010-05-12
US20060006463A1 (en) 2006-01-12
KR20070029796A (ko) 2007-03-14
EP1765725A2 (en) 2007-03-28
TW200608456A (en) 2006-03-01
EP1765725B1 (en) 2009-08-05
US7692179B2 (en) 2010-04-06
DE602005015856D1 (de) 2009-09-17

Similar Documents

Publication Publication Date Title
CN1997588A (zh) 具有(111)垂直侧壁的纳米线装置及其制造方法
CN101636818B (zh) 电极隔离方法及具有隔离电极对的基于纳米线的器件
CN101595565B (zh) 在垂直半导体结构上制造精密垂直和水平层的方法
CN101779271B (zh) 垂直排列的硅线阵列的结构及其形成方法
TWI338360B (en) Nonometer-scale memory device utilizing self-aligned rectifying elements and method of making
CN101919056B (zh) 采用形成在下部导体上方的选择性制造的碳纳米管可逆电阻转换元件的存储器单元及其形成方法
EP3141523B1 (en) Method of forming a nanostructure comprising nanowires and semiconductor device including the nanostructure
JP4920131B2 (ja) 基板上のマイクロ構造あるいはナノ構造の製造方法
TW201117401A (en) Nano/microwire solar cell fabricated by nano/microsphere lithography
KR20080005613A (ko) 나노센서 제조 방법
US20090302426A1 (en) Method for the Selective Deposition of Germanium Nanofilm on a Silicon Substrate and Semiconductor Devices Made Therefrom
CN101522558A (zh) 包封和转移低维结构
US20070051942A1 (en) Etch masks based on template-assembled nanoclusters
KR101353373B1 (ko) 촉매 금속 식각 방법을 이용한 수직 나노 구조체의 제작방법, 이를 이용하여 제조된 수직 실리콘 나노 구조체, 및 이를 포함하는 소자
Cerofolini et al. Terascale integration via a redesign of the crossbar based on a vertical arrangement of poly-Si nanowires
EP1403928B1 (en) Nanometer-scale semiconductor devices and method of making
KR101703443B1 (ko) 실리콘 나노와이어가 삽입된 폴리머 태양전지의 제조 방법
KR100920051B1 (ko) 상변화 기억 소자의 제조방법
US20070034909A1 (en) Nanometer-scale semiconductor devices and method of making
US20040152293A1 (en) Methods of forming conductive connections, and methods of forming nanofeatures
KR101431820B1 (ko) 나노와이어 소자 제조 방법
JP2004535062A5 (zh)
US20090246947A1 (en) Method for Manufacturing Semiconductor Device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20070711