TWI460121B - 圖形化矽奈米線陣列及矽微結構之製作方法 - Google Patents

圖形化矽奈米線陣列及矽微結構之製作方法 Download PDF

Info

Publication number
TWI460121B
TWI460121B TW101127311A TW101127311A TWI460121B TW I460121 B TWI460121 B TW I460121B TW 101127311 A TW101127311 A TW 101127311A TW 101127311 A TW101127311 A TW 101127311A TW I460121 B TWI460121 B TW I460121B
Authority
TW
Taiwan
Prior art keywords
nanowire array
patterned
layer
array structure
germanium
Prior art date
Application number
TW101127311A
Other languages
English (en)
Other versions
TW201404709A (zh
Inventor
Yung Hung Jr
San Liang Lee
Original Assignee
Univ Nat Taiwan Science Tech
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Nat Taiwan Science Tech filed Critical Univ Nat Taiwan Science Tech
Priority to TW101127311A priority Critical patent/TWI460121B/zh
Priority to US13/680,301 priority patent/US20140030873A1/en
Publication of TW201404709A publication Critical patent/TW201404709A/zh
Application granted granted Critical
Publication of TWI460121B publication Critical patent/TWI460121B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • H01J1/304—Field-emissive cathodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035209—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions comprising a quantum structures
    • H01L31/035227—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions comprising a quantum structures the quantum structure being quantum wires, or nanorods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2201/00—Electrodes common to discharge tubes
    • H01J2201/30—Cold cathodes
    • H01J2201/304—Field emission cathodes
    • H01J2201/30403—Field emission cathodes characterised by the emitter shape
    • H01J2201/3043—Fibres

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Silicon Compounds (AREA)
  • Weting (AREA)

Description

圖形化矽奈米線陣列及矽微結構之製作方法
本發明係與一種矽奈米線之製作方法有關，特別係與一種圖形化矽奈米線陣列及矽微結構之製作方法有關。
矽奈米線(Silicon nanowires,SiNWs)陣列所形成之表面係具有良好抗反射率，若將其應用在太陽能電池表面上，可以有效提升太陽光之吸收效果。傳統上，矽奈米線陣列係透過微影製程來製作，但是此一方式之製作成本較高，且難以製作出如太陽能面板一般之大面積矽奈米線陣列。因此，現今大面積矽奈米線陣列的製作方法，已逐漸轉為以非微影製程方式來製作，例如以成長矽奈米線或是以金屬誘發矽蝕刻(metal-induced silicon etching)等方式來製作。
此外，若僅欲於局部區域形成有矽奈米線，即圖形化之矽奈米線陣列時，目前常見的製作方法係利用長晶方式來製作。所謂長晶方式係利用微影技術來定義催化粒子使其形成於該局部區域，再利用長晶來形成圖形化的矽奈米線陣列。惟，此長晶方式需於攝氏一千度以上的高溫環境下才能成長，因而所需成本極高。
目前在其他製作圖形化矽奈米線陣列的方法中，尚有利用微影技術先製作出矽平台，再於平台周邊製作保護層，接著再對該平台矽進行蝕刻。然而此種製作方式的程序複雜，且所做出之圖 形化矽奈米線陣列之品質也不佳。
有鑑於此，有必要對現有技術進行改良，以克服傳統上圖形化之矽奈米線陣列製作不易之缺點。
本發明之一目的在於提供一種圖形化矽奈米線陣列之製作方法，其於一矽奈米線陣列結構上形成一圖形化保護層，接著蝕刻掉未被保護的矽奈米線，藉此形成圖形化矽奈米線陣列。
本發明之另一目的在於提供一種圖形化矽奈米線陣列之製作方法，其可於上述圖形化矽奈米線陣列上進一步形成異質結構，以應用於場發射顯示領域。
本發明之再另一目的在於提供一種矽微結構之製作方法，其可在一矽基材上製作出局部的矽奈米線陣列，接著再蝕刻掉該些矽奈米線，以達到利用濕蝕刻方式在任意矽基材上，特別是晶格方向100的單晶矽上，製作出側壁垂直的矽微結構。
為達成上述之目的，本發明提供一種圖形化矽奈米線陣列之製作方法包括：形成一矽奈米線陣列結構；將一圖形化保護層形成在該矽奈米線陣列結構上，該圖形化保護層於該矽奈米線陣列結構上形成一覆蓋區域及一未覆蓋區域；採用一選擇性蝕刻來去除在該未覆蓋區域的該矽奈米線陣列結構；以及去除殘留在該矽奈米線陣列結構上的該圖形化保護層。
在本製作方法中，形成該矽奈米線陣列結構的步驟包括：利 用一鍍膜製程在一矽基材上，形成一預定厚度之金屬層；選用一蝕刻溶液對該矽基材進行金屬誘發化學蝕刻作用；洗去殘留於矽基材上的金屬層。
在一較佳實施例中，形成該圖形化保護層的步驟包括：氧化該矽奈米線陣列結構，以於該矽奈米線陣列結構表面形成一氧化層；以及圖形化該氧化層，使得該矽奈米線陣列結構在該覆蓋區域上具有該氧化層，及在該未覆蓋區域上露出複數個矽奈米線。具體來說，氧化該矽奈米線陣列結構的步驟包括浸泡該矽奈米線陣列結構於硝酸溶液中。圖形化該氧化層的步驟包括微影製程。另外，該選擇性蝕刻步驟包括：將具有該氧化層的該矽奈米線陣列結構浸泡於氫氧化鉀(KOH)溶液中，以將該矽奈米線陣列結構在該未覆蓋區域上所露出的該些矽奈米線進行蝕刻。較佳地，該氫氧化鉀(KOH)溶液之重量百分濃度為60%，且於室溫中。
在另一較佳實施例中，形成該圖形化保護層的步驟包括：將一光阻層塗佈於該矽奈米線陣列結構上，其中該光阻層還進一步填充於複數個矽奈米線之間；以及將該光阻層圖形化，以使得該矽奈米線陣列結構在該覆蓋區域上具有該光阻層，同時在該未覆蓋區域上露出該些矽奈米線。具體來說，圖形化該光阻層的步驟包括一曝光及一顯影製程。另外，該選擇性蝕刻步驟包括：將具有該光阻層的該矽奈米線陣列結構浸泡於氫氟酸混和硝酸的水溶液中，以將該矽奈米線陣列結構在該未覆蓋區域上所露出的該些矽奈米線加以蝕刻。
為達成上述之另一目的，本發明提供一種圖形化矽奈米線陣列之製作方法包括：形成一矽奈米線陣列結構；將一催化劑層沈積於該矽奈米線陣列結構上；將一圖形化保護層形成在具有該催化劑層的該矽奈米線陣列結構上，該圖形化保護層會於該矽奈米線陣列結構上形成一覆蓋區域及一未覆蓋區域；採用一選擇性蝕刻來去除在該未覆蓋區域之催化劑層以及矽奈米線陣列結構；去除殘留在該矽奈米線陣列結構上的該圖形化保護層，以形成該圖形化矽奈米線陣列；以及於該圖形化矽奈米線陣列上成長複數個異質結構。
在本製作方法中，形成該矽奈米線陣列結構的步驟包括：利用一鍍膜製程在一矽基材上，形成一預定厚度之金屬層；選用一蝕刻溶液對該矽基材進行金屬誘發化學蝕刻作用；洗去殘留於矽基材上的金屬層。
在一較佳實施例中，值得注意的是，該催化劑層僅形成於該矽奈米線陣列結構中的複數個矽奈米線之頂端。另外，形成該圖形化保護層的步驟包括：將一光阻層塗佈於具有該催化層的該矽奈米線陣列結構上，其中該光阻層還進一步填充於該些矽奈米線之間；將該光阻層圖形化，以使得該矽奈米線陣列結構在該覆蓋區域上具有該光阻層，同時在該未覆蓋區域上露出具有該催化層之該些矽奈米線。該選擇性蝕刻步驟包括：去除在該未覆蓋區域上之該催化層；以及將具有該光阻層的該矽奈米線陣列結構浸泡於氫氟酸混和硝酸的水溶液中，以將該矽奈米線陣列結構在該未 覆蓋區域上所露出的該些矽奈米線加以蝕刻。
在一較佳實施例中，該些異質結構係為複數個奈米碳管，且成長該些奈米碳管係透過一高溫化學氣相沉積法來成長。
為達成上述之另一目的，本發明提供一種矽微結構之製作方法包括：將一圖形化光阻層形成於一矽基材上，該圖形化光阻層於該矽基材上係具有一覆蓋區域及一未覆蓋區域；利用一鍍膜製程在具有該圖形化光阻層的該矽基材上，形成一預定厚度之金屬層；選用一蝕刻溶液對位於該未覆蓋區域的該矽基材進行金屬誘發化學蝕刻作用；洗去殘留於該矽基材上的該金屬層，而於該未覆蓋區域形成一矽奈米線陣列；以及進行一化學濕蝕刻作用，以去除形成於該未覆蓋區域的該矽奈米線陣列。
在一較佳實施例中，該預定厚度係介於5奈米至50奈米之間。另外，該矽基材可為單晶矽、多晶矽或非晶矽。較佳地，該矽基材為晶格方向100的單晶矽。
依據本發明之圖形化矽奈米線陣列之製作方法，其直接在矽奈米線陣列結構之間形成氧化層或光阻層實施的圖形化保護層，接著以濕蝕刻方式蝕刻掉未被保護的矽奈米線，從而簡單地且低成本地製作出圖形化矽奈米線陣列。另外，本發明還可於上述圖形化矽奈米線陣列上進一步形成異質結構，例如成長奈米碳管，以應用於場發射顯示領域。最後，本發明還可在矽基材上製作出局部的矽奈米線陣列，接著再蝕刻掉該些矽奈米線，藉以達到利用濕蝕刻方式在任意矽基材上，特別是晶格方向(100)的單晶矽 上，製作出側壁垂直的矽微結構。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
以下將配合附圖來詳細說明本發明的圖形化矽奈米線陣列之製作方法的較佳實施例。請參照第1圖及第2圖，第1圖係繪示本發明之較佳實施例的圖形化矽奈米線陣列之製作方法的流程圖，第2圖係繪示進行步驟S10的詳細步驟之流程圖。本實施例之製作方法開始於步驟S10。
在步驟S10中，會形成一矽奈米線陣列結構。如第2圖所示，形成該矽奈米線陣列結構的步驟係開始於步驟S11。請參照第3圖，第3圖繪示進行步驟S11時矽基材的剖面示意圖。具體來說，該矽奈米線陣列結構的形成，係在一矽基材10上製作出高均勻度之矽奈米線陣列。需注意的是，該矽基材10為一表面具有矽材料之基材。該矽材料可為單晶矽(mono-crystalline silicon)，例如晶格方向為(100)、(110)、或(111)者。該矽材料亦可為多晶矽(polysilicon)或非晶矽(amorphous silicon,a-Si)，該矽材料更可為本質(intrinsic)矽或摻雜(doped)矽。
在步驟S11中，係利用一鍍膜製程在一矽基材10上形成具有一預定厚度之金屬層20，該金屬層20係選自於由銀(Ag)、金(Au)、鉑(Pt)所組成群組，其中銀(Ag)、金(Au)、鉑(Pt)係為對矽具有催化 效果之金屬。具體而言，該鍍膜製程可以為電子束蒸鍍(electron beam evaporation)、物理蒸鍍(physical vapor deposition)、化學蒸鍍(chemical vapor deposition)、或濺鍍(sputtering)等等製程。在此較佳實施例中，該金屬層20係為銀，且該金屬層20的預定厚度係介於5奈米(nm)至50奈米(nm)之間。以此較佳實施例來說，金屬層20之最佳厚度為20奈米(nm)。
請參考第2圖及第4圖，第4圖繪示進行步驟S12時矽基材10的剖面示意圖。在步驟S12中，會選用一蝕刻溶液30來對該矽基材進行金屬誘發化學蝕刻作用。在此較佳實施例中，該步驟S20即為將該矽基材10，浸入具有該蝕刻溶液30的容器32中，以進行濕蝕刻作用。
具體而言，該蝕刻溶液30可以為氟化氫(HF)加上過氧化氫(H2 O2 )之水溶液，即氫氟酸加上雙氧水。由於金屬層20之厚度極薄(5nm至50nm)，因此該蝕刻溶液30可以很容易地浸潤至該矽基材10表面。進一步地說，該矽基材10上具有銀的局部區域，係以銀作為催化劑往下蝕刻，而不被銀所覆蓋的區域則不會被往下蝕刻。其中該過氧化氫(H2 O2 )之作用係為將矽氧化成二氧化矽(SiO2 )，然後氫氟酸再蝕刻掉該二氧化矽(SiO2 )，並據此往下進行蝕刻。
請參考第2圖及第5圖，第5圖繪示進行步驟S13時矽基材10的剖面示意圖。在步驟S13中，會洗去殘留於矽基材10上的金屬層20。舉例而言，可利用硝酸(HNO3 )溶液40將殘留的銀洗去， 最後形成大面積且均勻的矽奈米線陣列結構100。
請再參考第1圖，在步驟S20中，一圖形化保護層會形成在該矽奈米線陣列結構100上，該圖形化保護層會於該矽奈米線陣列結構100上形成一覆蓋區域以及一未覆蓋區域。以下將配合第6圖來詳細說明第一較佳實施例的圖形化矽奈米線陣列之製作方法，第6圖係繪示第一較佳實施例的形成該圖形化保護層的步驟的流程圖。在第一較佳實施例中，形成該圖形化保護層的步驟係開始於步驟S21。
請參考第6圖及第7圖，第7圖係繪示進行步驟S21時的矽奈米線陣列結構100的剖面示意圖。在步驟S21中，會將該矽奈米線陣列結構100加以氧化，以於該矽奈米線陣列結構100表面形成一氧化層110。在此實施例中，該矽奈米線陣列結構100係被浸泡於溫度為120度的硝酸溶液40中半小時，此時該氧化層110的厚度係約為1nm至2nm。
請參考第6圖及第8圖，第8圖係繪示進行步驟S22時的矽奈米線陣列結構100之剖面示意圖。在步驟S22中，圖形化該氧化層110，以使得該矽奈米線陣列結構100係在該覆蓋區域C上具有該氧化層110，以及在該未覆蓋區域U上露出複數個矽奈米線120。具體而言，圖形化該氧化層110的步驟可以包括習知的微影製程，例如用光阻來定義出該覆蓋區域C，接著再將其浸泡於氫氟酸(HF)中，以去除該未覆蓋區域U上的氧化層110，最後再去除光阻。
請再參考第1圖，在步驟S30中，係採用一選擇性蝕刻來去除在該未覆蓋區域U的該矽奈米線陣列結構100。請參照第9圖，第9圖係繪示在第一較佳實施例中進行步驟S30時的矽奈米線陣列結構100之剖面示意圖。在此第一較佳實施例中，該選擇性蝕刻步驟具體包括：將具有該氧化層110的該矽奈米線陣列結構100，浸泡於氫氧化鉀(KOH)溶液50中，以將該矽奈米線陣列結構100在該未覆蓋區域U上，所露出的該些矽奈米線120加以蝕刻。更進一步來說，該氫氧化鉀(KOH)溶液之重量百分濃度可以為60%，並且於室溫中的浸泡時間係較佳地為90秒。
值得一提的是，該氧化層110對於氫氧化鉀溶液50係具有保護作用，而氫氧化鉀溶液50對於矽奈米線120而言係為非等向性蝕刻，因此蝕刻後的矽奈米線120會殘留些微的尖銳狀結構。
請再參考第1圖及第10圖，第10圖係繪示在第一較佳實施例中，進行步驟S40時的矽奈米線陣列結構100之剖面示意圖。在步驟S40中，係去除殘留在該矽奈米線陣列結構100上的該圖形化保護層。在此第一較佳實施例中，係將矽奈米線陣列結構100浸泡於氫氟酸溶液60中，以去除殘留的氧化層100，進而完成了圖形化矽奈米線陣列。
以下將配合第1圖及第11圖，來詳細說明第二較佳實施例的圖形化矽奈米線陣列之製作方法，在步驟S20中，係在該矽奈米線陣列結構100上形成一圖形化保護層，該圖形化保護層係於該矽奈米線陣列結構100上形成有一覆蓋區域及一未覆蓋區域。第 11圖係繪示在第二較佳實施例中形成該圖形化保護層之步驟的流程圖。在第二較佳實施例中，形成該圖形化保護層的步驟係開始於步驟S23。
請參考第11圖及第12圖，第12圖係繪示進行步驟S23時的矽奈米線陣列結構100的剖面示意圖。在步驟S23中，將一光阻層130塗佈於該矽奈米線陣列結構100上，其中該光阻層130還進一步填充於該些矽奈米線120之間。
請參考第11圖及第13圖，第13圖係繪示進行步驟S24時的矽奈米線陣列結構100之剖面示意圖。在步驟S24中，係將該光阻層130加以圖形化，以使得該矽奈米線陣列結構100在該覆蓋區域C上具有該光阻層，而在該未覆蓋區域U上則會使得該些矽奈米線120暴露出來。具體而言，該光阻層130的圖形化步驟可以包括習知的曝光及顯影製程，在此則不予贅述。值得注意的是，在曝光的過程中，由於矽奈米線陣列結構100的吸光效果極佳，因此在顯影後僅會在該未覆蓋區域U暴露出該些矽奈米線120之頂端部分。
請再參考第1圖，在步驟S30中，係採用選擇性蝕刻來去除在該未覆蓋區域U的該矽奈米線陣列結構100。請參照第14圖，第14圖繪示在第二較佳實施例中，進行步驟S30時的矽奈米線陣列結構100之剖面示意圖。在此第二較佳實施例中，該選擇性蝕刻步驟包括：將具有該光阻層130的該矽奈米線陣列結構100，浸泡於氫氟酸與硝酸的混和水溶液70中，以將該矽奈米線陣列結構 100在該未覆蓋區域U上，所暴露出的該些矽奈米線120加以蝕刻。值得一提的是，在該未覆蓋區域U上所暴露出的該些矽奈米線120，是由頂端漸漸被蝕刻到底部。
請再參考第1圖及第10圖，在步驟S40中，會去除殘留在該矽奈米線陣列結構100上的該圖形化保護層。請參照第15圖，第15圖係繪示在第二較佳實施例中，進行步驟S40時的矽奈米線陣列結構100之剖面示意圖。在此第二較佳實施例中，係將矽奈米線陣列結構100浸泡於丙酮溶液80中，以去除殘留的光阻層130，進而完成了一圖形化矽奈米線陣列。
以下將配合附圖來詳細說明本發明於圖形化矽奈米線陣列上，形成異質結構(heterostructures)之製作方法的較佳實施例。在此實施例中，該異質結構係為奈米碳管(carbon nanotube)。然而，本發明並不限於僅能以奈米碳管來實施，其他譬如於圖形化矽奈米線陣列上成長多晶矽等等方式亦落在本發明之範圍中。
請參照第16圖，第16圖係繪示本發明之較佳實施例的於圖形化矽奈米線陣列上，形成異質結構之製作方法的流程圖。本實施例之製作方法係開始於步驟S10’。在步驟S10’中，係形成一矽奈米線陣列結構，其之具體步驟請參照前述第2圖之說明，在此不予以贅述。
在步驟S20’中，一催化劑層210係被沈積於該矽奈米線陣列結構100上。請參照第17圖，第17圖係繪示進行步驟S20’時的矽奈米線陣列結構100之剖面示意圖。在此實施例中，該催化劑 層210可以為成長奈米碳管的催化劑，其係較佳為鋁及鐵金屬顆粒。如第17圖所示，由於矽奈米線排列很密集，因此該催化劑層210僅形成於該矽奈米線陣列結構100中的矽奈米線120之頂端。
在步驟S30’中，將一圖形化保護層形成在具有該催化劑層210的該矽奈米線陣列結構100上。請參考第18圖，第18圖係繪示在此較佳實施例中將該圖形化保護層形成的步驟之流程圖，形成該圖形化保護層的步驟係開始於步驟S31。請參考第19圖，第19圖係繪示進行步驟S31時的矽奈米線陣列結構100之剖面示意圖。在步驟S31中，光阻層130係被塗佈於具有該催化層210的該矽奈米線陣列結構100上，其中該光阻層130還進一步填充於該些矽奈米線120之間。
請參考第18圖及第20圖，第20圖係繪示進行步驟S32時的矽奈米線陣列結構100之剖面示意圖。在步驟S32中，會圖形化該光阻層130，以使得該矽奈米線陣列結構100會在該覆蓋區域C上具有該光阻層130，並且在該未覆蓋區域U上暴露出具有該催化層210之該些矽奈米線120。
請再參考第16圖，在步驟S40’中，係採用選擇性蝕刻來去除在該未覆蓋區域U上之該催化層210，以及該矽奈米線陣列結構100。請參照第21圖，第21圖係繪示在此較佳實施例中，進行步驟S40’時的矽奈米線陣列結構100之剖面示意圖。在此較佳實施例中，該選擇性蝕刻步驟包括：去除在該未覆蓋區域U上之該催化層210；以及將具有該光阻層的該矽奈米線陣列結構100，浸泡 於氫氟酸混和硝酸的水溶液中，以將該矽奈米線陣列結構100在該未覆蓋區域U上，所暴露出的該些矽奈米線120加以蝕刻。
請再參考第16圖，在步驟S50’中，會去除殘留在該矽奈米線陣列結構100上的該圖形化保護層，而形成該圖形化矽奈米線陣列。請參照第22圖，第22圖係繪示在此較佳實施例中，進行步驟S50’時的矽奈米線陣列結構100之剖面示意圖。同樣地，矽奈米線陣列結構100係被浸泡於丙酮溶液80中以去除殘留的光阻層130，進而完成了圖形化矽奈米線陣列200。
請再參考第16圖，在步驟S60’中，會於該圖形化矽奈米線陣列200上成長複數個異質結構。請參照第23圖，第23圖繪示在此較佳實施例中，進行步驟S60’時的矽奈米線陣列結構100之剖面示意圖。在此實施例中，該些異質結構係為複數個奈米碳管250，而該些奈米碳管250的成長係透過一高溫化學氣相沉積法(Thermal-CVD)來進行。需注意的是，每一矽奈米線120上之奈米碳管250的數量可為一個或多個。值得一提的是，將奈米碳管形成於本發明之圖形化矽奈米線陣列之結構上，將可有助於降低場發射的驅動電壓。
以下將配合附圖來詳細說明本發明的矽微結構之製作方法的較佳實施例。請參照第24圖及第25圖，第24圖係繪示本發明較佳實施例的矽微結構之製作方法的流程圖，第25圖係繪示在進行步驟S10”時之矽基材的剖面示意圖。本實施例之製作方法係開始於步驟S10”。
在步驟S10”中，圖形化光阻層130係被形成於矽基材10上，該圖形化光阻層130可於該矽基材10上形成覆蓋區域C及未覆蓋區域U。需注意的是，該矽基材10可以為一表面具有矽材料之基材。該矽材料可為單晶矽(mono-crystalline silicon)，例如晶格方向為(100)、(110)、或(111)者。該矽材料亦可為多晶矽(polysilicon)或非晶矽(amorphous silicon,a-Si)，該矽材料可為本質(intrinsic)矽或摻雜(doped)矽。在此實施例中，該矽基材10係為晶格方向100的單晶矽。具體而言，形成圖形化光阻層130的方式包括習知的微影製程，在此不予以贅述。
請參照第24圖及第26圖，第26圖係繪示進行步驟S20”時矽基材的剖面示意圖。在步驟S20”中，會利用鍍膜製程在具有該圖形化光阻層130的該矽基材10上，形成一預定厚度之金屬層20，該金屬層20係選自由銀、金、鉑所組成群組，其中銀(Ag)、金(Au)、鉑(Pt)係為對矽具有催化效果之金屬。同樣地，該鍍膜製程可以為電子束蒸鍍(electron beam evaporation)、物理蒸鍍(physical vapor deposition)、化學蒸鍍(chemical vapor deposition)、或濺鍍(sputtering)等等製程。在此較佳實施例中，該金屬層20係為銀，且該金屬層20的預定厚度係介於5nm至50 nm之間。以此較佳實施例來說，金屬層20之最佳厚度為20nm。
請參照第24圖及第27圖，第27圖係繪示進行步驟S30”時矽基材的剖面示意圖。在步驟S30”中，係選用一蝕刻溶液30以對位於該未覆蓋區域U的該矽基材10，進行金屬誘發化學蝕刻作用。 具體而言，該蝕刻溶液30可以為氟化氫(HF)加上過氧化氫(H2 O2 )之水溶液。由於金屬層20之厚度極薄(5nm至50nm)，因此該蝕刻溶液30可以很容易地浸潤至該矽基材10表面。進一步地說，該矽基材10上具有銀的局部區域，係以銀作為催化劑並往下蝕刻，而不被銀所覆蓋的區域則不會被往下蝕刻。其中該過氧化氫(H2 O2 )之作用係將矽氧化成二氧化矽(SiO2 )，然後氫氟酸再將該二氧化矽(SiO2 )加以蝕刻，並據此往下進行蝕刻。
請參照第24圖及第28圖，第28圖係繪示進行步驟S40”時矽基材的剖面示意圖。在步驟S40”中，會洗去殘留於該矽基材10上的該金屬層20，並於該未覆蓋區域U形成矽奈米線陣列。舉例而言，其可利用硝酸(HNO3 )溶液40將殘留的銀洗去。
請參照第24圖及第29圖，第29圖係繪示進行步驟S50”時矽基材的剖面示意圖。在步驟S50”中，會進行一化學濕蝕刻作用，以去除形成於該未覆蓋區域U的該矽奈米線陣列，即該些矽奈米線120。該化學濕蝕係使用適當的蝕刻液(例如KOH)以對矽奈米線120進行非等向性蝕刻。
請參照第24圖及第30圖，第30圖係繪示進行步驟S60”時矽基材的剖面示意圖。在步驟S60”中，會去除圖形化光阻層130。藉由例如將其浸泡於丙酮溶液中而去除殘留的光阻層130，便可完成矽微結構之製作。
綜上所述，依據本發明之圖形化矽奈米線陣列之製作方法，係直接在矽奈米線陣列結構100之間形成氧化層110或光阻層130 以作為所實施圖形化作用的保護層，接著以濕蝕刻方式蝕刻掉未被保護的矽奈米線120，從而簡單地且低成本地製作出圖形化矽奈米線陣列。另外，本發明還可於上述圖形化矽奈米線陣列上進一步形成異質結構，例如成長奈米碳管250，以應用於場發射顯示領域中。最後，本發明還可在矽基材10上製作出局部的矽奈米線陣列，接著再蝕刻掉該些矽奈米線120，藉以達到利用濕蝕刻方式在任意矽基材上，特別是晶格方向100的單晶矽上，製作出側壁垂直的矽微結構。
雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S10~S40‧‧‧步驟
S10’~S60’‧‧‧步驟
S10”~S60”‧‧‧步驟
10‧‧‧矽基材
20‧‧‧金屬層
30‧‧‧蝕刻溶液
32‧‧‧容器
40‧‧‧硝酸溶液
50‧‧‧氫氧化鉀溶液
60‧‧‧氫氟酸溶液
70‧‧‧氫氟酸混和硝酸的水溶液
80‧‧‧丙酮溶液
100‧‧‧矽奈米線陣列結構
110‧‧‧氧化層
120‧‧‧矽奈米線
130‧‧‧光阻層
200‧‧‧圖形化矽奈米線陣列
210‧‧‧催化劑層
250‧‧‧奈米碳管
C‧‧‧覆蓋區域
U‧‧‧未覆蓋區域
第1圖繪示本發明較佳實施例的圖形化矽奈米線陣列之製作方法的流程圖。
第2圖繪示進行步驟S10的詳細步驟之流程圖。
第3圖繪示進行步驟S11時矽基材的剖面示意圖。
第4圖繪示進行步驟S12時矽基材的剖面示意圖。
第5圖繪示進行步驟S13時矽基材的剖面示意圖。
第6圖繪示第一較佳實施例的形成該圖形化保護層的步驟的流程圖。
第7圖繪示進行步驟S21時的矽奈米線陣列結構的剖面示意圖。
第8圖繪示進行步驟S22時的矽奈米線陣列結構的剖面示意圖。
第9圖繪示在第一較佳實施例中進行步驟S30時的矽奈米線陣列結構100的剖面示意圖。
第10圖繪示在第一較佳實施例中進行步驟S40時的矽奈米線陣列結構100的剖面示意圖。
第11圖繪示第二較佳實施例的形成該圖形化保護層的步驟的流程圖。
第12圖繪示進行步驟S23時的矽奈米線陣列結構的剖面示意圖。
第13圖繪示進行步驟S24時的矽奈米線陣列結構的剖面示意圖。
第14圖繪示在第二較佳實施例中進行步驟S30時的矽奈米線陣列結構的剖面示意圖。
第15圖繪示在第二較佳實施例中進行步驟S40時的矽奈米線陣列結構的剖面示意圖。
第16圖繪示本發明較佳實施例的形成異質結構於圖形化矽奈米線陣列之製作方法的流程圖。
第17圖繪示進行步驟S20’時的矽奈米線陣列結構的剖面示意圖。
第18圖繪示此較佳實施例的形成該圖形化保護層的步驟的流程圖。
第19圖繪示進行步驟S31時的矽奈米線陣列結構的剖面示意圖。
第20圖繪示進行步驟S32時的矽奈米線陣列結構的剖面示意圖。
第21圖繪示在此較佳實施例中進行步驟S40’時的矽奈米線陣列結構的剖面示意圖。
第22圖繪示在此較佳實施例中進行步驟S50’時的矽奈米線陣列結構的剖面示意圖。
第23圖繪示在此較佳實施例中進行步驟S60’時的矽奈米線陣列結構的剖面示意圖。
第24圖繪示本發明較佳實施例的矽微結構之製作方法的流程圖。
第25圖繪示進行步驟S10”時矽基材的剖面示意圖。
第26圖繪示進行步驟S20”時矽基材的剖面示意圖。
第27圖繪示進行步驟S30”時矽基材的剖面示意圖。
第28圖繪示進行步驟S40”時矽基材的剖面示意圖。
第29圖繪示進行步驟S50”時矽基材的剖面示意圖。
第30圖繪示進行步驟S60”時矽基材的剖面示意圖。
S10‧‧‧步驟
S20‧‧‧步驟
S30‧‧‧步驟
S40‧‧‧步驟

Claims (10)

  1. 一種圖形化矽奈米線陣列之製作方法，其包括：形成一矽奈米線陣列結構；將一催化劑層沈積於該矽奈米線陣列結構上；將一圖形化保護層形成在具有該催化劑層的該矽奈米線陣列結構上，該圖形化保護層會於該矽奈米線陣列結構上形成一覆蓋區域及一未覆蓋區域；採用一選擇性蝕刻來去除在該未覆蓋區域之該催化劑層以及該矽奈米線陣列結構；去除殘留在該矽奈米線陣列結構上的該圖形化保護層，以形成該圖形化矽奈米線陣列；以及於該圖形化矽奈米線陣列上成長複數個異質結構。
  2. 如申請專利範圍第1項所述之圖形化矽奈米線陣列之製作方法，其中形成該矽奈米線陣列結構的步驟包括：利用一鍍膜製程在一矽基材上，形成一預定厚度之金屬層；選用一蝕刻溶液對該矽基材進行金屬誘發化學蝕刻作用；洗去殘留於矽基材上的金屬層。
  3. 如申請專利範圍第1項所述之圖形化矽奈米線陣列之製作方法，其中該催化劑層僅形成於該矽奈米線陣列結構中的複數個矽奈米線之頂端。
  4. 如申請專利範圍第3項所述之圖形化矽奈米線陣列之製作方法，其中形成該圖形化保護層的步驟包括： 將一光阻層塗佈於具有該催化層的該矽奈米線陣列結構上，其中該光阻層還進一步填充於該些矽奈米線之間；將該光阻層圖形化，以使得該矽奈米線陣列結構在該覆蓋區域上具有該光阻層，同時在該未覆蓋區域上露出具有該催化層之該些矽奈米線。
  5. 如申請專利範圍第4項所述之圖形化矽奈米線陣列之製作方法，其中該選擇性蝕刻步驟包括：去除在該未覆蓋區域上之該催化層；以及將具有該光阻層的該矽奈米線陣列結構浸泡於氫氟酸混和硝酸的水溶液中，以將該矽奈米線陣列結構在該未覆蓋區域上所露出的該些矽奈米線加以蝕刻。
  6. 如申請專利範圍第3項所述之圖形化矽奈米線陣列之製作方法，其中該些異質結構係為複數個奈米碳管，且該些奈米碳管係透過一高溫化學氣相沉積法來成長。
  7. 一種矽微結構之製作方法，其包括：將一圖形化光阻層形成於一矽基材上，該圖形化光阻層於該矽基材上係具有一覆蓋區域及一未覆蓋區域；利用一鍍膜製程在該覆蓋區域及該未覆蓋區域表面，形成一預定厚度且對矽具有誘發化學蝕刻催化效果之金屬層；選用一蝕刻溶液對位於該未覆蓋區域的該矽基材，進行金屬誘發化學蝕刻作用；洗去殘留於該矽基材上的該金屬層，而於該未覆蓋區域形成一 矽奈米線陣列；以及進行一化學濕蝕刻作用，以去除形成於該未覆蓋區域的該矽奈米線陣列。
  8. 如申請專利範圍第7項所述之矽微結構之製作方法，其中該預定厚度係介於5奈米至50奈米之間。
  9. 如申請專利範圍第7項所述之矽微結構之製作方法，其中該矽基材可為單晶矽、多晶矽或非晶矽。
  10. 如申請專利範圍第9項所述之矽微結構之製作方法，其中該矽基材為晶格方向100的單晶矽。
TW101127311A 2012-07-27 2012-07-27 圖形化矽奈米線陣列及矽微結構之製作方法 TWI460121B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101127311A TWI460121B (zh) 2012-07-27 2012-07-27 圖形化矽奈米線陣列及矽微結構之製作方法
US13/680,301 US20140030873A1 (en) 2012-07-27 2012-11-19 Method for fabricating patterned silicon nanowire array and silicon microstructure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101127311A TWI460121B (zh) 2012-07-27 2012-07-27 圖形化矽奈米線陣列及矽微結構之製作方法

Publications (2)

Publication Number Publication Date
TW201404709A TW201404709A (zh) 2014-02-01
TWI460121B true TWI460121B (zh) 2014-11-11

Family

ID=49995290

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101127311A TWI460121B (zh) 2012-07-27 2012-07-27 圖形化矽奈米線陣列及矽微結構之製作方法

Country Status (2)

Country Link
US (1) US20140030873A1 (zh)
TW (1) TWI460121B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017045185A1 (en) * 2015-09-17 2017-03-23 South University Of Science And Technology Of China A method for three dimensional sculpturing of nanowire arrays
US9558942B1 (en) 2015-09-29 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. High density nanowire array
KR101772328B1 (ko) * 2016-05-03 2017-08-29 한양대학교 에리카산학협력단 수분 수소 흡착 게터 및 그 제조 방법
WO2018099877A1 (en) 2016-12-02 2018-06-07 Dsm Ip Assets B.V. Process for preparing soluble fibre
AT519922B1 (de) * 2017-05-11 2020-01-15 Univ Wien Tech SERS-Substrat
CN110668425B (zh) * 2019-10-12 2021-06-11 厦门大学 一种柔性锂离子电池硅碳复合负极材料及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110020992A1 (en) * 2009-07-21 2011-01-27 Vinod Robert Purayath Integrated Nanostructure-Based Non-Volatile Memory Fabrication
WO2012087352A2 (en) * 2010-12-20 2012-06-28 The Regents Of The University Of California Superhydrophobic and superoleophobic nanosurfaces

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804081B2 (en) * 2001-05-11 2004-10-12 Canon Kabushiki Kaisha Structure having pores and its manufacturing method
US7968273B2 (en) * 2004-06-08 2011-06-28 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US7692179B2 (en) * 2004-07-09 2010-04-06 Hewlett-Packard Development Company, L.P. Nanowire device with (111) vertical sidewalls and method of fabrication
JP2010539468A (ja) * 2007-09-17 2010-12-16 ポステック アカデミー−インダストリー ファウンデーション 表面結合分子を有する固体基質およびこの基質を生成および使用する方法
KR101778738B1 (ko) * 2010-03-23 2017-09-14 챔프 그레이트 인터내셔널 코포레이션 나노구조 투광 전도체들의 에칭 패터닝
KR101131485B1 (ko) * 2010-08-02 2012-03-30 광주과학기술원 무반사를 위한 나노구조의 제조방법 및 무반사 나노구조가 집적된 광소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110020992A1 (en) * 2009-07-21 2011-01-27 Vinod Robert Purayath Integrated Nanostructure-Based Non-Volatile Memory Fabrication
WO2012087352A2 (en) * 2010-12-20 2012-06-28 The Regents Of The University Of California Superhydrophobic and superoleophobic nanosurfaces

Also Published As

Publication number Publication date
TW201404709A (zh) 2014-02-01
US20140030873A1 (en) 2014-01-30

Similar Documents

Publication Publication Date Title
TWI460121B (zh) 圖形化矽奈米線陣列及矽微結構之製作方法
TW201302600A (zh) 矽奈米線陣列之製作方法
US8193095B2 (en) Method for forming silicon trench
TWI472477B (zh) 矽奈米結構與其製造方法及應用
Li et al. Metal-assisted chemical etching for designable monocrystalline silicon nanostructure
Lin et al. Synthesis and photoluminescence properties of porous silicon nanowire arrays
CN102414788B (zh) 用纳米/微球光刻制造纳米/微线太阳能电池
CN105789042B (zh) 一种硅微米线阵列的制备工艺
Santos et al. Electrochemical etching methods for producing porous silicon
CN102556949A (zh) 一种尺寸可控的硅微/纳米线阵列的制备方法
Choi et al. Optimization of metal-assisted chemical etching process in fabrication of p-type silicon wire arrays
Canevali et al. Influence of doping elements on the formation rate of silicon nanowires by silver-assisted chemical etching
CN102354669B (zh) 硅纳米线器件的制作方法
CN104986725A (zh) 一种周期性碗状结构模板及其制备方法
Cao et al. Texturing a pyramid-like structure on a silicon surface via the synergetic effect of copper and Fe (III) in hydrofluoric acid solution
KR101264877B1 (ko) 실리콘 와이어 구조체의 제조방법
Liao et al. Ultraviolet antireflective porous nanoscale periodic hole array of 4H-SiC by Photon-Enhanced Metal-assisted chemical etching
CN106548926B (zh) 多晶硅层的制备方法、薄膜晶体管、阵列基板及显示装置
Lin et al. Combined metal-assisted chemical etching and anisotropic wet etching for anti-reflection inverted pyramidal cavities on dendrite-like textured substrates
KR101164113B1 (ko) 다직경 실리콘 와이어 구조체의 제조방법
WO2015190637A1 (ko) 대면적의 수직 정렬된 갈륨비소 반도체 나노선 어레이 제작 공정
KR101313176B1 (ko) 길이가 제어된 반도체 나노와이어의 연속적 대량생산방법
CN102969407A (zh) 制造硅基增强红外吸收光电探测器的方法及其光电探测器
TWI459459B (zh) 矽溝槽結構的製造方法
TWI498275B (zh) 微奈米抗反射層結構及其製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees