TW201721749A - 利用膦酸自組裝單層作為成核抑制劑的選擇性二氧化矽沉積 - Google Patents

利用膦酸自組裝單層作為成核抑制劑的選擇性二氧化矽沉積 Download PDF

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皮耶納桑薩利亞 葛拉迪亞
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Abstract

描述選擇性沉積圖案化層於暴露介電質材料上但不沉積於暴露金屬表面上的方法。利用膦酸沉積自組裝單層(SAM)。自組裝單層的分子包括頭部分體與尾部分體，頭部分體與暴露金屬部分形成鍵結，而尾部分體延伸離開圖案化基板並相對於暴露介電質部分上方的圖案化層的沉積速率降低暴露金屬部分上方的圖案化層的沉積速率。接著藉由原子層沉積(ALD)沉積介電層，在實施例中原子層沉積無法在SAM覆蓋的區域中開始。

Description

利用膦酸自組裝單層作為成核抑制劑的選擇性二氧化矽沉積
本文所述實施例係關於選擇性沉積介電質材料。
自從數十年前採用半導體元件以來，已經劇烈地降低半導體元件幾何學的尺寸。當代半導體製造設備常規地用來產生幾何學小至14奈米與更小的元件，且持續發展與實施新設備設計以產生具有更小幾何學的元件。光微影術操作的高成本激發製造商嘗試發展簡單自我對齊處理，可相對於印刷線寬雙倍、三倍或四倍圖案密度。該等自我對齊處理可涉及沉積共形間隔物層覆蓋核心以產生加倍核心間距數的側壁。
除了延伸應用準分子光源，亦將以移除光微影術步驟的自我對齊處理發展來簡化製造流程。
描述選擇性沉積圖案化層於暴露介電質材料上但不沉積於暴露金屬表面上的方法。利用膦酸沉積自組裝單層(SAM)。自組裝單層的分子包括頭部分體與尾部分體，頭部分體與暴露金屬部分形成鍵結，而尾部分體延伸離開圖案化基板並相對於暴露介電質部分上方的圖案化層的沉積速率降低暴露金屬部分上方的圖案化層的沉積速率。接著藉由原子層沉積(ALD)沉積介電層，在實施例中原子層沉積無法在SAM覆蓋的區域中開始。
本文所述實施例包括形成圖案化層於圖案化基板的方法。方法包括選擇性形成圖案化層於圖案化基板上。圖案化基板的暴露介電質部分上的圖案化層沉積速率至少一百倍大於圖案化基板的暴露金屬部分上的圖案化層沉積速率。圖案化層在形成後係圖案化的且不須應用光微影術。
圖案化層在形成後係圖案化的且不須應用任何介入式光微影術或蝕刻操作。可藉由重複與交替暴露至第一前驅物與第二前驅物來形成圖案化層。可藉由表面化學反應機制來形成圖案化層。
本文所述實施例包括形成圖案化層於圖案化基板上的方法。方法包括提供具有暴露介電質部分與暴露金屬部分的圖案化基板。暴露金屬部分係導電的。方法進一步包括暴露圖案化基板至膦酸。方法進一步包括形成自組裝單層於暴露金屬部分上但不形成於暴露介電質部分上。方法進一步包括放置圖案化基板於基板處理區域。方法進一步包括藉由下列步驟來形成圖案化層：(1)流動第一前驅物進入基板處理區域，(2)自基板處理區域移除第一前驅物的未使用部分，(3)流動第二前驅物進入基板處理區域，及(4)自基板處理區域移除第二前驅物的未使用部分。方法進一步包括重複(1)-(4)整數次數以形成圖案化層的一厚度。
基板處理區域在操作(1)-(4)過程中可不具有電漿。膦酸分子的頭部分體包括PO3 H基團。膦酸分子的尾部分體可包括全氟化烷基基團，全氟化烷基基團具有超過5個碳原子共價鍵結於鏈中。膦酸分子的尾部分體可包括芳香環。膦酸分子的尾部分體可包括烷基基團，烷基基團具有超過12個碳原子共價鍵結於鏈中。圖案化層的厚度可超出10奈米。方法可進一步包括在形成圖案化層的厚度後移除自組裝單層以重新暴露暴露金屬部分。
本文所述實施例包括形成圖案化層於圖案化基板的方法。方法包括形成圖案化介電層於圖案化基板上。圖案化介電層具有縫隙。方法進一步包括形成導電層於圖案化介電層的縫隙中。方法進一步包括化學機械研磨導電層以移除配置於縫隙上方的金屬，而造成暴露介電質部分與暴露金屬部分。方法進一步包括暴露圖案化基板至膦酸。方法進一步包括形成自組裝單層於暴露金屬部分上但不形成於暴露介電質部分上。方法進一步包括放置圖案化基板於基板處理區域中。方法進一步包括藉由重複交替暴露至第一前驅物與第二前驅物來形成圖案化層。暴露介電質部分上方的圖案化層的沉積速率至少一百倍大於暴露金屬部分上方的圖案化層的沉積速率。基板處理區域在重複交替暴露過程中不具電漿。
圖案化介電層可為SiO、SiN或SiCN。暴露金屬部分可包括銅、鎳、鈷、鉿、鉭與鎢的至少一者。暴露金屬部分可由過渡金屬或過渡金屬的組合所構成。暴露金屬部分可由銅、鎳、鈷、鉿、鉭與鎢的一者或組合所構成。自組裝單層的每個分子可包括頭部分體與尾部分體，頭部分體與暴露金屬部分形成鍵結，而尾部分體延伸離開圖案化基板並相對於暴露介電質部分上方的圖案化層的沉積速率降低暴露金屬部分上方的圖案化層的沉積速率。圖案化層可為介電層或金屬層(導電層)。
為了更好地了解本發明的本質與優點，應參照下方描述與隨附圖式。然而，將可理解各圖式僅提供用來描述而非意圖作為限制本發明範疇的界定方式。
描述選擇性沉積圖案化層於暴露介電質材料上但不沉積於暴露金屬表面上的方法。利用膦酸沉積自組裝單層(SAM)。自組裝單層的分子包括頭部分體與尾部分體，頭部分體與暴露金屬部分形成鍵結，而尾部分體延伸離開圖案化基板並相對於暴露介電質部分上方的圖案化層的沉積速率降低暴露金屬部分上方的圖案化層的沉積速率。接著藉由原子層沉積(ALD)沉積介電層，在實施例中原子層沉積無法在SAM覆蓋的區域中開始。
在實施例中，描述優先形成自組裝單層(SAM)於暴露金屬部分而非亦存在於圖案化基板上的暴露介電質部分上的方法。接著選擇性形成介電質於暴露介電質部分上。第1A圖至第1D圖係根據實施例示範性選擇性沉積處理過程的橫剖面圖。本文所述方法通常可用於各種各樣的圖案架構，但第1A圖至第1D圖中所示的實例係通常用來在單一沉積中形成銅互連與介層窗的雙鑲嵌處理。下層105具有介電質110圖案化層，介電質110圖案化層具有兩個明顯形成圖案，此在實例中將共同地被稱為縫隙115。介電質110可為低介電常數介電質，例如自Applied Materials (Santa Clara, California)取得的Black DiamondTM 。Black DiamondTM 膜係介電常數(例如，約3.5或更低)低於傳統間隔物材料(諸如，矽氧化物與氮化物)的有機-矽烷膜。然而，根據實施例，本文所述技術可作用在任何暴露介電質上。如第1B圖中所示，可在溝槽115中形成(也許藉由電鍍)金屬120(例如，銅)。利用特定膦酸分子選擇性形成自組裝單層(SAM) 125，特定膦酸分子如本文指定般具有PO3 H的頭部分體(如第3D圖中所示)與相對長碳鏈(例如，烷基基團)的尾部分體。已經發現頭部分體促進優先共價黏著至暴露金屬上而非圖案化基板上別處的暴露介電質上。第1C圖與第1D圖僅用於描述，而SAM 125的實際厚度非以比例圖示。接著優先形成選擇性沉積膜130於介電質110上。根據實施例，已經發現本文呈現的膦酸分子的尾部分體阻礙選擇性沉積膜130沉積至SAM 125上，此意謂著沒有進一步沉積發生在金屬120上方。
為了更好地了解與理解本文呈現的實施例，現參照第2圖，第2圖係根據實施例選擇性沉積材料於圖案化基板上的暴露介電質上的方法201。將同時參照第3A圖至第3D圖，第3A圖至第3D圖係根據某些實施例優先沉積SAM於圖案化基板的暴露金屬部分上的圖形化圖式。在操作210中形成具有暴露金屬部分與暴露介電質部分的圖案化基板，並圖示於第3A圖中。第3A圖說明圖案化基板305，圖案化基板305在圖案化基板的暴露表面上具有兩種金屬鍵結位置310 (標示成「M」)與介電質位置311 (標示成「D」)。以「M」指定各個金屬鍵結位置310，「M」代表分子可與配置於圖案化基板305的外表面上的金屬原子形成化學鍵結的位置。在某些實施例中，如同本文詳細所述，「M」可為過渡金屬或金屬合金。在方法201的實例中，「M」代表暴露金屬部分的表面處的銅原子。
在操作220中將圖案化基板暴露至膦酸。將SAM沉積於圖案化基板305的暴露金屬部分的金屬鍵結位置310上(操作230)。SAM分子315可在配置與圖案化基板的暴露金屬部分與暴露介電質部分接觸的液體溶液中擴散。各個SAM分子315可包括分子的第一端處的頭部分體「HM」以及分子的遠端處的尾部分體「TM」。該等頭與尾部分體可被稱為「官能基」。如第3D圖的左側部分所示，HM係PO3 H，而如第3D圖的右側部分所示，TM可為碳的共價鍵結鏈(烷基鏈)。在實施例中，鏈可僅由共價鍵結碳所構成，而在碳的其他懸垂鍵上終止處為氫及/或氟原子。根據實施例，膦酸的TM可包括芳香環。
擴散SAM分子315的頭部分體可能偶爾在SAM分子315與金屬鍵結位置310之間形成共價化學鍵結，有可能藉由形成與表面的烷基-P-O-M鍵結。在第3B圖中，圖示SAM分子320藉由頭部分體「HM」共價鍵結至金屬鍵結位置310。金屬原子鍵結位置310與鍵結分子320的頭部分體之間的局部化學交互作用可能固定金屬原子「M」且抑制金屬離子化與擴散。注意到化學吸附SAM分子320損失氫原子以讓路給O-M鍵結，但為了簡化原因仍然將上述吸附狀態稱為SAM分子。自氣相或液相任一者藉由化學吸附「頭官能基」至基板上接著藉由大致排列「尾官能基」遠離金屬鍵結位置310而自行成的SAM分子形成SAM。根據實施例，尾部分體可能不會化學鍵結至金屬鍵結位置310或介電質位置311任一者。第3B圖說明沉積處理過程中複數個SAM分子315，其中SAM分子隨機地指向並鄰近圖案化基板305。複數個SAM分子315可自我對準，其中僅有頭部分體可鍵結於包含圖案化基板305的金屬鍵結位置315的暴露金屬部分。一旦金屬層305中的所有金屬原子鍵結位置310皆由SAM分子315所鍵結，鍵結處理可能停止而變成自限處理。
在操作230過程中，SAM分子315的頭部分體可經選擇以鍵結圖案化基板305中的金屬鍵結位置310而非介電質位置311。根據實施例，吸附的SAM分子320可能累積於暴露金屬部分上而不累積於暴露介電質部分上。在第3C圖所示實施例中，完成的自組裝單層SAM 325可能最終覆蓋暴露金屬部分而留下未覆蓋的暴露介電質部分。
在操作240中，在圖案化基板上沉積圖案化層，但僅在未用SAM覆蓋的圖案化基板的部分上沉積圖案化層。可藉由交替地暴露至第一前驅物接著第二前驅物來沉積圖案化層，交替地暴露可確保藉由表面化學反應發生的生長而非氣相化學反應發生的生長。亦可藉由重複與交替地暴露至第一前驅物與第二前驅物來形成可選厚度的圖案化層。在引導第二前驅物進入基板處理區域之前可自基板處理區域移除第一前驅物的未使用部分。類似地，可在重新引導第一前驅物進入基板處理區域之前自基板處理區域移除第二前驅物的未使用部分。根據實施例，可在圖案化基板停留在不具電漿的基板處理區域時執行操作240以保留SAM的完整。
在操作250過程中移除SAM層以重新暴露已經暫時地用SAM覆蓋的暴露金屬部分。選擇性沉積方法201形成圖案化基板，而不需要沉積光阻劑、執行微影術與蝕刻初步共形層的典型需求。在實施例中，在操作210與選擇性形成圖案化層於圖案化基板的暴露介電質部分上(操作240)之間，未沉積光阻劑、未執行微影術、且未執行蝕刻。換言之，圖案化層在形成後係圖案化的而不用施加任何介入式微影術或蝕刻操作。在實施例中，暴露介電質部分上方的圖案化層部分的厚度可超過10奈米、超過20奈米或超過30奈米。根據實施例，暴露金屬部分上方的圖案化層部分的厚度(在操作250之前或之後)可為最敏感手段亦無法量測的小，可能小於0.3奈米、小於0.2奈米或小於0.1奈米。
SAM/金屬上方的圖案化層的沉積速率遠小於暴露介電質部分(未由自組裝單層所覆蓋)上方的圖案化層的沉積速率。可藉由SAM的存在來降低SAM/金屬上方的圖案化層的沉積速率，且沉積速率可遠低於SAM不存在的情況。在實施例中，暴露介電質部分上方的沉積速率可超出SAM上方(暴露金屬部分上方)的生長速率的一百倍、一百五十倍或兩百倍。暴露金屬部分上方未由SAM覆蓋的沉積速率可超出SAM覆蓋的其他暴露金屬部分上方的生長速率的一百倍、一百五十倍或兩百倍。
用於沉積本文的自組裝單層的前驅物可被描述成SAM分子，特別是在描述尾部分體(TM)與頭部分體(HM)以及前驅物與圖案化基板之間細微交互作用時。前驅物可為膦酸，包括如第3D圖的右側部分中所示的HM。根據實施例，SAM分子可為下列的一或多者：辛基膦酸 (CH3 (CH2 )6 CH2 -P(O)(OH)2 )、全氟辛基膦酸 (CF3 (CF2 )5 CH2 -CH2 -P(O)(OH)2 )、十八基膦酸 (CH3 (CH2 )16 CH2 -P(O)(OH)2 )、癸基膦酸、3,5-二甲基(mesityl)膦酸、環己基膦酸、己基膦酸或丁基膦酸。
尾部分體(TM)功能用以在交替暴露至第一前驅物與第二前驅物過程中避免或阻礙圖案化層的成核作用。根據實施例，膦酸的SAM分子的尾部分體可包括具有超過5個碳原子、超過6個碳原子或超過7個碳原子彼此共價鍵結於鏈中的全氟化烷基基團。對於較小碳鏈而言，取代較小氫原子的較大氟原子存在似乎阻礙圖案化層的成核作用。在實施例中，膦酸的SAM分子的尾部分體可包括具有超過12個碳原子、超過14個碳原子或超過16個碳原子共價鍵結於鏈中的烷基基團。
根據實施例，暴露金屬部分可為導電的。在實施例中，暴露金屬部分可包括銅、鎳、鈷、鉿、鉭與鎢的至少一者。根據實施例，暴露金屬部分可由銅、鎳、鈷、鉿、鉭與鎢的一者或多者所構成。銅、鎳、鈷、鉿、鉭與鎢為用於本文所述所有材料的「金屬」元素實例，並表示僅由「金屬」元素所構成的材料將導電至適合用於電線的程度。根據實施例而言，在實施例中，暴露金屬部分可由過渡金屬或過渡金屬的組合所構成。
暴露介電質部分可為金屬氧化物並包括金屬元素與氧。根據實施例，暴露介電質部分可包括矽並進一步包括氧、氮與碳的一者或多者。在實施例中，暴露介電質部分可為氧化矽(SiO)、氧氮化矽(SiON)、氮化矽(SiN)、碳氮化矽(SiCN)的一者。根據實施例，暴露介電質部分可由矽與氧所構成、矽氧與氮所構成、矽與氮所構成或矽碳與氮所構成。
圖案化層可藉由表面化學反應機制成核以確保SAM可干擾暴露金屬部分上的成核作用。根據實施例，圖案化層可包括矽並進一步包括氧、氮與碳的一者或多者。在實施例中，圖案化層可為氧化矽(SiO)、氧氮化矽(SiON)、氮化矽(SiN)、碳氮化矽物(SiCN)的一者。根據實施例，圖案化層可由矽與氧所構成、矽氧與氮所構成、矽與氮所構成或矽碳與氮所構成。圖案化層可為介電層。在實施例中，圖案化層可為導電的金屬層或可為例如金屬氧化物的含金屬層。
在一個實施例中，SAM 325係熱穩定的且可承受高達400℃、高達450℃或甚至高達500℃的相當高溫下的熱處理。根據實施例，在形成自組裝單層與形成圖案化層的各個操作過程中，圖案化基板的溫度低於400℃、低於450℃或低於500℃。
在本文揭露的方法中，圖案化基板可包括圖案化介電層中的縫隙。導電層可形成於圖案化介電層的縫隙中。接著可執行化學機械研磨以移除位在縫隙上方的導電層部分，而造成暴露介電質部分與暴露金屬部分(位在圖案化介電層中的縫隙內)。此是用於產生本文呈現實例中所述之暴露金屬部分與暴露介電質部分的示範性處理。取決於圖案化介電層中縫隙的複雜度，示範性處理通常稱為「鑲嵌」處理或「雙鑲嵌」處理。
第4A圖與第4B圖係根據實施例基板處理設備的示意圖。第4A圖顯示用於暴露基板1105至槽1101中稀釋膦酸液體溶液1115-1的硬體。可利用機器人將基板1105下降進入溶液1115-1並在處理過程中可藉由基板支撐件1110支撐。第4B圖顯示替代硬體，其旋轉基板1105同時自分配器1120投入稀釋膦酸液體溶液1115-2橫跨基板的頂表面。
本文所用的「基板」可為上方具有或不具有形成層的支撐基板。圖案化基板可為多種摻雜濃度與分佈的絕緣體或半導體，並例如可為積體電路製造所用類型的半導體基板。圖案化基板的暴露「氧化矽」主要為SiO2 ，但可包括其他元素組成(諸如，氮、氫與碳)的濃度。在某些實施例中，本文所述的氧化矽部分由矽與氧所構成或基本上由矽與氧所構成。圖案化基板的暴露「氮化矽」或「SiN」主要為Si3 N4 ，但可包括其他元素組成(諸如，氧、氫與碳)的濃度。在某些實施例中，本文所述的氮化矽部分由矽與氮所構成或基本上由矽與氮所構成。可在圖案化層上方或圖案化層本身的生長應用其他含矽介電質。舉例而言，圖案化基板的暴露「碳氮化矽」或「SiCN」主要為矽碳與氮，但可包括其他元素組成(諸如，氧與氫)的濃度。在某些實施例中，本文所述的碳氮化矽部分由矽、碳與氮所構成或基本上由矽、碳與氮所構成。圖案化基板的暴露「氧碳化矽」或「SiOC」主要為矽碳與氧，但可包括其他元素組成(諸如，碳與氫)的濃度。在某些實施例中，本文所述的氧碳化矽部分由矽、碳與氧所構成或基本上由矽、碳與氧所構成。
圖案化基板的暴露「金屬」主要是金屬原子，但可包括其他元素組成(諸如，氧、氮、氫與碳)的濃度。金屬原子界定為當凝聚物質材料僅由金屬原子所構成而形成時形成良好的電導體。在某些實施例中，本文所述的暴露金屬部分由一種或多種金屬原子所構成或基本上由一種或多種金屬原子所構成，因此定義包括多種合金。金屬原子可為過渡金屬(例如，銅、鎳、鈷、鉿、鉭與鎢的一者)。暴露介電質可為包括金屬原子的金屬氧化物。金屬原子的選擇可與上方所給定義相同。舉例而言，圖案化基板的暴露「鉭氧化物」或「TaO」主要為鉭與氧，但可包括其他元素組成(諸如，氮、氫與碳)的濃度。在某些實施例中，暴露鉭氧化物部分可由鉭與氧所構成或基本上由鉭與氧所構成。現可藉由此實例來了解其他金屬氧化物(諸如，TiO、CuO)的定義。圖案化層(在形成過程中圖案化且不需要光微影術)可為剛剛界定的金屬材料或介電質材料任一者，只要反應藉由表面反應機制(此可由SAM層完全抑制)進行而非藉由氣相機制即可。可藉由重複且交替地暴露至第一前驅物與第二前驅物來進行形成處理，以確保形成機制為表面反應機制。
通篇使用的術語「縫隙」不具有幾何學具有大水平深寬比的含義。自表面上方觀之，縫隙可呈現圓形、橢圓形、多邊形、矩形或多種其他形狀。「溝槽」係長的縫隙。溝槽的形狀可為圍繞材料島的壕溝，壕溝的深寬比係壕溝的長度或周長除以壕溝的寬度。術語「介層窗」用來代表低深寬比的溝槽(如同自上方觀之)，介層窗可填充金屬或可不被金屬填充以形成垂直的電連接。本文所用的共形沉積處理代表以與表面相同的形狀大致均勻地移除表面上的材料，亦即，沉積層的表面與下方表面大致上平行。技術領域具有通常知識者將理解共形層有可能無法100%共形，因此詞彙「大致上」允許可接受的公差。
術語「前驅物」用來代表參與反應以自表面移除材料或沉積材料至表面上任一者的任何處理氣體。用語「惰性氣體」代表在處理過程中或甚至併入膜中皆不會形成化學鍵結的任何氣體。示範性惰性氣體包括鈍氣，但可包括其他氣體，只要當(通常)微量位於膜中時不會形成共價鍵結即可。
已經揭露多種實施例，熟習此項技藝者將可理解可在不悖離揭露實施例的精神與範疇下使用多種修飾、替代結構與等效物。此外，已經未描述多種習知處理與元件以避免非必要地模糊本案實施例。因此，上方描述不應視為用來限制申請專利範圍的範疇。
當提供數值範圍時，除非文中清楚以其他方式標出，否則可理解在範圍的上限與下限之間的各個其中數值至下限單位的十分之一亦明確地揭露。包括了任何指明數值或指明範圍其中的數值之間的各個較小範圍與指明範圍中的任何其他指明數值或其中數值。在指明範圍中任何明確排除界限的情況下，該等較小範圍的上限與下限可獨立地包含或排除於範圍中，且較小範圍中包括界限任一者、兩個界限都不包含或兩個界限都包含的各個範圍亦包含於發明中。指明範圍包括界限的一或兩者，亦包括排除那些包括數值之任一者或兩者的範圍。
本文與隨附申請專利範圍中所用的單一形式「一」與「該」包括複數指示物，除非文中清楚地以其他方式指明。因此，舉例而言，提及「一處理」包括複數個上述處理，而提及「該介電材料」包括提及一或多個介電材料與熟習此項技藝者所習知的等效物等等。
再者，詞彙「包括」、「包含」用於本說明書與後續申請專利範圍時試圖指明所述特徵、整數、部件或步驟的存在，但不排除存在或額外有一或多個其他特徵、整數、部件、步驟、動作或基團。
105‧‧‧下層
110‧‧‧介電質
115‧‧‧縫隙
120‧‧‧金屬
125、325‧‧‧自組裝單層
130‧‧‧選擇性沉積膜
201‧‧‧方法
210、220、230、240、250‧‧‧操作
305‧‧‧圖案化基板
310‧‧‧金屬鍵結位置
311‧‧‧介電質位置
315、320‧‧‧SAM分子
1101‧‧‧槽
1105‧‧‧基板
1110‧‧‧基板支撐件
1115-1、1115-2‧‧‧稀釋膦酸液體溶液
1120‧‧‧分配器
可藉由參照說明書剩餘部分與圖式來實現揭露技術之本質與優點的進一步了解。
第1A圖、第1B圖、第1C圖與第1D圖係根據實施例選擇性沉積處理過程的橫剖面圖。
第2圖係根據實施例選擇性沉積材料於圖案化基板上的暴露介電質上的方法。
第3A圖、第3B圖、第3C圖與第3D圖係根據實施例優先沉積SAM於圖案化基板的暴露金屬部分上的圖形化圖式。
第4A圖與第4B圖係根據實施例基板處理設備的示意圖。
在隨附圖式中，相似的部件及/或特徵可具有相同的元件符號。再者，可藉由在元件符號後接上連接號與第二符號(在相似部件中用以區別)來區別相同類型的多個部件。若在說明書中僅使用第一元件符號，描述內容可適用於具有相同第一元件符號(而不管第二元件符號)的相似部件的任何一者。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
(請換頁單獨記載) 無
201‧‧‧方法
210、220、230、240、250‧‧‧運作

Claims (21)

  1. 一種形成一圖案化層於一圖案化基板上的方法，該方法包括以下步驟： 選擇性形成一圖案化層於該圖案化基板上，其中該圖案化基板的一暴露介電質部分上的該圖案化層的一沉積速率至少一百倍大於該圖案化基板的一暴露金屬部分上的該圖案化層的一沉積速率，其中該圖案化層在形成後係圖案化的且不須應用光微影術。
  2. 如請求項1所述之方法，其中該圖案化層在形成後係圖案化的且不須應用任何介入式光微影術或蝕刻操作。
  3. 如請求項1所述之方法，其中該圖案化層藉由重複且交替性地暴露至一第一前驅物與一第二前驅物而加以形成。
  4. 如請求項1所述之方法，其中該圖案化層藉由一表面化學反應機制而加以形成。
  5. 一種形成一圖案化層於一圖案化基板上的方法，該方法包括以下步驟： 提供一圖案化基板，該圖案化基板具有一暴露介電質部分與一暴露金屬部分，其中該暴露金屬部分係導電的； 暴露該圖案化基板至膦酸； 形成一自組裝單層於該暴露金屬部分上但不形成於該暴露介電質部分上； 放置該圖案化基板於一基板處理區域中； 藉由下列操作形成該圖案化層： (1)流動一第一前驅物進入該基板處理區域， (2)自該基板處理區域移除該第一前驅物的數個未使用部分， (3)流動一第二前驅物進入該基板處理區域，及 (4)自該基板處理區域移除該第二前驅物的數個未使用部分；及 重複(1)-(4)一整數次數以形成該圖案化層的一厚度。
  6. 如請求項5所述之方法，其中該基板處理區域在操作(1)-(4)過程中不具有電漿。
  7. 如請求項5所述之方法，其中該膦酸的一分子的一頭部分體包括一PO3 H基團。
  8. 如請求項5所述之方法，其中該膦酸的一分子的一尾部分體包括一全氟化烷基基團，該全氟化烷基基團具有超過5個碳原子共價鍵結於一鏈中。
  9. 如請求項5所述之方法，其中該膦酸的一分子的一尾部分體包括一芳香環。
  10. 如請求項5所述之方法，其中該膦酸的一分子的一尾部分體包括一烷基基團，該烷基基團具有超過12個碳原子共價鍵結於一鏈中。
  11. 如請求項5所述之方法，其中該圖案化層的厚度超過10奈米。
  12. 如請求項5所述之方法，進一步包括以下步驟：在形成該圖案化層的該厚度後移除該自組裝單層以重新暴露該暴露金屬部分。
  13. 一種形成一圖案化層於一圖案化基板上的方法，該方法包括以下步驟： 形成一圖案化介電層於該圖案化基板上，其中該圖案化介電層具有一縫隙； 形成一導電層於該圖案化介電層的該縫隙中； 化學機械研磨該導電層以移除配置在該縫隙上方的金屬，而造成一暴露介電質部分與一暴露金屬部分； 暴露該圖案化基板至膦酸； 形成一自組裝單層於該暴露金屬部分上但不形成於該暴露介電質部分上； 放置該圖案化基板於一基板處理區域中；及 藉由重複交替性暴露至一第一前驅物與一第二前驅物來形成該圖案化層，其中該暴露介電質部分上的該圖案化層的一沉積速率至少一百倍大於該暴露金屬部分上的該圖案化層的一沉積速率，且其中該基板處理區域在該重複交替性暴露過程中不具有電漿。
  14. 如請求項13所述之方法，其中該圖案化介電層包括SiO、SiN、SiCN的一者。
  15. 如請求項13所述之方法，其中該暴露金屬部分包括銅、鎳、鈷、鉿、鉭與鎢的至少一者。
  16. 如請求項13所述之方法，其中該暴露金屬部分由一過渡金屬或數個過渡金屬的一組合所構成。
  17. 如請求項13所述之方法，其中該暴露金屬部分由銅、鎳、鈷、鉿、鉭與鎢的一者或多者所構成。
  18. 如請求項13所述之方法，其中該自組裝單層的各個分子包括一頭部分體與一尾部分體，該頭部分體與該暴露金屬部分形成一鍵結，而該尾部分體延伸遠離該圖案化基板並相對於該暴露介電質部分上的該圖案化層的該沉積速率降低該暴露金屬部分上的該圖案化層的該沉積速率。
  19. 如請求項13所述之方法，其中該圖案化層係一介電層。
  20. 如請求項13所述之方法，其中該圖案化層係一金屬層。
  21. 如請求項13所述之方法，其中該圖案化基板的溫度在形成該自組裝單層與形成該圖案化層的各個操作過程中低於400℃。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164745B2 (en) 2017-08-13 2021-11-02 Applied Materials, Inc. Method of enhancing selective deposition by cross-linking of blocking molecules
CN113892192A (zh) * 2019-05-23 2022-01-04 瑞士电子显微技术研究与开发中心股份有限公司 制造光伏电池的方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049913B2 (en) 2016-04-12 2018-08-14 Tokyo Electron Limited Methods for SiO2 filling of fine recessed features and selective SiO2 deposition on catalytic surfaces
TWI763686B (zh) 2016-07-27 2022-05-11 美商應用材料股份有限公司 具有合金吸收劑的極紫外線遮罩坯料、製造極紫外線遮罩坯料的方法以及極紫外線遮罩坯料生產系統
TWI774375B (zh) 2016-07-27 2022-08-11 美商應用材料股份有限公司 具多層吸收劑的極紫外遮罩坯料及製造方法
US20180144973A1 (en) * 2016-11-01 2018-05-24 Applied Materials, Inc. Electromigration Improvement Using Tungsten For Selective Cobalt Deposition On Copper Surfaces
US10453749B2 (en) 2017-02-14 2019-10-22 Tokyo Electron Limited Method of forming a self-aligned contact using selective SiO2 deposition
KR102331718B1 (ko) 2017-06-08 2021-11-26 삼성전자주식회사 반도체 장치 제조 방법
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
CN110622284B (zh) * 2017-09-12 2023-07-28 应用材料公司 通过化学蚀刻去除选择性沉积缺陷
US10586734B2 (en) * 2017-11-20 2020-03-10 Tokyo Electron Limited Method of selective film deposition for forming fully self-aligned vias
KR102503941B1 (ko) 2017-12-07 2023-02-24 삼성전자주식회사 반도체 장치
TWI810808B (zh) 2017-12-22 2023-08-01 美商應用材料股份有限公司 在導電表面上沉積阻擋層的方法
US11152268B2 (en) 2018-03-20 2021-10-19 Tokyo Electron Limited Platform and method of operating for integrated end-to-end area-selective deposition process
KR102515131B1 (ko) * 2018-04-13 2023-03-29 어플라이드 머티어리얼스, 인코포레이티드 선택적 원자 층 증착 방법들
WO2020016914A1 (ja) * 2018-07-17 2020-01-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置及びプログラム
US10643889B2 (en) 2018-08-06 2020-05-05 Lam Rasearch Corporation Pre-treatment method to improve selectivity in a selective deposition process
CN112567498A (zh) * 2018-08-10 2021-03-26 应用材料公司 使用自组装单层的选择性沉积的方法
TW202026770A (zh) 2018-10-26 2020-07-16 美商應用材料股份有限公司 用於極紫外線掩模吸收劑的ta-cu合金材料
US11502001B2 (en) * 2018-10-31 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned vias
US10957590B2 (en) 2018-11-16 2021-03-23 Applied Materials, Inc. Method for forming a layer
WO2020101861A1 (en) * 2018-11-16 2020-05-22 Applied Materials, Inc. Method for forming a layer
TW202028495A (zh) 2018-12-21 2020-08-01 美商應用材料股份有限公司 極紫外線遮罩吸收器及用於製造的方法
TW202035792A (zh) 2019-01-31 2020-10-01 美商應用材料股份有限公司 極紫外光遮罩吸收體材料
US11249390B2 (en) 2019-01-31 2022-02-15 Applied Materials, Inc. Extreme ultraviolet mask absorber materials
TWI828843B (zh) 2019-01-31 2024-01-11 美商應用材料股份有限公司 極紫外線（ｅｕｖ）遮罩素材及其製造方法
US11639544B2 (en) 2019-03-01 2023-05-02 Applied Materials, Inc. Physical vapor deposition system and processes
TW202043905A (zh) 2019-03-01 2020-12-01 美商應用材料股份有限公司 物理氣相沉積系統與處理
TWI818151B (zh) 2019-03-01 2023-10-11 美商應用材料股份有限公司 物理氣相沉積腔室及其操作方法
WO2020210742A1 (en) * 2019-04-12 2020-10-15 Tokyo Electron Limited Integrated in-situ dry surface preparation and area selective film deposition
US11366379B2 (en) 2019-05-22 2022-06-21 Applied Materials Inc. Extreme ultraviolet mask with embedded absorber layer
US11275303B2 (en) 2019-05-22 2022-03-15 Applied Materials Inc. Extreme ultraviolet mask absorber matertals
TW202104666A (zh) 2019-05-22 2021-02-01 美商應用材料股份有限公司 極紫外光遮罩吸收劑材料
TW202104667A (zh) 2019-05-22 2021-02-01 美商應用材料股份有限公司 極紫外光遮罩吸收材料
TW202111420A (zh) 2019-05-22 2021-03-16 美商應用材料股份有限公司 極紫外光遮罩吸收材料
US11385536B2 (en) 2019-08-08 2022-07-12 Applied Materials, Inc. EUV mask blanks and methods of manufacture
US11630385B2 (en) 2020-01-24 2023-04-18 Applied Materials, Inc. Extreme ultraviolet mask absorber materials
TWI817073B (zh) 2020-01-27 2023-10-01 美商應用材料股份有限公司 極紫外光遮罩坯體硬遮罩材料
TW202129401A (zh) 2020-01-27 2021-08-01 美商應用材料股份有限公司 極紫外線遮罩坯體硬遮罩材料
TW202131087A (zh) 2020-01-27 2021-08-16 美商應用材料股份有限公司 極紫外光遮罩吸收劑材料
TW202141165A (zh) 2020-03-27 2021-11-01 美商應用材料股份有限公司 極紫外光遮罩吸收材料
US11644741B2 (en) 2020-04-17 2023-05-09 Applied Materials, Inc. Extreme ultraviolet mask absorber materials
US11300871B2 (en) 2020-04-29 2022-04-12 Applied Materials, Inc. Extreme ultraviolet mask absorber materials
US11609490B2 (en) 2020-10-06 2023-03-21 Applied Materials, Inc. Extreme ultraviolet mask absorber materials
US11810817B2 (en) * 2020-10-14 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ CMP self-assembled monolayer for enhancing metal-dielectric adhesion and preventing metal diffusion
US11513437B2 (en) 2021-01-11 2022-11-29 Applied Materials, Inc. Extreme ultraviolet mask absorber materials
US11592738B2 (en) 2021-01-28 2023-02-28 Applied Materials, Inc. Extreme ultraviolet mask absorber materials
US11815803B2 (en) 2021-08-30 2023-11-14 Applied Materials, Inc. Multilayer extreme ultraviolet reflector materials
US11782337B2 (en) 2021-09-09 2023-10-10 Applied Materials, Inc. Multilayer extreme ultraviolet reflectors
US20240017290A1 (en) * 2022-07-18 2024-01-18 Tokyo Electron Limited Methods For Stabilization Of Self-Assembled Monolayers (SAMs) Using Sequentially Pulsed Initiated Chemical Vapor Deposition (spiCVD)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858527B2 (en) * 2003-04-14 2005-02-22 Intel Corporation Method to increase electromigration resistance of copper using self-assembled organic thiolate monolayers
NO321555B1 (no) * 2004-03-26 2006-05-29 Thin Film Electronics Asa Organisk elektronisk innretning og fremgangsmate til fremstilling av en slik innretning
WO2008008319A2 (en) * 2006-07-10 2008-01-17 President And Fellows Of Harvard College Selective sealing of porous dielectric materials
US20080095988A1 (en) * 2006-10-18 2008-04-24 3M Innovative Properties Company Methods of patterning a deposit metal on a polymeric substrate
US8551566B2 (en) * 2009-02-19 2013-10-08 Massachusetts Institute Of Technology Directed material assembly
GB2530193B (en) * 2013-06-27 2020-01-01 Intel Corp Non-lithographically patterned directed self assembly alignment promotion layers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164745B2 (en) 2017-08-13 2021-11-02 Applied Materials, Inc. Method of enhancing selective deposition by cross-linking of blocking molecules
TWI765080B (zh) * 2017-08-13 2022-05-21 美商應用材料股份有限公司 藉由阻隔分子的交聯來增進選擇性沉積之方法
CN113892192A (zh) * 2019-05-23 2022-01-04 瑞士电子显微技术研究与开发中心股份有限公司 制造光伏电池的方法

Also Published As

Publication number Publication date
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US20170092533A1 (en) 2017-03-30

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